CN117938588A - 接收器和用于控制均衡的方法 - Google Patents

Abstract

公开了接收器和用于控制均衡的方法。所述接收器包括：第一均衡器，通过通信信道接收输入数据信号，并且基于第一控制码来均衡输入数据信号以生成第一均衡信号；第二均衡器，基于时钟信号和第二控制码来均衡第一均衡信号以生成第二均衡信号；时钟数据恢复电路，基于第二均衡信号来恢复时钟信号，对第二均衡信号进行解串行化，并且输出解串行化后的第二均衡信号；以及控制器，基于解串行化后的第二均衡信号来调整第一控制码和第二控制码。

Description

接收器和用于控制均衡的方法

本申请要求于2022年10月25日在韩国知识产权局提交的第10-2022-0138424号韩国专利申请和于2023年3月21日在韩国知识产权局提交的第10-2023-0036789号韩国专利申请的优先权，每个韩国专利申请的全部内容通过引用全部包含于此。

技术领域

公开涉及接收器和用于控制均衡的方法。

背景技术

近来，已经使用各种类型的电子装置。电子装置可根据包括在电子装置中的各种电子电路的操作来执行独特的功能。电子装置可独立地进行操作，或者与另外的电子装置进行通信。

随着电子装置之间交换的数据的量增加，能够以高速发送和接收信号的通信电路被采用。电子装置通过通信信道彼此连接，并且通信信道传送在电子装置之间发送和接收的信号。

然而，由于诸如趋肤效应(skin effect，又被称为集肤效应)、介电损耗等的各种因素，通信信道的带宽可能受到限制。这些因素可能导致在通信信道上传送的信号的失真，并且因此，以高速传输的信号的质量可能被恶化。

发明内容

一个方面是提供接收器和用于控制均衡的方法，接收器和用于控制均衡的方法能够通过对由电子装置接收的信号执行自适应均衡来提高信号的质量。

根据一个或多个实施例的一个方面，提供一种接收器，所述接收器包括：第一均衡器，被配置为：通过通信信道接收输入数据信号，并且基于第一控制码来均衡输入数据信号以生成第一均衡信号；第二均衡器，被配置为：基于时钟信号和第二控制码来均衡第一均衡信号以生成第二均衡信号；时钟数据恢复电路，被配置为：基于第二均衡信号来恢复时钟信号，对第二均衡信号进行解串行化，并且输出解串行化后的第二均衡信号；以及控制器，被配置为：基于解串行化后的第二均衡信号来调整第一控制码和第二控制码。

根据一个或多个实施例的另一方面，提供一种接收器，所述接收器包括：第一均衡器，被配置为：通过从数据信号去除位于相对于主标的-1(单位间隔)UI处的前标的干扰以及位于相对于主标的+1UI与+1.5UI之间的一个后标的干扰来输出第一均衡信号；以及第二均衡器，被配置为：通过从第一均衡信号去除剩余后标的干扰来输出第二均衡信号。

根据一个或多个实施例的又一方面，提供一种控制均衡的方法，所述方法包括：获得用于确定均衡状态的多个累积值；基于所述多个累积值之中的与第一抽头系数对应的第一累积值和所述多个累积值之中的与第二抽头系数对应的第二累积值，生成用于控制连续时间线性均衡器(CTLE)的第一控制码；以及基于所述多个累积值之中的除了第一累积值和第二累积值之外的剩余累积值，生成用于控制判决反馈均衡器(DFE)的多个第二控制码。

附图说明

图1是根据一些实施例的电子系统的示意性框图。

图2是示出信号的频率与增益之间的关系的曲线图。

图3是用于解释通过通信信道传送的信号的码间干扰的示图。

图4是根据一些实施例的接收器的框图。

图5是根据一些实施例的第一均衡器的框图。

图6是根据一些实施例的连续时间线性均衡器的电路图。

图7是示出根据一些实施例的第一均衡器根据均衡状态的频率响应的曲线图。

图8是根据一些实施例的连续时间线性均衡器的电路图。

图9是根据一些实施例的第一均衡器的框图。

图10是根据一些实施例的无源均衡器的电路图。

图11是根据一些实施例的第二均衡器的框图。

图12是根据一些实施例的数据均衡器的框图。

图13是根据一些实施例的数据均衡单元的电路图。

图14是根据一些实施例的边沿均衡器的框图。

图15是根据一些实施例的误差采样器的电路图。

图16是根据一些实施例的时钟数据恢复电路的框图。

图17是根据一些实施例的控制器的框图。

图18是根据一些实施例的第一码判决电路的框图。

图19是用于解释根据一些实施例的模式滤波器和操作逻辑的操作的示图。

图20和图21是用于解释根据一些实施例的在欠均衡状态下的模式滤波器和操作逻辑的操作的示图。

图22和图23是用于解释根据一些实施例的在良好均衡状态下的模式滤波器和操作逻辑的操作的示图。

图24和图25是用于解释根据一些实施例的在过均衡状态下的模式滤波器和操作逻辑的操作的示图。

图26是用于解释根据一些实施例的根据均衡状态的操作逻辑的操作的示图。

图27是用于解释根据一些实施例的加权求和器的运算的示图。

图28是根据一些实施例的由电子系统的组件输出的信号的曲线图。

图29是根据一些实施例的第一码判决电路的框图。

图30是根据一些实施例的由电子系统的组件输出的信号的曲线图。

图31是根据一些实施例的第二码判决电路的框图。

图32是根据一些实施例的控制均衡的方法的流程图。

图33是用于解释根据一些实施例的接收器的性能的示图。

图34是用于解释根据一些实施例的接收器的性能的示图。

图35是示出根据一些实施例的包括接收器的电子系统的框图。

图36是示出根据一些实施例的包括接收器的电子系统的框图。

具体实施方式

在下文中，将参照附图详细描述各种实施例，使得本领域技术人员可容易地执行实施例。然而，本公开的方面可以以许多不同的形式体现，并且不被限于在此描述的实施例。

此外，为了提供更清楚的解释，与描述无关的部分在附图中被省略，并且相似的附图标记在整个说明书中用于相似的部分。在参照附图描述的流程图中，操作的次序可被改变，若干操作可被合并，特定操作可被划分，并且具体操作可不被执行。

另外，除非诸如“一个”或“单个”的明确表述被使用，否则以单数书写的表述可以以单数或复数进行解释。包括序数(诸如，第一和第二)的术语可用于描述各种组件，但是组件不受这些术语的限制。这些术语可用于将一个组件与另一组件区分开的目的。

根据一些实施例的接收器可包括：第一均衡器，被配置为：基于第一控制码来均衡通过通信信道接收的输入数据信号以生成第一均衡信号；第二均衡器，被配置为：基于时钟信号和第二控制码来均衡第一均衡信号以生成第二均衡信号；时钟数据恢复电路，被配置为：基于第二均衡信号来恢复时钟信号，解串行化并输出第二均衡信号；以及控制器，被配置为：基于解串行化后的第二均衡信号来调整第一控制码和第二控制码。

在一些实施例中，第一均衡器可以是连续时间线性均衡器(CTLE)。

在一些实施例中，第二均衡器可以是判决反馈均衡器(DFE)。

在一些实施例中，时钟信号可包括多个数据时钟信号和多个边沿时钟信号，并且第二均衡器可包括：多个数据均衡器，被配置为基于所述多个数据时钟信号来均衡第一均衡信号以输出多个数据位；以及多个边沿均衡器，被配置为基于所述多个边沿时钟信号来均衡第一均衡信号以输出多个边沿位。

在一些实施例中，所述多个数据均衡器的数量和所述多个边沿均衡器的数量可均等于n，时钟数据恢复电路可输出处于1/n的速率的时钟信号，并且n可以是大于1的整数。

在一些实施例中，第二均衡器还可包括：误差采样器，被配置为基于所述多个数据时钟信号中的一个数据时钟信号来均衡第一均衡信号以输出误差位，并且控制器可基于所述多个数据位、所述多个边沿位和所述误差位来调整第一控制码和第二控制码。

在一些实施例中，控制器可通过对解串行化后的第二均衡信号使用符号-符号最小均方(SSLMS)算法来调整第一控制码和第二控制码中的每个。

在一些实施例中，控制器可通过对解串行化后的第二均衡信号使用SSLMS算法来获得第一累积值和第二累积值，并且基于将第一权重值应用于第一累积值并将第二权重值应用于第二累积值的运算结果来调整第一控制码，并且第一累积值和第二累积值可分别对应于不同的后标。

在一些实施例中，控制器可获得与相对于主标的+1UI的后标的干扰对应的第一累积值，并且获得与相对于主标的+1.5UI的后标的干扰对应的第二累积值。

在一些实施例中，控制器可当所述运算结果高于先前运算结果时减小第一控制码的值，当所述运算结果低于先前运算结果时增大第一控制码的值，并且当所述运算结果等于先前运算结果时保持第一控制码的值。

在一些实施例中，控制器可获得与前标的干扰对应的权重偏移，并且基于所述权重偏移来调整第一权重值和第二权重值。

在一些实施例中，控制器可将所述权重偏移与第一权重值相加，并且从第二权重值减去所述权重偏移。

在一些实施例中，控制器可通过对解串行化后的第二均衡信号使用SSLMS算法来获得多个累积值，并且基于所述多个累积值来调整第二控制码，并且所述多个累积值可分别对应于不同的后标。

根据一些实施例的接收器可包括：第一均衡器，被配置为：通过从数据信号去除位于相对于主标的-1UI处的前标的干扰以及位于相对于主标的+1UI与+1.5UI之间的一个后标的干扰来输出第一均衡信号；以及第二均衡器，被配置为：通过从第一均衡信号去除剩余后标的干扰来输出第二均衡信号。

在一些实施例中，第一均衡器可以是在频域中执行均衡的CTLE，并且第二均衡器可以是在时域中执行均衡的DFE。

在一些实施例中，第二均衡器可包括：差分输入单元，被配置为：将第一均衡信号与基于第二均衡器的控制码确定的参考电压进行比较，并且输出比较结果；以及放大单元，被配置为：放大并输出差分输入单元的比较结果。

在一些实施例中，差分输入单元可包括：第一接收电路，被配置为接收第一均衡信号；以及第二接收电路，被配置为接收不同的参考电压，并且根据第二均衡器的内部选择信号进行操作。

在一些实施例中，第二接收电路可被实现为四个第二接收电路，第二接收电路可接收四个不同的参考电压和四个不同的选择信号，并且第二接收电路中的仅一个可根据所述四个不同的选择信号接通，并且与第一接收电路一起进行操作。

根据一些实施例的控制均衡的方法可包括：获得用于确定均衡状态的多个累积值；基于所述多个累积值之中的与第一抽头系数对应的第一累积值和所述多个累积值之中的与第二抽头系数对应的第二累积值，生成用于控制连续时间线性均衡器(CTLE)的第一控制码；以及基于所述多个累积值之中的剩余累积值，生成用于控制判决反馈均衡器(DFE)的第二控制码。

在一些实施例中，生成第一控制码的步骤可包括：通过对第一值和第二值求和来获得第三值，第一值通过将第一累积值与第一权重值相乘而被获得，并且第二值通过将第二累积值与第二权重值相乘而被获得；以及调整第一控制码，以使第三值最小化。

图1是根据一些实施例的电子系统的示意性框图。图2是示出信号的频率与增益之间的关系的曲线图。图3是用于解释通过通信信道传送的信号的码间干扰(ISI)的示图。图4是根据一些实施例的接收器的框图。

参照图1，电子系统10可包括发送器100和接收器300。发送器100和接收器300可被实现为分别被包括在不同的电子装置中，或者被实现为被包括在一个电子装置中。

电子系统10可包括发送器100与接收器300之间的通信信道200。发送器100可通过通信信道200将数据发送到接收器300。

在理想情况下，从发送器100到接收器300的数据以无损状态被发送，但是这种理想传输基本上不是这种情况。在发送器100中轮廓清晰(clear-out)的数字脉冲信号“由于由通信信道200的相对长的长度引起的传送功能和/或由于通信信道200的材料特性等”可在到达接收器300时以高斯形式被散布或传播。因此，接收器300可恢复和使用穿过通信信道200的数据。

在一个实施例中，发送器100可以是主机，并且接收器300可以是存储器装置。主机可包括中央处理器(CPU)、图形处理器(GPU)或应用处理器(AP)等。存储器装置可包括易失性存储器装置或非易失性存储器装置等。

在一个实施例中，发送器100可以是主机，并且接收器300可以是外围装置。外围装置可包括显示装置、通信装置、存储装置等。

在一个实施例中，通信信道200可被实现为用于有线通信的有线信道(诸如，PCB上的铜线)，或者可被实现为用于无线通信的无线信道。

参照图2，当从图1的发送器100输出的信号穿过通信信道200并到达接收器300时，信号的特性被示出。在曲线图中，X轴表示频率，Y轴表示增益。

如图2中所示，可看出高频信号的增益显著低于低频信号的增益。该差异是因为：低频信号(诸如，直流(DC)分量)可具有良好的传送特性，但是当发送高频信号时，可能由于码间干扰(ISI)而发生信号衰减现象。

如上所述，在发送/接收系统(诸如，电子系统10)中，均衡器可用作用于去除信号的ISI的方法之一。例如，均衡器可包括连续时间线性均衡器(CTLE)、判决反馈均衡器(DFE)等。接收器300可通过基于由均衡器输出的数据位和边沿位(edge bit)数字地执行自适应均衡来最佳地打开信号的眼图。结果，电子系统10的性能可被提高。

参照图3，单位间隔(UI)对应于输入数据信号的数据位的两个相邻转变之间的时间。UI可对应于数据时钟信号的循环周期和边沿时钟信号的循环周期。

在图3中，tdn-3、tdn-2和tdn-1分别表示数据位DBn-3、DBn-2和DBn-1的数据采样时间点，并且ten表示边沿采样时间点。换句话说，数据采样时间点tdn-3、tdn-2和tdn-1对应于数据时钟信号的边沿(例如，上升沿)，并且边沿采样时间点ten可对应于边沿时钟信号的边沿。

分别在边沿采样时间点ten之前1.5UI、2.5UI和3.5UI的数据码元或数据位DBn-1、DBn-2和DBn-3的电平由于ISI而影响边沿采样时间点ten的边沿EG1。

在欠均衡状态(under-equalized state)下，当先前数据位的值是0时，原始边沿EG1被移动到延迟边沿EG2，并且当先前数据位的值是1时，原始边沿EG1被移动到先前边沿EG3。相反，在过均衡状态(over-equalized state)下，当先前数据位的值是1时，原始边沿EG1被移动到延迟边沿EG2，并且当先前数据位的值是0时，原始边沿EG1被移动到先前边沿EG3。

图1的接收器300可将先前的数据位DBn-3、DBn-2和DBn-1分别与边沿位进行比较，以确定均衡状态。换句话说，接收器300可将每个数据位与每个边沿位进行比较，以确定输入数据信号的均衡状态。作为比较目标的边沿位可以是比数据位晚w倍单位间隔UI采样的位。这里，w可以是1、1.5、2、2.5、3等。例如，当w是1.5时，接收器300可将数据位DBn-1与边沿采样时间点ten处的边沿位进行比较，以确定均衡状态。

接收器300可基于均衡状态自适应地调整均衡器的均衡强度。例如，接收器300可增大控制码的值，使得均衡器的均衡强度在欠均衡状态下增大。接收器300可减小控制码的值，使得均衡器的均衡强度在过均衡状态下减小。结果，输入数据信号的眼图被最佳地打开，并且电子系统10的性能可被提高。

参照图4，根据一些实施例的接收器300可包括均衡器组310、时钟数据恢复(CDR)电路320和控制器CTRL 330。

均衡器组310可包括第一均衡器EQZ1 311和第二均衡器EQZ2 312。第一均衡器EQZ1 311可均衡从发送器接收的数据，以生成第一均衡信号EQF。第一均衡器EQZ1 311可接收数据信号DAT。第一均衡器EQZ1 311可在频域中基于第一控制码CTR1对数据信号DAT执行均衡。例如，第一均衡器EQZ1311可以是连续时间线性均衡器(CTLE)。

在一个实施例中，第一均衡器EQZ1 311可去除与数据信号DAT的长尾(long tail)对应的后标(post-cursor)的影响。后标是暂时位于主标后面的游标，主标是在采样时间采样的当前数据。例如，第一均衡器EQZ1 311可去除位于相对于主标的+1UI至+1.5UI之间的一个后标的影响。

根据一些实施例，第一均衡器EQZ1 311还可去除前标(pre-cursor)的影响。前标是暂时位于主标之前的游标。例如，第一均衡器EQZ1 311可去除位于相对于主标的-1UI处的前标的影响。下面将参照图5至图10描述第一均衡器EQZ1 311的操作。

第二均衡器EQZ2 312可均衡第一均衡信号EQF，以生成第二均衡信号EQS。第二均衡器EQZ2 312可在时域中基于第二控制码CTR2执行均衡。例如，第二均衡器EQZ2 312可以是判决反馈均衡器(DFE)。

第二均衡器EQZ2 312可去除第一均衡信号EQF的后标的影响。第二均衡器EQZ2312包括g个DFE组，并且第二均衡器EQZ2 312可被表示为g抽头(g-tap)均衡器。这里，g表示第二均衡器EQZ2 312的抽头的数量，并且可以是大于1的整数。一个DFE组可包括数据均衡器和边沿均衡器。第二均衡器EQZ2 312可去除相对于主标的+2UI至+g UI的后标的影响。也就是说，第二均衡器EQZ2 312可去除不由第一均衡器311处理的剩余后标的影响。

第二均衡器EQZ2 312可包括数据均衡器、边沿均衡器、误差采样器、数模转换器(DAC)等。数据均衡器可与数据时钟信号同步，以均衡第一均衡信号EQF并输出数据位。边沿均衡器可与边沿时钟信号同步，以均衡第一均衡信号EQF并输出边沿位。误差采样器可使用特定时钟信号(例如，多个数据时钟信号中的一个数据时钟信号)来对第一均衡信号EQF进行采样并生成用于自适应均衡的误差值。DAC可基于第二控制码CTR2生成模拟信号，并且将模拟信号输出到数据均衡器、边沿均衡器和误差采样器中的每个。下面将参照图11至图15描述第二均衡器EQZ2 312的操作。

尽管在图4中没有特别指示，但是第一均衡器EQZ1 311和第二均衡器EQZ2 312可接收差分信号。也就是说，第一均衡器EQZ1 311和第二均衡器EQZ2 312可接收输入信号和输入信号的互补信号(例如，反相信号)。第一均衡器EQZ1 311可接收数据信号DAT的互补信号连同数据信号DAT。数据信号DAT的互补信号可被表示为/DAT。第一均衡器EQZ1 311可对数据信号DAT和互补信号/DAT执行均衡，以生成第一均衡信号EQF和第一均衡信号EQF的互补信号。类似地，第一均衡信号EQF的互补信号可被表示为/EQF。第二均衡器EQZ2 312可对第一均衡信号EQF和互补信号/EQF执行均衡，以生成第二均衡信号EQS。

CDR电路320可通过使用第二均衡信号EQS来恢复时钟信号CLK，并且输出恢复的时钟信号CLK。CDR电路320可固定恢复的时钟信号CLK。恢复的时钟信号CLK可包括数据时钟信号和边沿时钟信号。CDR电路320可将恢复的时钟信号CLK输出到第二均衡器EQZ2 312。也就是说，CDR电路320可将数据时钟信号输出到第二均衡器EQZ2 312的数据均衡器，并且将边沿时钟信号输出到第二均衡器EQZ2 312的边沿均衡器。

CDR电路320可被实现为包括通过反馈环路(诸如，锁相环(PLL)或延迟锁相环(DLL))来搜索和固定时钟信号的相位和频率的组件。CDR电路320可包括用于恢复时钟信号CLK的鉴相器。CDR电路320可对第二均衡信号EQS进行解串行化，以将获得的信号DSD、DSE和DSR输出到控制器CTRL 330。下面将参照图16描述CDR电路320的操作。

控制器CTRL 330可基于解串行化的信号DSD、DSE和DSR来生成和调整第一控制码CTR1和第二控制码CTR2。例如，控制器CTRL 330可以以位为单位对数据位DSD、边沿位DSE和误差位DSR执行操作以生成累积值。控制器CTRL 330可对数据位DSD、边沿位DSE和误差位DSR使用符号-符号最小均方(SSLMS)算法。换句话说，控制器CTRL 330可将SSLMS应用于数据位DSD、边沿位DSE和误差位DSR。控制器CTRL 330可累积SSLMS运算结果值以生成累积值。控制器CTRL 330可基于累积值来调整第一控制码CTR1和第二控制码CTR2。下面将参照图17至图28描述控制器CTRL 330的操作。

根据一些实施例，接收器300还可包括用于测量接收器300的时序裕度的眼裕度测试(EMT)电路。EMT电路可测量眼图是否最佳地开口。在接收器300的均衡完成之后，EMT电路可将噪声施加到时钟信号CLK。EMT电路可测量根据时钟信号CLK的相位调整生成的位误差。例如，EMT电路可从在将噪声施加到时钟信号CLK时接收的数据位DSD和边沿位DSE检测位误差。EMT电路可基于在位误差被检测到时的时钟信号CLK的相位调整的程度来测量裕度。EMT电路可根据裕度将第三控制码输出到CDR电路320。CDR电路320可基于第三控制码来调整时钟信号CLK。在第2023/0143912号美国专利申请公开中描述EMT电路的配置和功能的示例，该美国专利申请公开通过引用包含于此。

图5是根据一些实施例的第一均衡器的框图。图6是根据一些实施例的CTLE的电路图。图7是示出根据一些实施例的第一均衡器根据均衡状态的频率响应的曲线图。

参照图5，根据一些实施例的第一均衡器311a可包括连续时间线性均衡器(CTLE)350。CTLE 350可基于第一控制码CTR1来均衡数据信号DAT，以生成第一均衡信号EQF。例如，CTLE 350可均衡数据信号DAT，使得当第一控制码CTR1增大时DC增益增大，并且可均衡数据信号DAT，使得当第一控制码CTR1减小时DC增益减小。第一均衡信号EQF可以是通过从数据信号DAT去除前标和/或后标的影响而获得的信号。例如，第一均衡器311a可去除位于相对于主标的+1UI至+1.5UI之间的一个后标的影响。根据一些实施例，第一均衡器311a可去除相对于主标-1UI的前标的影响。

参照图6，根据一些实施例的CTLE 350a可被实现为至少一个频率相关的源极退化型放大器。CTLE 350a的配置可适用于均衡强度的一维控制。

CTLE 350a包括一对晶体管M1和M2，晶体管M1和M2各自通过电阻器R_D连接到电源电压V_DD并且分别通过电流源CS1和CS2接地。电阻器R_D、电容器C_P和晶体管M1可连接在节点L1处，电阻器R_D、电容器C_P和晶体管M2可连接在节点L2处。CTLE 350a可通过节点L1和节点L2输出第一均衡信号EQF。

晶体管M1和M2可通过可变电阻器阵列R_S和通过可变电容器阵列C_S连接，可变电阻器阵列R_S和可变电容器阵列C_S彼此并联连接。晶体管M1、可变电阻器阵列R_S、可变电容器阵列C_S和电流源CS1可连接在节点L3处，并且晶体管M2、可变电阻器阵列R_S、可变电容器阵列C_S和电流源CS2可连接在节点L4处。CTLE 350a可通过节点L3和节点L4接收数据信号DAT。

可变电阻器阵列R_S可包括多个电阻器，多个电阻器可通过开关彼此并联连接，并且开关可分别串联连接到电阻器。包括在可变电阻器阵列R_S中的开关的断开和闭合可由上面描述的第一控制码CTR1的数字值控制。

可变电容器阵列C_S可包括多个电容器，这些电容器可通过开关彼此并联连接，并且开关可分别串联连接到电容器。同样地，包括在可变电容器阵列C_S中的开关的断开和闭合可由第一控制码CTR1的数字值控制。

电阻器R_D的电阻值、可变电阻器阵列R_S的电阻值和可变电容器阵列C_S的电容可确定CTLE 350a的DC增益、极点的位置和零位(zero position)。

参照图7连同图5至图6，可看出均衡器增益或均衡强度如何根据由CTLE 350a确定的均衡状态自适应地改变。在图7中，横轴表示频率，纵轴表示均衡器增益。CTLE 350a具有由等式(1)定义的特性。

(等式1)

A₀＝R_D/R_S

f_Z＝1/(C_S*R_S)

f₁＝gm/C_S

f₂＝1/(C_S*R_D)

这里，A_o表示CTLE 350a的DC增益，f_Z表示CTLE 350a的零位，f₁和f₂表示CTLE 350a的极点位置，并且gm表示晶体管M1和M2的跨导。

零位f_Z确定由放大器级提升的频带，并且DC增益A_o控制均衡强度。当数据速率被确定时，零位f_Z可通过手动控制或通过自动频带选择电路而被设置。上面描述的控制器330可通过第一控制码CTR1的调整来调整DC增益A_o，从而获得不归零(NRZ)数据模式下的最大眼开口(eye opening)。

CTLE 350a可通过基于第一控制码CTR1调整可变电阻器阵列R_S的电阻值来控制DC增益A_o。可变电阻器阵列R_S可具有DC增益A_o由于第一控制码CTR1的减小而减小的电阻响应R_S RESPONSE(如图7中所示)。例如，可变电阻器阵列R_S中的开关可被配置为当第一控制码CTR1减小时增大电阻值，从而减小DC增益A_o。

可变电阻器阵列R_S可具有DC增益A_o由于第一控制码CTR1的增大而增大的电阻响应R_S RESPONSE。例如，可变电阻器阵列R_S中的开关可被配置为当第一控制码CTR1增大时减小电阻值，从而增大DC增益A_o。

图8是根据一些实施例的CTLE的电路图。

参照图8，根据一些实施例的CTLE 350b可被实现为至少一个源极退化型放大器。

CTLE 350b包括一对晶体管M5和M6，晶体管M5和M6分别通过晶体管M3和M4连接到电源电压V_DD并且通过电阻器R_L和电容器C_L接地。晶体管M3和M5、可变电阻器阵列R_T和可变电容器阵列C_T可连接在节点P1处，并且晶体管M4和M6、可变电阻器阵列R_T和可变电容器阵列C_T可连接在节点P2处。晶体管M3和M4可通过其栅极接收偏置电压V_BIAS。晶体管M5和M6可通过其栅极接收数据信号DAT，并且通过其漏极输出第一均衡信号EQF。晶体管M5和M6的漏极可分别在节点P3和P4处连接到电阻器R_L和电容器C_L。

可变电阻器阵列R_T包括多个电阻器，多个电阻器可通过开关彼此并联连接，并且开关可分别串联连接到电阻器。包括在可变电阻器阵列R_T中的开关的断开和闭合可由上面描述的第一控制码CTR1的数字值控制。

可变电容器阵列C_T包括多个电容器，多个电容器可通过开关彼此并联连接，并且开关可分别串联连接到电容器。同样，包括在可变电容器阵列C_T中的开关的断开和闭合可由第一控制码CTR1的数字值控制。

电阻器R_L的电阻值、电容器C_L的电容、可变电阻器阵列R_T的电阻值和可变电容器阵列C_T的电容可确定CTLE 350b的DC增益、极点的位置和零位。

图9是根据一些实施例的第一均衡器的框图。图10是根据一些实施例的无源均衡器的电路图。

参照图9，根据一些实施例的第一均衡器311b可包括无源均衡器PEQ 410和CTLE420。无源均衡器PEQ 410可接收数据信号DAT。无源均衡器PEQ 410可通过在频域中对数据信号DAT执行提升来输出信号EQP，以便补偿数据信号DAT的损失。无源均衡器PEQ 410可包括电阻器和电容器的串联/并联组合。

CTLE 420可基于第一控制码CTR1来均衡信号EQP以生成第一均衡信号EQF。例如，CTLE 420可均衡信号EQP，使得当第一控制码CTR1增大时DC增益增大，并且可均衡信号EQP，使得当第一控制码CTR1减小时DC增益减小。参照图5至图8描述的CTLE的描述可被同样适用于CTLE 420。也就是说，CTLE 420可以是上面描述的CTLE 350a或CTLE 350b。

参照图10，根据一些实施例的无源均衡器PEQ 410可包括多个电阻-开关组合411、413、415和416、电容器412和414以及电压源417。无源均衡器PEQ 410可通过控制多个电阻-开关组合411、413、415和416的开关的断开和闭合来调节数据信号DAT。电阻-开关组合411、413、415和416中的每个可以以m个数量实现并且彼此并联连接。这里，m可以是大于1的整数。

电阻-开关组合411和电容器412可在节点R1与节点R2之间彼此并联连接。数据信号DAT可被输入到节点R1，并且信号EQP可从节点R2被输出。

电阻-开关组合415和电阻-开关组合416可在节点R2与节点R5之间彼此串联连接。详细地，电阻-开关组合415可连接在节点R2与节点R3之间，并且电阻-开关组合416可连接在节点R3与节点R5之间。电压源417可在节点R3处连接到电阻-开关组合415和电阻-开关组合416。也就是说，电压源417可通过节点R3向电阻-开关组合415和电阻-开关组合416供应电压。

电阻-开关组合413和电容器414可在节点R4与节点R5之间彼此并联连接。互补信号/DAT可被输入到节点R4，并且互补信号/EQP可从节点R5被输出。

图11是根据一些实施例的第二均衡器的框图。图12是根据一些实施例的数据均衡器的框图。图13是根据一些实施例的数据均衡单元的电路图。图14是根据一些实施例的边沿均衡器的框图。图15是根据一些实施例的误差采样器的电路图。

参照图11，根据一些实施例的第二均衡器312可基于第二控制码CTR2均衡第一均衡信号EQF，以生成第二均衡信号EQS。第二均衡信号EQS可包括多个数据位EQD、多个边沿位EQE和误差位DSR。第二均衡器312可在时域中均衡第一均衡信号EQF。第二均衡器312可去除第一均衡信号EQF的后标的影响。例如，当第二均衡器312是g抽头均衡器(g是大于1的整数)时，第二均衡器312可去除+2UI至+g UI的后标的影响。

第二均衡器312可包括数模转换器DAC 510、多个数据均衡器DATADFE 520、多个边沿均衡器EDGE DFE 530和误差采样器ERR SMPL 540。多个数据均衡器DATA DFE 520可包括n个数据均衡器521，并且多个边沿均衡器EDGE DFE 530可包括n个边沿均衡器531。这里，n可以是大于1的整数。在一些实施例中，n可与从图4的CDR电路320输出的时钟信号的速率相关。例如，图4的CDR电路320可输出1/n速率的时钟信号。多个数据均衡器DATA DFE 520和多个边沿均衡器EDGE DFE 530可被配置为判决反馈均衡器(DFE)。

数据均衡器DATA DFE 521可与数据时钟信号CKD同步，以均衡第一均衡信号EQF并输出数据位EQD。数据时钟信号CKD可从图4的CDR电路320被输出，并且可包括1/n速率的时钟信号。在这方面，DAC 510可将与第二控制码CTR2对应的第一电压V_hd输出到数据均衡器521。数据均衡器521可基于DAC 510的第一电压V_hd来均衡第一均衡信号EQF。

边沿均衡器EDGE DFE 531可与边沿时钟信号CKE同步，以均衡第一均衡信号EQF并输出边沿位EQE。边沿时钟信号CKE可从图4的CDR电路320被输出，并且可包括1/n速率的时钟信号。在一些实施例中，在数据时钟信号CKD与边沿时钟信号CKE之间可存在0.5UI的时间间隔。在这方面，DAC 510可将与第二控制码CTR2对应的第二电压V_he输出到边沿均衡器531。边沿均衡器531可基于DAC 510的第二电压V_he来均衡第一均衡信号EQF。

误差采样器ERR SMPL 540可操作为提供用于数据均衡器521和边沿均衡器531的参考点，以测量第一均衡信号EQF的幅度。误差采样器540可与误差时钟信号CKR同步，以对第一均衡信号EQF进行采样并输出误差值EQR。误差时钟信号CKR可从图4的CDR电路320被输出。此时，DAC 510可将与第二控制码CTR2对应的第三电压V_er输出到误差采样器540。误差采样器540可基于DAC 510的第三电压V_er对第一均衡信号EQF进行采样。

图4的控制器CTRL 330可基于作为误差采样器540的采样结果的误差值EQR来调整参考点。也就是说，控制器330可最初提供第二控制码CTR2，使得数据均衡器521和边沿均衡器531测量相对于0V的幅度。然后，当误差采样器540基于第三电压V_er输出误差值EQR并且第二均衡器312基于误差值EQR完成适应时，数据均衡器521和边沿均衡器531可基于由控制器330设置的参考值执行均衡。适应可被理解为使第二均衡器312进入良好均衡状态的处理。

在一个实施例中，误差时钟信号CKR可以是包括在时钟信号CKD中的1/n速率的时钟信号之中的中间时钟信号。例如，当n是5并且时钟信号CKD包括第一时钟信号至第五时钟信号时，误差时钟信号CKR可对应于第三时钟信号。

参照图12，根据一些实施例的多个数据均衡器520a可基于数据时钟信号CLK1、CLK3、CLK5、CLK7和CLK9来均衡第一均衡信号EQF以获得数据位EQD。数据位EQD可包括数据位DFE_D0至DFE_D4。多个数据均衡器520a可包括第一数据均衡器521a、第二数据均衡器521b、第三数据均衡器521c、第四数据均衡器521d和第五数据均衡器521e。第一数据均衡器521a至第五数据均衡器521e可输出数据位DFE_D0至DFE_D4。第一数据均衡器521a至第五数据均衡器521e可具有相同的结构，并且在第一数据均衡器521a至第五数据均衡器521e中，输入到采样器的时钟信号、输入到复用器的选择信号和所得到的输出信号可以是不同的。选择信号可以是多个数据均衡器520a之中的一个数据均衡器输出到另外的数据均衡器的信号。结果，下面将仅描述第一数据均衡器521a，并且相同的描述可被应用于第二数据均衡器521b至第五数据均衡器521e。

第一数据均衡器521a可基于数据时钟信号CLK1来均衡第一均衡信号EQF并输出数据位DFE_D0。第一数据均衡器521a可包括均衡单元522和锁存器525。均衡单元522可包括复用器523和采样器524。

复用器523可从图11中的DAC 510接收与第二控制码CTR2对应的电压V_bd±V_h2d±V_h3d。电压V_bd±V_h2d±V_h3d可对应于图11中的第一电压V_hd。电压V_bd可以是第一数据均衡器521a的偏置电压，电压V_h2d和V_h3d可以是用于调节偏置电压的电压。电压V_h2d和V_h3d的幅度可由第二控制码CTR2控制。电压V_bd±V_h2d±V_h3d包括电压V_bd+V_h2d+V_h3d、电压V_bd+V_h2d-V_h3d、电压V_bd-V_h2d+V_h3d和电压V_bd-V_h2d-V_h3d，并且电压V_bd+V_h2d+V_h3d、电压V_bd+V_h2d-V_h3d、电压V_bd-V_h2d+V_h3d和电压V_bd-V_h2d-V_h3d可被施加到复用器523。

复用器523可接收选择信号SD3和DFE_D2。例如，第二数据均衡器521b可输出选择信号DFE_D2，并且第五数据均衡器521e可输出选择信号SD3。复用器523可根据选择信号SD3和DFE_D2从电压V_bd±V_h2d±V_h3d之中选择两个电压。

采样器524可使用两个选择的电压作为参考电压。采样器524可基于数据时钟信号CLK1对第一均衡信号EQF进行采样。当数据时钟信号CLK1的逻辑电平转变时，采样器524可对第一均衡信号EQF进行采样。例如，采样器524可在第一均衡信号EQF高于参考电压时输出第一值，并且在第一均衡信号EQF低于参考电压时输出第二值。采样器524的输出可作为选择信号SD0被输入到第二数据均衡器521b的复用器。采样器524的输出可被输入到锁存器525。类似地，在第二数据均衡器521b至第五数据均衡器521e中，采样器的输出可作为选择信号SD1、SD2、SD3和SD4被输入到数据均衡器的复用器。在一个实施例中，第五数据均衡器521e中的复用器可接收信号LD0。

在一些实施例中，锁存器525可以是置位复位(SR)锁存器。锁存器525可锁存采样器524的输出。锁存器525可输出锁存的数据作为数据位DFE_D0。数据位DFE_D0可作为选择信号被输入到第五数据均衡器521e的复用器。数据位DFE_D0可被输入到CDR电路。

参照图13，根据一些实施例的均衡单元522可包括差分输入电路1310和放大电路1320。差分输入电路1310可包括第一接收电路1311、第二接收电路1312、第三接收电路1313、第四接收电路1314和第五接收电路1315。第一接收电路1311、第二接收电路1312、第四接收电路1314和第五接收电路1315是抽头接收电路，并且相应的接收电路可具有不同的输入电压电平。例如，第一接收电路1311和第二接收电路1312可接收电压V_bd+V_h2d+V_h3d和电压V_bd+V_h2d-V_h3d，并且第四接收电路1314和第五接收电路1315可接收电压V_bd-V_h2d+V_h3d和电压V_bd-V_h2d-V_h3d。第三接收电路1313可以是输入信号(即，第一均衡信号EQF)接收电路。

均衡单元522可根据选择信号SD3、DFE_D2、/SD3和/DFE_D2来选择抽头接收电路中的一个。例如，均衡单元522可接通选择信号SD3、DFE_D2、/SD3和/DFE_D2全部以高电平被输入到其中的接收电路，并且关断抽头接收电路之中的剩余接收电路。输入到剩余接收电路的选择信号SD3、DFE_D2、/SD3和/DFE_D2可具有低电平。也就是说，可根据选择信号SD3、DFE_D2、/SD3和/DFE_D2来接通或关断均衡单元522的抽头接收电路。

均衡单元522可通过第三接收电路1313接收作为差分信号的第一均衡信号EQF和互补信号/EQF。输入到第一接收电路1311、第二接收电路1312、第四接收电路1314和第五接收电路1315的电压V_bd±V_h2d±V_h3d可用作参考电压。均衡单元522中的根据选择信号SD3、DFE_D2、/SD3和/DFE_D2选择的抽头接收电路可通过使用参考电压对第一均衡信号EQF和互补信号/EQF进行采样，并且将采样结果输出到放大电路1320。

第一接收电路1311可包括第一NMOS晶体管N1至第五NMOS晶体管N5。第一NMOS晶体管N1可接收选择信号DFE_D2，第二NMOS晶体管N2可接收选择信号SD3，第三NMOS晶体管N3可接收数据时钟信号CLK1。第四NMOS晶体管N4可接收电压V_bd+V_h2d+V_h3d，并且第五NMOS晶体管N5可接收电压V_bd+V_h2d-V_h3d。

第二接收电路1312可包括第六NMOS晶体管N6至第十NMOS晶体管N10。第六NMOS晶体管N6可接收选择信号/DFE_D2，第七NMOS晶体管N7可接收选择信号SD3，第八NMOS晶体管N8可接收数据时钟信号CLK1。第九NMOS晶体管N9可接收电压V_bd+V_h2d-V_h3d，并且第十NMOS晶体管N10可接收电压V_bd+V_h2d+V_h3d。

第三接收电路1313可包括第十一NMOS晶体管N11至第十五NMOS晶体管N15。第十一NMOS晶体管N11和第十二NMOS晶体管N12可接收电源电压，并且第十三NMOS晶体管N13可接收数据时钟信号CLK1。第十四NMOS晶体管N14可接收第一均衡信号EQF，并且第十五NMOS晶体管N15可接收互补信号/EQF。

第四接收电路1314可包括第十六NMOS晶体管N16至第二十NMOS晶体管N20。第十六NMOS晶体管N16可接收选择信号DFE_D2，第十七NMOS晶体管N17可接收选择信号/SD3，并且第十八NMOS晶体管N18可接收数据时钟信号CLK1。第十九NMOS晶体管N19可接收电压V_bd-V_h2d+V_h3d，并且第二十NMOS晶体管N20可接收电压V_bd-V_h2d-V_h3d。

第五接收电路1315可包括第二十一NMOS晶体管N21至第二十五NMOS晶体管N25。第二十一NMOS晶体管N21可接收选择信号/DFE_D2，第二十二NMOS晶体管N22可接收选择信号/SD3，并且第二十三NMOS晶体管N23可接收数据时钟信号CLK1。第二十四NMOS晶体管N24可接收电压V_bd-V_h2d-V_h3d，并且第二十五NMOS晶体管N25可接收电压V_bd-V_h2d+V_h3d。

第四NMOS晶体管N4、第九NMOS晶体管N9、第十四NMOS晶体管N14、第十九NMOS晶体管N19和第二十四NMOS晶体管N24的漏极可连接到公共节点S1。

第五NMOS晶体管N5、第十NMOS晶体管N10、第十五NMOS晶体管N15、第二十NMOS晶体管N20和第二十五NMOS晶体管N25的漏极可连接到公共节点S2。

差分输入电路1310可根据选择信号SD3、DFE_D2、/SD3和/DFE_D2来控制用于将输入信号与电压V_bd±V_h2d±V_h3d进行比较的操作路径。也就是说，当选择信号SD3和DFE_D2中的每个具有高电平时，第一接收电路1311和第三接收电路1313可进行操作，并且剩余的接收电路1312、1314和1315可被关断。

类似地，当选择信号SD3和/DFE_D2中的每个具有高电平时，第二接收电路1312和第三接收电路1313可进行操作，并且剩余的接收电路1311、1314和1315可被关断。当选择信号/SD3和/DFE_D2中的每个具有高电平时，第三接收电路1313和第四接收电路1314可进行操作，并且剩余的接收电路1311、1312和1315可被关断。当选择信号/SD3和/DFE_D2中的每个具有高电平时，第三接收电路1313和第五接收电路1315可进行操作，并且剩余的接收电路1311、1312和1314可被关断。在每个实施例中，当第三接收电路1313的输入电压大于接通的抽头接收电路的输入电压时，放大电路1320可使放大电路1320的输入电压放大。

放大电路1320可包括第二十六NMOS晶体管N26、第二十七NMOS晶体管N27以及两个反相器I1和I2。放大电路1320可检测差分输入电路1310的比较结果，并且使差分输入电路1310的电平放大。放大电路1320的放大结果SD0可被传送到图12的锁存器525和图12的第二数据均衡器521b。

均衡单元522还可包括第一PMOS晶体管P1至第三PMOS晶体管P3。第一PMOS晶体管P1和第二PMOS晶体管P2可由数据时钟信号CLK1控制，并且可提供电源电压。第一PMOS晶体管P1的漏极可连接到公共节点S1，并且第一PMOS晶体管P1可通过漏极连接到放大电路1320的第二十六NMOS晶体管N26。第二PMOS晶体管P2的漏极可连接到公共节点S2，并且第二PMOS晶体管P2可通过漏极连接到放大电路1320的第二十七NMOS晶体管N27。第三PMOS晶体管P3可由负时钟信号(例如，数据时钟信号的互补信号)/CLK1控制，可提供电源电压，并且可通过漏极连接到放大电路1320的反相器I1和I2。

相关技术的均衡单元需要单独的求和器，导致电容负载和延迟。另一方面，根据一些实施例的均衡单元522包括用于调节参考电压的多个抽头接收电路和复用器，这不需要单独的求和器，从而消除电容负载和延迟。

参照图14，根据一些实施例的多个边沿均衡器530a可基于边沿时钟信号CLK0、CLK2、CLK4、CLK6和CLK8来均衡第一均衡信号EQF，以输出边沿位EQE。在一些实施例中，在图12的边沿时钟信号CLK0、CLK2、CLK4、CLK6和CLK8与数据时钟信号CLK1、CLK3、CLK5、CLK7和CLK9之间可存在0.5UI的时间间隔。边沿位EQE可包括边沿位DFE_E0至DFE_E4。多个边沿均衡器530a可包括第一边沿均衡器531a、第二边沿均衡器531b、第三边沿均衡器531c、第四边沿均衡器531d和第五边沿均衡器531e。第一边沿均衡器531a至第五边沿均衡器531e可输出边沿位DFE_E0至DFE_E4。第一边沿均衡器531a至第五边沿均衡器531e具有相同的结构，并且在第一边沿均衡器531a至第五边沿均衡器531e中，输入到采样器的时钟信号、输入到复用器的选择信号和所得到的输出信号可以是不同的。选择信号可以是多个边沿均衡器530a之中的一个数据均衡器输出到另外的数据均衡器的信号。因此，下面将仅描述第一边沿均衡器531a，并且相同的描述可被应用于第二边沿均衡器531b至第五边沿均衡器531e。

第一边沿均衡器531a可基于边沿时钟信号CLK0来均衡第一均衡信号EQF并输出边沿位DFE_E0。第一边沿均衡器531a可包括均衡单元532和锁存器535。均衡单元532可包括复用器533和采样器534。均衡单元532包括与参照图13描述的均衡单元522相同的组件，并且可仅在输入信号和输出信号方面不同。

复用器533可从DAC接收与控制码对应的电压V_be±V_h1e±V_h2e。电压V_be±V_h1e±V_h2e可对应于图11中的第二电压V_he。电压V_be可以是第一边沿均衡器531a的偏置电压，并且电压V_h1e和V_h2e可以是用于调节偏置电压的电压。也就是说，电压V_be+V_h1e+V_h2e、电压V_be+V_h1e-V_h2e、电压V_be-V_h1e+V_h2e和电压V_be-V_h1e-V_h2e可被施加到复用器533。

复用器533可接收选择信号SE3和DFE_E2。例如，第二边沿均衡器531b可输出选择信号DFE_E2，并且第五边沿均衡器531e可输出选择信号SE3。复用器533可根据选择信号SE3和DFE_E2从电压V_be±V_h1e±V_h2e之中选择两个电压。

采样器534可使用两个选择的电压作为参考电压。采样器534可基于边沿时钟信号CLK0对第一均衡信号EQF进行采样。当数据时钟信号CLK0的逻辑电平转变时，采样器544可对第一均衡信号EQF进行采样。例如，采样器534可在第一均衡信号EQF高于参考电压时输出第一值，并且在第一均衡信号EQF低于参考电压时输出第二值。采样器534的输出可作为选择信号SE0被输入到第二边沿均衡器531b的复用器。采样器534的输出可被输入到锁存器535。类似地，在第二边沿均衡器531b至第五边沿均衡器531e中，采样器的输出可作为选择信号SE1、SE2、SE3和SE4被输入到边沿均衡器的复用器。在一个实施例中，第五边沿均衡器531e中的复用器可接收信号LE0。

在一些实施例中，锁存器535可以是SR锁存器。锁存器535可锁存采样器534的输出。锁存器535可输出锁存的数据作为边沿位DFE_E0。边沿位DFE_E0可作为选择信号被输入到第五边沿均衡器531e的复用器。此外，边沿位DFE_E0可被输入到CDR电路。

参照图15，根据一些实施例的误差采样器540可包括差分输入电路1510和放大电路1520。差分输入电路1510可包括第一接收电路1511、第二接收电路1512、第三接收电路1513、第四接收电路1514和第五接收电路1515。第一接收电路1511、第二接收电路1512、第四接收电路1514和第五接收电路1515可接收电压V_br±V_ES，并且可被理解为抽头接收电路。第三接收电路1513可被理解为输入信号(即，第一均衡信号EQF)接收电路。

电压V_br±V_ES可对应于图11中的第三电压V_er。误差采样器540根据电压V_br±V_ES测量并输出第一均衡信号EQF的最高DC电平。然后，误差采样器540根据电压V_br±V_ES测量并输出第一均衡信号EQF的最低交流(AC)电平。在这方面，误差采样器540从DAC 510接收的测量DC电平时的电压V_ES和测量AC电平时的电压V_ES可以是不同的。

图4的控制器CTRL 330可基于DC电平和AC电平来确定多个数据均衡器520和多个边沿均衡器530的参考点以测量第一均衡信号EQF的幅度。例如，控制器330可获得AC电平的倒数值，并且将倒数值和DC电平的中间值(例如，算术平均值)确定为参考点。控制器330可根据确定的参考点输出第二控制码CTR2。数据均衡器520和多个边沿均衡器530的参考点最初可以是0V并且具有低感测裕度。然而，当适应完成时，感测裕度可通过使用基于DC电平和AC电平确定的参考点而被增大。

再次参照图15，误差采样器540可根据选择信号SL和/SL选择抽头接收电路中的一个。选择信号/SL可以是选择信号SL的互补信号。选择信号SL的逻辑电平可由用户使用误差采样器540来预设。例如，当选择信号SL被设置为高电平时，选择信号/SL可具有低电平，并且当选择信号SL被设置为低电平时，选择信号/SL可具有高电平。也就是说，可根据选择信号SL的逻辑电平来接通第一接收电路1511和第五接收电路1515中的任何一个。不管选择信号SL的逻辑电平如何，都可关断第二接收电路1512和第四接收电路1514。可存在第二接收电路1512和第四接收电路1514以提供与数据均衡器和边沿均衡器相同的内部特性。

误差采样器540可通过第三接收电路1513接收作为差分信号的第一均衡信号EQF和互补信号/EQF。输入到第一接收电路1511、第二接收电路1512、第四接收电路1514和第五接收电路1515的电压V_br±V_ES可用作参考电压。根据均衡单元522中的选择信号SL和/SL选择的抽头接收电路(即，第一接收电路1511或第五接收电路1515)可通过使用参考电压对第一均衡信号EQF和互补信号/EQF进行采样，并且将采样结果输出到放大电路1520。

第一接收电路1511可包括第一NMOS晶体管NM1至第五NMOS晶体管NM5。第一NMOS晶体管NM1和第二NMOS晶体管NM2可接收选择信号SL，并且第三NMOS晶体管NM3可接收数据时钟信号CLK5。数据时钟信号CLK5是由图4的CDR电路320输出的数据时钟信号之中的中间数据时钟信号，并且可与输入到图12的第二数据均衡器521b的采样器的数据时钟信号相同。第四NMOS晶体管NM4可接收电压V_br+V_ES，并且第五NMOS晶体管NM5可接收电压V_br-V_ES。

第二接收电路1512可包括第六NMOS晶体管NM6至第十NMOS晶体管NM10。第六NMOS晶体管NM6可接收选择信号/SL，第七NMOS晶体管NM7可接收选择信号SL，并且第八NMOS晶体管NM8可接收数据时钟信号CLK5。第九NMOS晶体管NM9可接收电压V_br-V_ES，并且第十NMOS晶体管NM10可接收电压V_br+V_ES。

第三接收电路1513可包括第十一NMOS晶体管NM11至第十五NMOS晶体管NM15。第十一NMOS晶体管NM11和第十二NMOS晶体管NM12可接收电源电压，并且第十三NMOS晶体管NM13可接收数据时钟信号CLK5。第十四NMOS晶体管NM14可接收第一均衡信号EQF，并且第十五NMOS晶体管NM15可接收互补信号/EQF。

第四接收电路1514可包括第十六NMOS晶体管NM16至第二十NMOS晶体管NM20。第十六NMOS晶体管NM16可接收选择信号SL，第十七NMOS晶体管NM17可接收选择信号/SL，并且第十八NMOS晶体管NM18可接收数据时钟信号CLK5。第十九NMOS晶体管NM19可接收电压V_br-V_ES，并且第二十NMOS晶体管NM20可接收电压V_br+V_ES。

第五接收电路1515可包括第二十一NMOS晶体管NM21至第二十五NMOS晶体管NM25。第二十一NMOS晶体管NM21和第二十二NMOS晶体管NM22可接收选择信号/SL，并且第二十三NMOS晶体管NM23可接收数据时钟信号CLK5。第二十四NMOS晶体管NM24可接收电压V_br+V_ES，并且第二十五NMOS晶体管NM25可接收电压V_br-V_ES。

第四NMOS晶体管NM4、第九NMOS晶体管NM9、第十四NMOS晶体管NM14、第十九NMOS晶体管NM19和第二十四NMOS晶体管NM24的漏极可连接到公共节点SN1。

第五NMOS晶体管NM5、第十NMOS晶体管NM10、第十五NMOS晶体管NM15、第二十NMOS晶体管NM20和第二十五NMOS晶体管NM25的漏极可连接到公共节点SN2。

差分输入电路1510可根据选择信号SL和/SL来控制用于将输入信号与电压V_br±V_ES进行比较的操作路径。也就是说，当选择信号SL具有高电平时，第一接收电路1511和第三接收电路1513可进行操作，并且剩余的接收电路1512、1514和1515可被关断。当选择信号SL具有低电平时，第三接收电路1513和第五接收电路1515可进行操作，并且剩余的接收电路1511、1512和1514可被关断。当第三接收电路1513的输入电压大于接通的抽头接收电路1511或1515的输入电压时，放大电路1520可使放大电路1520的输入电压放大。

放大电路1520可包括第二十六NMOS晶体管NM26、第二十七NMOS晶体管NM27以及两个反相器IV1和IV2。放大电路1520可检测差分输入电路1510的比较结果，并且使差分输入电路1510的电平放大。放大电路1520的放大结果可被传送到锁存器。

误差采样器540还可包括第一PMOS晶体管PM1至第三PMOS晶体管PM3。第一PMOS晶体管PM1和第二PMOS晶体管PM2可由数据时钟信号CLK5控制，并且可提供电源电压。第一PMOS晶体管PM1的漏极可连接到公共节点SN1，并且第一PMOS晶体管PM1可通过漏极连接到放大电路1520的第二十六NMOS晶体管NM26。第二PMOS晶体管PM2的漏极可连接到公共节点SN2，并且第二PMOS晶体管PM2可通过漏极连接到放大电路1520的第二十七NMOS晶体管NM27。第三PMOS晶体管PM3可由负时钟信号/CLK5控制，可提供电源电压，并且可通过漏极连接到放大电路1520的反相器IV1和IV2。

图16是根据一些实施例的CDR电路的框图。

参照图16，根据一些实施例的CDR电路320可基于数据位EQD和边沿位EQE来生成恢复的时钟信号CLK。恢复的时钟信号CLK可包括数据时钟信号CKD、边沿时钟信号CKE和误差时钟信号CKR。CDR电路320可将数据位EQD、边沿位EQE和误差值EQR解串行化，以输出信号DSD、DSE和DSR。

根据一些实施例的CDR电路320可包括鉴相器PD 610、时钟生成器CGEN 620和解串行化器DES 630。

鉴相器PD 610可确定数据位EQD和边沿位EQE是否相同。例如，鉴相器610可包括异或(XOR)门。XOR门可将数据位EQD和边沿位EQE之中的作为相邻的采样结果值的数据位与边沿位进行比较。鉴相器610可根据确定结果输出上信号UP或下信号DN。

在一个实施例中，数据位EQD可包括第一数据位至第五数据位，并且边沿位EQE可包括第一边沿位至第五边沿位。这里，第一边沿位可以是第一数据位与第二数据位之间的边沿采样结果。鉴相器610可将第一数据位与第一边沿位进行比较。当第一数据位和第一边沿位相同时，鉴相器610可输出用于向后推时钟信号CLK的上信号UP。当第一数据位和第二边沿位相同时，鉴相器610可输出用于向前拉时钟信号CLK的下信号DN。上信号UP和下信号DN可包括关于作为比较目标的数据位和边沿位的采样时间点的信息。类似地，鉴相器610可将第一边沿位与第二数据位进行比较，并且还将剩余数据位与剩余边沿位进行比较。

时钟生成器620可响应于鉴相器610的上信号UP或下信号DN来控制时钟信号CLK的相位。时钟生成器620可在采样时间点拉或推时钟信号CLK的相位。时钟生成器620可输出恢复的时钟信号CLK。

解串行化器DES 630可从多个数据位EQD、多个边沿位EQE和误差值EQR输出解串行化的信号DSD、DSE和DSR。信号DSD、DSE和DSR可被输入到控制器并用于生成控制码。

图17是根据一些实施例的控制器的框图。

参照图17，根据一些实施例的控制器CTRL 330可基于信号DSD、DSE和DSR输出第一控制码CTR1和第二控制码CTR2。第一控制码CTR1可以是用于控制第一均衡器的均衡系数的码，并且第二控制码CTR2可以是用于控制第二均衡器的均衡系数的码。

控制器CTRL 330可包括第一码判决电路CDC1 710和第二码判决电路CDC2 720。第一码判决电路CDC1 710可基于信号DSD、DSE和DSR输出第一控制码CTR1。第一码判决电路710可从信号DSD、DSE和DSR确定抽头系数。第一码判决电路710可通过累积抽头系数来生成累积值，并且通过对累积值使用权重值来执行运算。第一码判决电路710可基于运算结果生成第一控制码CTR1。第一码判决电路710可包括执行运算的加权求和器。第一码判决电路710可将运算结果与先前的运算结果进行比较，并且根据比较结果增大、减小或保持第一控制码CTR1的值。也就是说，第一码判决电路710可在欠均衡状态下增大第一控制码CTR1的值，并且在过均衡状态下减小第一控制码CTR1的值，以执行适应，使得第一均衡器处于良好均衡状态。

第二码判决电路720可从信号DSD、DSE和DSR确定抽头系数。第二码判决电路720可通过累积抽头系数来生成累积值，并且基于累积值来生成第二控制码CTR2。第二码判决电路720可将运算结果与先前的运算结果进行比较，并且根据比较结果增大或减小第二控制码CTR2的值。也就是说，第二码判决电路720可在欠均衡状态下增大第二控制码CTR2的值，并且在过均衡状态下减小第二控制码CTR2的值，以执行适应，使得第二均衡器处于良好均衡状态。

图18是根据一些实施例的第一码判决电路的框图。图19是用于解释根据一些实施例的模式滤波器和操作逻辑的操作的示图。图20和图21是用于解释根据一些实施例的在欠均衡状态下的模式滤波器和操作逻辑的操作的示图。图22和图23是用于解释根据一些实施例的在良好均衡状态下的模式滤波器和操作逻辑的操作的示图。图24和图25是用于解释根据一些实施例的在过均衡状态下的模式滤波器和操作逻辑的操作的示图。图26是用于解释根据一些实施例的根据均衡状态的操作逻辑的操作的示图。图27是用于解释根据一些实施例的加权求和器的运算的示图。图28是根据一些实施例的由电子系统的组件输出的信号的曲线图。

参照图18，根据一些实施例的第一码判决电路710a可基于信号DSD、DSE和DSR生成第一控制码CTR1。第一码判决电路710a可包括模式滤波器PFT 810、操作逻辑OP LOGIC820、加权求和器830和码确定器CDD 840。

模式滤波器PFT 810可从信号DSD和DSE滤出(选择)具有特定模式的信号。信号DSD和DSE可以是包括多个位的信号，特定模式可被表示为低电平和高电平的组合，并且可根据信号DSD和DSE的位数而被确定。在一个实施例中，信号DSD和DSE是5位信号，并且模式滤波器810可在信号DSD和DSE之中滤出具有特定模式的信号。例如，特定模式可以是“L-H-H-H-H”、“L-H-L-H-H”、“L-H-H-H-L”、“L-H-L-H-H”、“L-L-L-H-H”等。这里，“L”可指示低电平，并且“H”可指示高电平。

操作逻辑OP LOGIC 820可从由模式滤波器810滤出的信号确定电压关系表达式。例如，操作逻辑820可使用SSLMS算法来确定电压关系表达式。电压关系表达式可以是表示前标和后标对主标的干扰的表达式。

操作逻辑820可从多个电压关系表达式确定抽头系数。抽头系数可指示前标或后标对主标的干扰。操作逻辑820可确定每个游标的抽头系数。例如，与位于相对于主标的+tUi(t是实数)处的游标对应的抽头系数可被表示为h_t。也就是说，与位于相对于主标的+1UI处的后标对应的抽头系数可被表示为h₁，与位于相对于主标的+1.5UI处的后标对应的抽头系数可被表示为h_1.5。与位于相对于主标的-1UI处的前标的抽头系数可被表示为h_-1。第一码判决电路710a可确定第一控制码CTR1，使得抽头系数h₁与抽头系数h_1.5之间的信号的值收敛到0。

参照图19连同图18，模式滤波器810可在信号DSD和DSE之中滤出与模式PTN DC、PTN h₁和PTN h_1.5匹配的信号。(注意，稍后将关于图29描述模式PTN h_-1。)模式PTN DC可以是“L-H-H-H-H”，模式PTN h₁可以是“L-H-L-H-H”，并且模式PTN h_1.5可以是“L-H-L-H-H”和“L-L-L-H-H”。在图19的上部，“-1”可对应于数据位DFE_D1，“0”可对应于数据位DFE_D2，“1”可对应于数据位DFE_D3，“2”可对应于数据位DFE_D4，“3”可对应于数据位DFE_D0。

操作逻辑820可确定分别对应于模式PTN DC、PTN h₁和PTN h_1.5的多个电压关系表达式。如等式2中所示，操作逻辑820可确定模式PTN DC的电压关系表达式。

(等式2)

D_DC(t)＝-h₃+h₂+h₁+h₀+h_-1

D_DC(t)表示模式PTN DC的主标处的模拟电压，h₃表示+3UI的后标对主标的干扰，h₂表示+2UI的后标对主标的干扰，h₁表示+1UI的后标对主标的干扰，h₀表示主标的值，并且h_-1表示-1UI的前标对主标的干扰。在等式2中，作为h₃、h₂、h₁、h₀和h_-1的系数的-1、+1、+1、+1和+1对应于“L-H-H-H-H”的模式PTN DC。

如等式3中所示，操作逻辑820可确定模式PTN h₁的电压关系表达式。

(等式3)

D_h1(t)＝-h₃+h₂-h₁+h₀+h_-1

D_h1(t)表示模式PTN h₁的主标处的模拟电压，h₃表示+3UI的后标对主标的干扰，h₂表示+2UI的后标对主标的干扰，h₁表示+1UI的后标对主标的干扰，h₀表示主标的值，并且h_-1表示-1UI的前标对主标的干扰。在等式3中，作为h₃、h₂、h₁、h₀和h_-1的系数的-1、+1、-1、+1和+1对应于“L-H-L-H-H”的模式PTN h₁。

如等式4中所示，操作逻辑820可确定模式PTN h_1.5的电压关系表达式。模式滤波器810可滤出具有两种类型的模式的信号。

(等式4)

D_{h1.5_1}(t)＝-h_2.5+h_1.5+h_-1.5

D_{h1.5_2}(t)＝-h_2.5-h_1.5+h_-1.5

D_{h1.5_1}(t)表示“L-H-L-H-H”的模式PTN h_1.5的主标处的模拟电压，D_{h1.5_2}(t)表示“L-L-L-H-H”的模式PTN h_1.5的主标处的模拟电压，h_2.5表示+2.5UI的后标对主标的干扰，h_1.5表示+1.5UI的后标对主标的干扰，并且h_-1.5表示-1.5UI的前标对主标的干扰。在等式4中，作为h_2.5、h_1.5、h_-1.5的系数的-1、±1和+1分别对应于模式PTN h_1.5。

操作逻辑820可计算等式2的D_DC(t)与等式3的D_h1(t)之间的差，以确定抽头系数h₁。操作逻辑820可计算等式4的D_{h1.5_1}(t)与D_{h1.5_2}(t)之间的差，以确定抽头系数h_1.5。

操作逻辑820可包括输出累积值ACC₁和ACC_1.5的计数器。操作逻辑820可将累积值ACC₁和ACC_1.5输出到加权求和器830。操作逻辑820可基于数据位DSD和误差位DSR生成累积值ACC₁和ACC_1.5。例如，操作逻辑820可使用等式5生成累积值ACC₁和ACC_1.5。

(等式5)

ACC_W u+1＝ACC_W(u)+△_w*(sign(d_n-w)*sign(e_n))

这里，w可以是包括将作为实数被去除的ISI的游标数，并且可以是与抽头系数h_w对应的值。ACC_W(u)可以是通过根据等式5执行累积u次而获得的值。Δw可以是表示适应的速度的值。例如，当Δw小时，适应速度可以慢，而当Δw大时，适应速度可以快。在一些实施例中，Δw可由用户预确定。在一个实施例中，Δw可被设置为1。d_n-w是在相对于采样时间点的+w UI时间点的数据，sign(d_n-w)是d_n-w的符号，并且sign(e_n)是e_n的符号，e_n是采样时间点处的误差位DSR。例如，在ACC₁(u)的情况下，d_n-w可以是通过累积与相对于数据采样时间点的+w UI的后标对应的值u次而获得的值，并且在ACC_1.5(u)的情况下，d_n-w可以是通过累积与相对于边沿采样时间点的+1.5UI的后标对应的值u次而获得的值。当累积被执行u+1次时，操作逻辑820可使用ACC_W u+1作为特定时间点处的累积值ACC_w。

在上文中，为了便于解释，仅描述确定h₁和h_1.5的配置，但是相同的方法可被应用于h₂、h_2.5、h₃等。

在图20至图26中，描述操作逻辑820计算累积值ACC_1.5的配置。

在图20中，描述在欠均衡状态下的采样位之间的关系。在图20中，td1至td5指示数据采样时间点，并且te1至te4指示边沿采样时间点。

参照图20，一起示出欠均衡状态下的低频模式的均衡信号EQF1和高频模式的均衡信号EQF2的波形。在欠均衡状态下，因为在1.5UI之前的数据采样时间点td3处的数据具有低电平，所以低频模式的均衡信号EQF1中的边沿采样时间点te4处的边沿从边沿采样时间点te4延迟。在欠均衡状态下，因为在1.5UI之前的数据采样时间点td3处的数据具有高电平，所以高频模式的均衡信号EQF2中的边沿采样时间点te4处的边沿从边沿采样时间点te4提前。

由于ISI，在图21中示出将“数据采样时间点td3处的信号电平V3以及边沿采样时间点te4处的信号电平V1和V2”与参考电压VREF进行比较和采样的结果。

如图21中所示，在欠均衡状态下，不管低频模式的均衡信号EQF1和高频模式的均衡信号EQF2如何，数据采样时间点td3处的数据位和边沿采样时间点te4处的边沿位具有相同的逻辑电平(即，相同的位值)。

在根据等式5的均衡信号EQF1的情况下，操作逻辑820可通过将作为td3的符号的-1与作为te4的符号的-1相乘来获得+1。在根据等式5的均衡信号EQF2的情况下，操作逻辑820可通过将作为td3的符号的+1与作为te4的符号的+1相乘来获得+1。因此，操作逻辑820可将累积值ACC_1.5增大1。操作逻辑820可通过经由根据等式5累积值而获得的累积值ACC_1.5来准确地确定均衡状态。

在图22中，描述良好均衡状态下的采样位之间的关系。在图22中，td1至td5表示数据采样时间点，并且te1至te4表示边沿采样时间点。

参照图22，在良好均衡状态下，数据采样时间点td1至td5的位置非常靠近每个数据位的中心，并且边沿采样时间点te1至te4的位置非常靠近每个边沿。图23中示出将“数据采样时间点td3的信号电平V3以及边沿采样时间点te4的信号电平V1和V2”与参考电压VREF进行比较和采样的结果。

如图23中所示，在良好均衡状态下，均衡信号EQF1和EQF2在边沿采样时间点te4的信号电平可接近参考电压VREF。结果，数据采样时间点td3处的数据位和边沿采样时间点te4处的边沿位可具有与欠均衡状态下相同的位值，或者具有与过均衡状态下不同的位值。换句话说，在良好均衡状态下，被确定为欠均衡状态的概率和被确定为过均衡状态的概率几乎相同。

在根据等式5的均衡信号EQF1的情况下，操作逻辑820可通过将作为td3的符号的-1与作为te4的符号的+1或-1相乘来获得+1或-1。在根据等式5的均衡信号EQF2的情况下，操作逻辑820可通过将作为td3的符号的+1与作为te4的符号的+1或-1相乘来获得+1或-1。因此，操作逻辑820可以以类似的概率将累积值ACC_1.5增大1或将累积值ACC_1.5减小1。操作逻辑820可通过经由根据等式5累积值而获得的累积值ACC_1.5来准确地确定均衡状态。

在图24中，描述过均衡状态下的采样位之间的关系。在图24中，td1至td5指示数据采样时间点，并且te1至te4指示边沿采样时间点。

参照图24，一起示出过均衡状态下的低频模式的均衡信号EQF1和高频模式的均衡信号EQF2的波形。在过均衡状态下，因为在1.5UI之前的数据采样时间点td3的数据具有低电平，所以低频模式的均衡信号EQF1中的边沿采样时间点te4的边沿从边沿采样时间点te4提前。在过均衡状态下，因为在1.5UI之前的数据采样时间点td3处的数据具有高电平，所以高频模式的均衡信号EQF2中的边沿采样时间点te4的边沿从边沿采样时间点te4延迟。

由于ISI，在图25中示出将“数据采样时间点td3处的信号电平V3以及边沿采样时间点te4处的信号电平V1和V2”与参考电压VREF进行比较和采样的结果。如图25中所示，在欠均衡状态下，不管低频模式的均衡信号EQF1和高频模式的均衡信号EQF2如何，数据采样时间点td3处的数据位和边沿采样时间点te4处的边沿位具有不同的逻辑电平(即，不同的位值)。

在根据等式5的均衡信号EQF1的情况下，操作逻辑820可通过将作为td3的符号的-1与作为te4的符号的+1相乘来获得-1。在根据等式5的均衡信号EQF2的情况下，操作逻辑820可通过将作为td3的符号的+1与作为te4的符号的-1相乘来获得-1。因此，操作逻辑820可将累积值ACC_1.5减小1。操作逻辑820可通过经由根据等式5累积值而获得的累积值ACC_1.5来准确地确定均衡状态。

根据各种实施例，可根据基于作为累积时间期间的比较目标的数据位、边沿位和误差位的累积值来准确地确定均衡状态。

参照图26，根据一些实施例，将描述第一控制码与累积值之间的关系的示例。在图26中，横轴表示时间，并且纵轴表示由操作逻辑的计数器输出的累积值。时间ta表示累积开始时间，并且时间tb表示累积结束时间。

例如，如图26中所示，当第一控制码是第一码CTR1_1和第二码CTR1_2时，均衡状态可对应于欠均衡状态，当第一控制码是第三码CTR1_3时，均衡状态可对应于良好均衡状态，当第一控制码是第四码CTR1_4和第五码CTR1_5时，均衡状态可对应于过均衡状态。

在一个实施例中，当累积值大于第一参考值NTH时，图18的码确定器840可确定均衡信号处于欠均衡状态，并且增大第一控制码，使得均衡器的均衡强度增大。例如，因为与第一码CTR1_1对应的第一累积值ACV1和与第二码CTR1_2对应的第二累积值ACV2大于第一参考值NTH，所以码确定器840可将第一控制码增大到大于第一码CTR1_1和第二码CTR1_2。

在一个实施例中，当累积值小于第二参考值NTL时，码确定器840可确定均衡信号处于过均衡状态，并且减小第一控制码，使得均衡器的均衡强度减小。例如，因为与第四码CTR1_4对应的第四累积值ACV4和与第五码CTR1_5对应的第五累积值ACV5小于第二参考值NTL，所以码确定器840可将第一控制码减小到小于第四码CTR1_4和第五码CTR1_5。

当累积值在第一参考值NTH与第二参考值NTL之间时，码确定器840可不调整而是保持第一控制码。例如，因为与第三码CTR1_3对应的第三累积值ACV3小于第一参考值NTH并且大于第二参考值NTL，所以第三码CTR1_3保持不变。为了便于说明，第一参考值NTH和第二参考值NTL在图26中的纵轴中的任意位置处被示出，但不一定限于此，并且第一参考值NTH和第二参考值NTL可被改变为其他值并实现。

在图27中，通过眼图解释计算在图18的加权求和器830的乘法器831和乘法器832中使用的权重值W₁和权重值W_1.5的方法。图1的接收器300可控制均衡器以使眼图中的眼面积A_EYE最大化。在图27中，可假设除了+1UI的后标和+1.5UI的后标之外的所有ISI分量都是0。也就是说，可假设仅+1UI的后标和+1.5UI的后标影响主标。

眼面积A_EYE可如等式6中被表示。

(等式6)

A_EYE∝(ACC_Max-ACC₁)*(ACC_Max-ACC_1.5)

这里，A_EYE表示眼面积，ACC_Max表示用于+1UI的后标的计数器的最大累积值，ACC₁表示用于+1UI的后标的计数器在CTLE的收敛时间点处的累积值，ACC_1.5表示用于+1.5UI的后标的计数器在CTLE的收敛时间点处的累积值。ACC_Max-ACC₁可对应于眼高度，ACC_Max-ACC_1.5可对应于眼宽度。

也就是说，眼面积A_EYE可被表示为眼高度和眼宽度的乘积。当C₁＝ACC_Max ²和C₂＝ACC_Max被定义时，等式6可被表示为等式7。

(等式7)

A_EYE∝C₁-C₂(ACC₁+ACC_1.5)+ACC₁*ACC_1.5

随着CTLE接近收敛，ACC₁*ACC_1.5可具有比其他项小得多的值，并且可被忽略。因此，等式7可简单地被表示为如等式8中的ACC₁*ACC_1.5的函数。

(等式8)

A_EYE∝C₁-2C₂(0.5*ACC₁+0.5*ACC_1.5)

因此，当CTLE在相等的权重值W₁＝W_1.5＝0.5的条件下收敛到ACC₁+ACC_1.5被最小化的点时，CTLE可具有最大眼面积A_EYE。

返回参照图18，加权求和器830可将权重值W₁和W_1.5分别与累积值ACC₁和ACC_1.5相乘并求和。权重值W₁和W_1.5可等于0.5。加权求和器830可包括乘法器831和832以及求和器833。乘法器831可将累积值ACC₁与权重值W₁相乘，并且乘法器832可将累积值ACC_1.5与权重值W_1.5相乘。求和器833可对乘法器831的乘法结果ACC₁*W₁和乘法器832的乘法结果ACC_1.5*W_1.5求和，并且将求和结果ACC₁*W₁+ACC_1.5*W_1.5输出到码确定器840。

码确定器840可基于求和结果ACC₁*W₁+ACC_1.5*W_1.5来确定第一控制码CTR1。例如，码确定器840可调整第一控制码CTR1，使得求和结果ACC₁*W₁+ACC_1.5*W_1.5被最小化。码确定器840可将当前求和结果ACC₁*W₁+ACC_1.5*W_1.5与先前求和结果进行比较。在当前求和结果ACC₁*W₁+ACC_1.5*W_1.5小于先前求和结果时，码确定器840可增大第一控制码CTR1。在当前求和结果ACC₁*W₁+ACC_1.5*W_1.5大于先前求和结果时，码确定器840可减小第一控制码CTR1。在一个实施例中，码确定器840可将第一控制码CTR1增大或减小1位。在一个实施例中，码确定器840可以以二进制扫描(binary scan)方法增大或减小第一控制码CTR1。二进制扫描方法可指初始显著增大位并且在后续扫描中不显著增大位的方法。

在图28中，解释构成电子系统的信道、CTLE、数据均衡器和边沿均衡器的输出。参照图28，可识别信道的单脉冲响应曲线图2810、CTLE的单脉冲响应曲线图2820、数据均衡器的单脉冲响应曲线图2830以及边沿均衡器的单脉冲响应曲线图2840。

信道的单脉冲响应曲线图2810可示出后抽头系数h₁、h_1.5、h₂、h_2.5和h₃的数据具有大于0的值。CTLE可根据控制器的第一控制码将数据收敛到后抽头系数h₁与h_1.5之间的点h_op。因此，在CTLE的单脉冲响应曲线图2820的曲线图2821中，与点h_op对应的干扰已经被去除。

在CTLE的单脉冲响应曲线图2820中，曲线图2822和曲线图2823与曲线图2821共同示出。曲线图2822是当CTLE去除后抽头系数h₁的干扰时的曲线图，并且曲线图2823是当CTLE去除后抽头系数h_1.5的干扰时的曲线图。在曲线图2822和曲线图2823中，后抽头系数h₂之后的干扰可大于曲线图2821中的干扰。因此，对于CTLE的最佳眼开口，去除与点h_op对应的干扰可比去除后抽头系数h₁和h_1.5的干扰更有效。

数据均衡器的单脉冲响应曲线图2830示出数据均衡器已经去除后抽头系数h₂和h₃的干扰，边沿均衡器的单脉冲响应曲线图2840示出边沿均衡器已经去除后抽头系数h_1.5和h_2.5的干扰。在图28中，已经描述3抽头均衡器去除后抽头系数h₁、h_1.5、h₂、h_2.5和h₃的干扰，但是实施例不必限于此，并且在一些实施例中，多个抽头均衡器可被实现为去除多个后标的干扰。

图29是根据一些实施例的第一码判决电路的框图。图30是根据一些实施例的从电子系统的组件输出的信号的曲线图。

参照图29，根据一些实施例的第一码判决电路710b可基于信号DSD、DSE和DSR生成第一控制码CTR1。第一码判决电路710b可包括模式滤波器PFT 910、操作逻辑OP LOGIC920、加权求和器930和码确定器CDD 940。

模式滤波器PFT 910可从信号DSD和DSE滤出具有特定模式的信号。信号DSD和DSE可以是包括多个位的信号，特定模式可被表示为低电平和高电平的组合，并且可根据信号DSD和DSE的位数而被确定。在一个实施例中，信号DSD和DSE是5位信号，并且模式滤波器910可从信号DSD和DSE之中滤出具有特定模式的信号。例如，特定模式可以是“L-H-H-H-H”、“L-H-L-H-H”、“L-H-H-H-L”、“L-H-L-H-H”、“L-L-L-H-H”等。这里，“L”可指示低电平，并且“H”可指示高电平。

参照图19连同图29，模式滤波器910可在信号DSD和DSE之中滤出与模式PTN DC、PTN h₁、PTN h_-1和PTN h_1.5匹配的信号。模式PTN DC可以是“L-H-H-H-H”，模式PTN h₁可以是“L-H-L-H-H”，模式PTN h_-1可以是“L-H-H-H-L”，并且模式PTN h_1.5可以是“L-H-L-H-H”和“L-L-L-H-H”。

操作逻辑OP LOGIC 920可确定分别与模式PTN DC、PTN h₁、PTN h_-1和PTN h_1.5对应的多个电压关系表达式。电压关系表达式可以是表示前标和后标对主标的干扰的表达式。

操作逻辑920可从多个电压关系表达式确定抽头系数。抽头系数可指示前标或后标对主标的干扰。操作逻辑920可确定每个游标的抽头系数。例如，与位于相对于主标的+tUI(t是实数)处的游标对应的抽头系数可被表示为h_t。也就是说，与位于相对于主标的+1UI处的后标对应的抽头系数可被表示为h₁，并且与位于相对于主标的+1.5UI处的后标对应的抽头系数可被表示为h_1.5。与位于相对于主标的-1UI处的前标对应的抽头系数可被表示为h_-1。

如上面在等式2至等式4中所述，操作逻辑920可确定抽头系数h₁和h_1.5。此外，如等式9中所示，操作逻辑920可确定模式PTN h_-1的电压关系表达式。

(等式9)

D_h-1(t)＝-h₃+h₂+h₁+h₀-h_-1

D_h-1(t)表示模式PTN h_-1的主标处的模拟电压，h₃表示+3UI的后标对主标的干扰，h₂表示+2UI的后标对主标的干扰，h₁表示+1UI的后标对主标的干扰，h₀表示主标的值，并且h_-1表示-1UI的前标对主标的干扰。在等式9中，作为h₃、h₂、h₁、h₀和h_-1的系数的-1、+1、+1、+1、-1对应于“L-H-H-H-L”的模式PTN h_-1。

操作逻辑920可计算等式2的D_DC(t)与等式3的D_h1(t)之间的差，以确定抽头系数h_-1。操作逻辑920可包括偏移逻辑OFS 921，偏移逻辑OFS 921确定用于去除抽头系数h_-1的权重偏移WD。当抽头系数h_-1大于0时，偏移逻辑OFS 921可增大权重偏移WD。当抽头系数h_-1小于0时，偏移逻辑921可减小权重偏移WD。当抽头系数h_-1收敛到0时，偏移逻辑921可固定权重偏移WD。

操作逻辑920可基于等式5生成累积值ACC₁和ACC_1.5。操作逻辑920可将累积值ACC₁和ACC_1.5输出到加权求和器930。

加权求和器930可分别将权重值W₁和W_1.5与累积值ACC₁和ACC_1.5相乘并求和。权重值W₁可以是通过将权重偏移WD和0.5求和而获得的值。权重值W_1.5可以是通过从0.5减去权重偏移WD而获得的值。加权求和器930可包括乘法器931和932以及求和器933。乘法器931可将累积值ACC₁与权重值W₁相乘，并且乘法器932可将累积值ACC_1.5与权重值W_1.5相乘。求和器933可对乘法器931的乘法结果ACC₁*W₁和乘法器932的乘法结果ACC_1.5*W_1.5求和，并且将求和结果ACC₁*W₁+ACC_1.5*W_1.5输出到码确定器940。

码确定器940可基于求和结果ACC₁*W₁+ACC_1.5*W_1.5来确定第一控制码CTR1。例如，码确定器940可调整第一控制码CTR1，使得求和结果ACC₁*W₁+ACC_1.5*W_1.5被最小化。码确定器940可将当前求和结果ACC₁*W₁+ACC_1.5*W_1.5与先前求和结果进行比较。在当前求和结果ACC₁*W₁+ACC_1.5*W_1.5小于先前求和结果时，码确定器940可增大第一控制码CTR1。在当前求和结果ACC₁*W₁+ACC_1.5*W_1.5大于先前求和结果时，码确定器940可减小第一控制码CTR1。在一个实施例中，码确定器940可将第一控制码CTR1增大或减小1位。在一个实施例中，码确定器940可以以二进制扫描方法增大或减小第一控制码CTR1。二进制扫描方法可指初始显著增大位并且在后续扫描中不显著增大位的方法。

在图30中，解释根据一些实施例的构成电子系统的信道、CTLE、数据均衡器和边沿均衡器的输出。参照图30，可识别信道的单脉冲响应曲线图3010、CTLE的单脉冲响应曲线图3020、数据均衡器的单脉冲响应曲线图3030和边沿均衡器的单脉冲响应曲线图3040。

信道的单脉冲响应曲线图3010可示出前抽头系数h_-1的数据具有大于0的值，并且后抽头系数h₁、h_1.5、h₂、h_2.5和h₃的数据具有大于0的值。CTLE可去除前抽头系数h_-1的干扰，并且根据控制器的第一控制码将数据收敛到后抽头系数h₁与h_1.5之间的点h_op。结果，在CTLE的单脉冲响应曲线图3020的曲线图3021中，前抽头系数h_-1的干扰已经被去除，并且与点h_op对应的干扰已经被去除。

在CTLE的单脉冲响应曲线图3020中，曲线图3022和3023与曲线图3021共同示出。曲线图3022是当CTLE去除后抽头系数h₁的干扰时的曲线图，并且曲线图3023是当CTLE去除后抽头系数h_1.5的干扰时的曲线图。在曲线图3022和3023中，后抽头系数h₂之后的干扰可大于曲线图3021中的干扰。因此，对于CTLE的最佳眼开口，去除与点h_op对应的干扰可比去除后抽头系数h₁和h_1.5的干扰更有效。

数据均衡器的单脉冲响应曲线图3030示出数据均衡器已经去除后抽头系数h₂和h₃的干扰，并且边沿均衡器的单脉冲响应曲线图3040示出边沿均衡器已经去除后抽头系数h_1.5和h_2.5的干扰。在图30中，已经描述3抽头均衡器去除后抽头系数h₁、h_1.5、h₂、h_2.5和h₃的干扰，但是实施例不必限于此，并且在一些实施例中，多个抽头均衡器可被实现为去除多个后标的干扰。

图31是根据一些实施例的第二码判决电路的框图。

参照图31，根据一些实施例的第二码判决电路720可基于信号DSD、DSE和DSR生成第二控制码CTR2。第二码判决电路720可包括模式滤波器PFT 1010、操作逻辑OP LOGIC1020和码确定器CDD 1030。

模式滤波器PFT 1010可从信号DSD和DSE滤出具有特定模式的信号。信号DSD和DSE可以是包括多个位的信号，特定模式可被表示为低电平和高电平的组合，并且可根据信号DSD和DSE的位数而被确定。在一个实施例中，信号DSD和DSE是5位信号，并且模式滤波器1010可在信号DSD和DSE之中滤出具有特定模式的信号。例如，特定模式可以是“L-H-H-H-H”、“L-H-L-H-H”、“L-H-H-H-L”、“L-H-L-H-H”、“L-L-L-H-H”、“L-L-H-H-H”、“H-L-H-L-L”、“L-L-H-L-L”等。这里，“L”可指示低电平，并且“H”可指示高电平。

操作逻辑OP LOGIC 1020可从由模式滤波器1010滤出的信号确定电压关系表达式。例如，操作逻辑1020可使用SSLMS算法来确定电压关系表达式。电压关系表达式可以是表示后标对主标的干扰的表达式。

操作逻辑1020可从多个电压关系表达式确定抽头系数。抽头系数可指示后标对主标的干扰。操作逻辑1020可确定每个游标的抽头系数。例如，与位于相对于主标的+t UI(t是实数)处的游标对应的抽头系数可被表示为h_t。也就是说，与位于相对于主标的+1.5UI处的后标对应的抽头系数可被表示为h_1.5，并且与位于相对于主标的+2UI处的后标对应的抽头系数可被表示为h₂。相同的描述可被应用于抽头系数h_2.5、h₃等。在一个实施例中，第二码判决电路720可确定第二控制码CTR2，使得抽头系数h_1.5、h₂、h_2.5和h₃收敛到0。

操作逻辑1020可在z个操作逻辑中实现。这里，z可等于图4的第二均衡器312将被去除的抽头系数的数量。例如，第二均衡器312可去除抽头系数h_1.5、h₂、h_2.5和h₃的干扰，并且操作逻辑1020可被实现为四个以输出于与抽头系数h_1.5、h₂、h_2.5和h₃对应的累积值ACC_X。x可以是1.5、2、2.5、3等。与抽头系数h_1.5对应的累积值ACC_X可被表示为ACC_1.5，与抽头系数h₂对应的累积值ACC_X可被表示为ACC₂，与抽头系数h_2.5对应的累积值ACC_X可被表示为ACC_2.5，并且与抽头系数h₃对应的累积值ACC_X可被表示为ACC₃。操作逻辑1020可以以参照图19至图26描述的方式计算累积值ACC_X。

码确定器1030可基于累积值ACC_X确定第二控制码CTR2。第二控制码CTR2的数量可以是与累积值ACC_X对应的z。例如，当累积值ACC_X大于第一参考值(例如，图26的NTH)时，码确定器1030可增大第二控制码CTR2。例如，当累积值ACC_X小于第二参考值(例如，图26的NTL)时，码确定器1030可减小第二控制码CTR2。在一个实施例中，码确定器1030可将第二控制码CTR2增大或减小1位。在一个实施例中，码确定器1030可以以二进制扫描方法增大或减小第二控制码CTR2。二进制扫描方法可指初始显著增大位并且在后续扫描中不显著增大位的方法。

图32是根据一些实施例的控制均衡的方法的流程图。

参照图32，根据一些实施例的控制均衡的方法可由控制均衡器的控制器执行。这里，控制器可包括执行存储在一个或多个存储器中的计算机码的一个或多个处理器或硬件控制逻辑。

控制器可获得用于确定均衡状态的多个累积值(S3210)。可基于从均衡器输出的多个数据位、多个边沿位和误差位来获得累积值。例如，控制器可从多个数据位和多个边沿位滤出与对应于特定抽头系数的模式匹配的信号。控制器可通过对滤出的信号的数据和误差位使用SSLMS算法来获得操作结果值，并且累积操作结果值以生成累积值。控制器可针对每个抽头系数生成累积值。

控制器可基于多个累积值之中的第一累积值和第二累积值来生成用于控制CTLE的第一控制码(S3220)。例如，第一累积值可对应于第一抽头系数h₁，并且第二累积值可对应于第二抽头系数h_1.5。

在一个实施例中，控制器可通过对“通过将第一累积值与第一权重值相乘而获得的第一值”和“通过将第二累积值与第二权重值相乘而获得的第二值”求和来获得第三值。控制器可调整第一控制码，使得第三值被最小化。

在一个实施例中，控制器可确定与第三抽头系数h_-1对应的权重偏移。例如，控制器可确定第三抽头系数h_-1收敛到0的权重偏移。控制器可基于权重偏移来调整第一权重和第二权重。例如，控制器可将权重偏移和第一权重求和，并且从第二权重减去权重偏移。

控制器可基于多个累积值之中的剩余累积值生成用于控制DFE的第二控制码(S3230)。当累积值指示过均衡状态时，控制器可减小与累积值对应的第二控制码。当累积值指示欠均衡状态时，控制器可增大与累积值对应的第二控制码。

图33是用于解释根据一些实施例的接收器的性能的示图。

参照图33，根据一些实施例的接收器根据第一控制码CTR1的值来表示误码率(BER)。参照图29连同图33，应用于加权求和器930的权重值W₁和W_1.5可在0.5处开始。偏移逻辑921可将权重偏移WD确定为0.125，同时去除抽头系数h_-1的ISI。因此，应用于加权求和器930的权重值W₁可以是0.625，并且权重值W_1.5可以是0.375。参照点3310，可看出，使用0.625的权重值W₁和0.375的权重值W_1.5的第一码判决电路710b具有收敛到“6”的第一控制码CTR1的值，并且实现最低的BER。

参照点3320，可看出，当偏移逻辑921确定权重偏移WD是-0.5时(也就是说，当权重值W₁是0并且权重值W_1.5是1时)，第一码判决电路710b具有收敛到“4”的第一控制码CTR1的值，并且具有相对高的BER。

参照点3330，可看出，当偏移逻辑921确定权重偏移WD是+0.5时(也就是说，当权重值W₁是1并且权重值W_1.5是0时)，第一码判决电路710b具有收敛到“7”的第一控制码CTR1的值，并且具有相对低的BER，但是不提供最佳的BER。

图34是用于解释根据一些实施例的接收器的性能的示图。

参照图34，可看出，即使当在整个频域中将特定电平的抖动添加到数据时，根据一些实施例的接收器也正常进行操作。参照200MHz的点3400，可看出，最低抖动容差(UI_PP)约是10^-1，并且接收器正常进行操作。

图35是示出根据一些实施例的包括接收器的电子系统的框图。

图35示出包括显示驱动电路的电子系统3500。为了便于描述，显示面板3530与电子系统3500一起示出。

参照图35，显示驱动电路可包括时序控制器TCON 3520、多个源极驱动器SD1至SDv(其中，v是大于1的整数)、传输信道(例如，数据传输信道)4020和共享反向信道4030。

时序控制器TCON 3520可将数据发送到多个源极驱动器SD1至SDv。发送到多个源极驱动器SD1至SDv的数据可以是包括显示数据的包(packet)数据。多个源极驱动器SD1至SDv中的每个可基于接收的数据驱动显示面板3530的一条或多条数据线。

时序控制器TCON 3520可通过高速串行接口方法将数据发送到多个源极驱动器SD1至SDv和从多个源极驱动器SD1至SDv接收数据。时序控制器3520与多个源极驱动器SD1至SDv之间的接口方法被称为面板内(intra panel)接口。

时序控制器TCON 3520可以以高速串行接口方法通过通信信道4010与主机装置3510发送/接收数据。时序控制器3520与主机装置3510之间的接口方法被称为面板间(inter panel)接口。

时序控制器TCON 3520可以以点对点方法连接到多个源极驱动器SD1至SDv，并且通过不同的数据传输信道4020将数据发送到多个源极驱动器SD1至SDv中的每个。时序控制器3520通过每个传输信道将数据发送到每个源极驱动器。

从时序控制器3520到多个源极驱动器SD1至SDv的距离可彼此不同。因此，传输信道4020的长度可不同，并且每个传输信道4020的寄生电阻Rp1至Rpv和寄生电容器Cp1至Cpv可不同。

因此，因为传输信道4020的阻抗特性和频率特性不同，所以多个源极驱动器SD1至SDv中的每个可根据相应传输信道的阻抗特性和频率特性来执行训练以使接收操作优化。

具体地，多个源极驱动器SD1至SDv可通过训练分别使接收器RX1至RXv的接收操作优化。另外，多个源极驱动器SD1至SDv可分别确定使接收操作优化的接收器RX1至RXv的参数值OPT1至OPTv，并且将参数值OPT1至OPTv发送到时序控制器3520。训练可包括参照图1至图34描述的均衡操作，并且参数值OPT1至OPTv可包括控制码。

在一个实施例中，响应于从时序控制器3520接收的读取命令，多个源极驱动器SD1至SDv可分别将参数值OPT1至OPTv发送到时序控制器3520。

多个源极驱动器SD1至SDv可通过共享反向信道4030以多点(multi-drop)方法连接到时序控制器3520。在一个实施例中，共享反向信道4030可被配置为一条信号线。多个源极驱动器SD1至SDv可通过共享反向信道40将参数值OPT1至OPTv顺序地发送到时序控制器3520。多个源极驱动器SD1至SDv中的至少一个可通过共享反向信道4030将指示与接收操作相关的异常状态(即，当发生异常接收状态时)的状态信息信号发送到时序控制器3520。

根据一些实施例的电子系统3500可包括第一装置和第二装置，第一装置包括传输电路，第二装置包括数字地执行如上所述的自适应均衡的接收器。

在一个实施例中，第一装置可以是将显示数据作为传输数据输出到通信信道4010的主机装置3510，并且第二装置可以是基于显示数据显示图像的显示装置。在这种情况下，根据实施例的接收器可被包括在显示装置的时序控制器3520中。

在一实施例中，第一装置可以是时序控制器3520，并且第二装置可以是显示装置的源极驱动器SD1至SDv。在这种情况下，根据实施例的接收器RX1至RXv可被包括在源极驱动器SD1至SDv中。

图36是示出根据一些实施例的包括接收器的电子系统的框图。

图36示出执行双向通信的电子系统。参照图36，电子系统3600可包括电子装置3610和3620。根据实施例，电子装置3610和3620中的每个可被实现为各种电子装置(诸如，台式计算机、膝上型计算机、平板计算机、智能电话、可穿戴装置、视频游戏控制台、家用电器、医疗装置等)中的一种。

然而，实施例不限于此，并且在一些实施例中，电子系统3600可被实现为单个电子装置。在被实现为单个电子装置的实施例中，电子装置3610和3620中的每个可以是包括在单个电子装置中的组件或知识产权(IP)，并且被实现为电路、模块、芯片和/或封装级的实体。术语系统和装置被提供以便更好地理解，而不是限制实施例。

电子装置3610和3620可通过通信信道4110和4120彼此通信并交换数据/信号。通信信道4110和4120中的每个可包括用于传送数据/信号的导电材料。例如，通信信道4110和4120中的每个可被实现为印刷电路板(PCB)上的迹线模式、电缆的引线、连接器的金属引脚/垫(pad)等。尽管在图36中示出两个单向通信信道4110和4120，但是在一些实施例中，两个单向通信信道4110和4120可被组合成一个双向通信信道。

电子装置3610可包括执行其独特功能的内部电路INT1、串行化器/解串行化器SEDES1、发送电路TX1和接收电路RX1。电子装置3620可包括执行其独特功能的内部电路INT2、串行化器/解串行化器SEDES2、发送电路TX2和接收电路RX2。

内部电路INTL和INT2可分别进行操作以提供电子装置3610和3620的独特功能。例如，内部电路INTL和INT2可配置各种组件或IP(诸如，处理器(例如，中央处理器(CPU)、应用处理器(AP)等)、存储器、图像传感器、显示器等)。

电子装置3610和3620可被实现为单独的组件、IP或装置。因此，电子装置3610可以是相对于电子装置3620的外部装置，并且电子装置3620可以是相对于电子装置3610的外部装置。

串行化器/解串行化器SEDES1可对根据内部电路INTL的操作生成的数据进行串行化，并且将串行化后的数据提供给发送电路TX1。发送电路TX1可通过通信信道4110将串行化后的信号发送到电子装置3620。接收电路RX2可均衡通过通信信道4110接收的信号，并且基于均衡信号恢复时钟和数据。串行化器/解串行化器SEDES2可对从接收电路RX2提供的信号进行解串行化，以提供解串行化后的数据。

串行化器/解串行化器SEDES2可对根据内部电路INT2的操作生成的数据进行串行化，并且将串行化后的数据提供给发送电路TX2。发送电路TX2可通过通信信道4120将串行化后的信号发送到电子装置3610。接收电路RX1可均衡通过通信信道4120接收的信号，并且基于均衡信号恢复时钟和数据。串行化器/解串行化器SEDES1可对从接收电路RX1提供的信号进行解串行化，以提供解串行化后的数据。

如上所述，电子装置3610和3620可通过通信信道4110和4120彼此交换数据/信号。当电子装置3610与电子装置3620之间的通信速度增大时(例如，当以更高的频率或带宽执行通信时)，电子装置3610和3620可在单位时间期间交换更大量的数据。

然而，由于诸如趋肤效应、介电损耗等的各种因素，通信信道4110和4120中的每个可表现出低通频率响应特性。因此，在高速操作中，通信信道4110和4120的带宽可能受到限制并且可能小于信号的带宽。这可能使通过通信信道4110和4120传输的信号的高频分量衰减，并且可能导致时域中的ISI。结果，随着传输信号的速度增大，信号的失真可能增大并且信号的质量可能劣化。

根据实施例，接收电路RX1和RX2中的至少一个可包括在频域中执行均衡的第一均衡器、在时域中执行均衡的第二均衡器、CDR电路和用于提高接收信号的质量的控制器。

为了补偿信号的非预期失真，包括在接收电路RX1和RX2中的均衡器可对接收的信号执行均衡，并且包括在发送电路TX1和TX2中的均衡器可执行诸如预加强(pre-emphasis)的预均衡。包括在接收电路RX1和RX2中的均衡器可被称为接收均衡器，包括在发送电路TX1和TX2中的均衡器可被称为发送均衡器。

在一些实施例中，参照图1至图36描述的每个组件或两个或更多个组件的组合可被实现为数字电路、可编程或不可编程逻辑器件或阵列、专用集成电路(ASIC)等。

尽管上面已经详细描述实施例，但是本公开的范围不限于此，并且本领域技术人员使用所附权利要求中限定的基本构思进行的各种修改和改进也落入范围内。

Claims (20)

1.一种接收器，包括：

第一均衡器，被配置为：通过通信信道接收输入数据信号，并且基于第一控制码来均衡输入数据信号以生成第一均衡信号；

第二均衡器，被配置为：基于时钟信号和第二控制码来均衡第一均衡信号以生成第二均衡信号；

时钟数据恢复电路，被配置为：基于第二均衡信号来恢复时钟信号，对第二均衡信号进行解串行化，并且输出解串行化后的第二均衡信号；以及

控制器，被配置为：基于解串行化后的第二均衡信号来调整第一控制码和第二控制码。

2.根据权利要求1所述的接收器，其中，

第一均衡器是连续时间线性均衡器。

3.根据权利要求1所述的接收器，其中，

第二均衡器是判决反馈均衡器。

4.根据权利要求3所述的接收器，其中，

时钟信号包括多个数据时钟信号和多个边沿时钟信号，并且

第二均衡器包括：

多个数据均衡器，被配置为基于所述多个数据时钟信号来均衡第一均衡信号以输出多个数据位；以及

多个边沿均衡器，被配置为基于所述多个边沿时钟信号来均衡第一均衡信号以输出多个边沿位。

5.根据权利要求4所述的接收器，其中，

所述多个数据均衡器的数量和所述多个边沿均衡器的数量均等于n，

时钟数据恢复电路被配置为输出处于1/n的速率的时钟信号，并且

n是大于1的整数。

6.根据权利要求4所述的接收器，其中，

第二均衡器还包括：误差采样器，被配置为基于所述多个数据时钟信号中的一个数据时钟信号来均衡第一均衡信号以输出误差位，并且

控制器被配置为：基于所述多个数据位、所述多个边沿位和所述误差位来调整第一控制码和第二控制码。

7.根据权利要求1至权利要求6中的任一项所述的接收器，其中，

控制器被配置为：通过对解串行化后的第二均衡信号使用符号-符号最小均方SSLMS算法来调整第一控制码和第二控制码中的每个。

8.根据权利要求7所述的接收器，其中，

控制器被配置为：通过对解串行化后的第二均衡信号使用SSLMS算法来获得第一累积值和第二累积值，并且基于将第一权重值应用于第一累积值并将第二权重值应用于第二累积值的运算结果来调整第一控制码，并且

第一累积值和第二累积值分别对应于不同的后标。

9.根据权利要求8所述的接收器，其中，

控制器被配置为：获得与相对于主标的+1单位间隔的后标的干扰对应的第一累积值，并且获得与相对于主标的+1.5单位间隔的后标的干扰对应的第二累积值。

10.根据权利要求8所述的接收器，其中，

控制器被配置为：当所述运算结果高于先前运算结果时减小第一控制码的值，当所述运算结果低于先前运算结果时增大第一控制码的值，并且当所述运算结果等于先前运算结果时保持第一控制码的值。

11.根据权利要求8所述的接收器，其中，

控制器被配置为：获得与前标的干扰对应的权重偏移，并且基于所述权重偏移来调整第一权重值和第二权重值。

12.根据权利要求11所述的接收器，其中，

控制器被配置为：将所述权重偏移与第一权重值相加，并且从第二权重值减去所述权重偏移。

13.根据权利要求7所述的接收器，其中，

控制器被配置为：通过对解串行化后的第二均衡信号使用SSLMS算法来获得多个累积值，并且基于所述多个累积值来调整第二控制码，并且

所述多个累积值分别对应于不同的后标。

14.一种接收器，包括：

第一均衡器，被配置为：通过从数据信号去除位于相对于主标的-1单位间隔处的前标的干扰以及位于相对于主标的+1单位间隔与+1.5单位间隔之间的一个后标的干扰来输出第一均衡信号；以及

第二均衡器，被配置为：通过从第一均衡信号去除剩余后标的干扰来输出第二均衡信号。

15.根据权利要求14所述的接收器，其中，

第一均衡器是被配置为在频域中执行均衡的连续时间线性均衡器，并且第二均衡器是被配置为在时域中执行均衡的判决反馈均衡器。

16.根据权利要求14所述的接收器，其中，第二均衡器包括：

差分输入电路，被配置为：将第一均衡信号与基于第二均衡器的控制码确定的参考电压进行比较，并且输出比较结果；以及

放大电路，被配置为：使比较结果放大以生成放大后的比较结果，并且输出放大后的比较结果。

17.根据权利要求16所述的接收器，其中，差分输入电路包括：

第一接收电路，被配置为接收第一均衡信号；以及

多个第二接收电路，被配置为接收不同的参考电压，并且根据第二均衡器的内部选择信号进行操作。

18.根据权利要求17所述的接收器，其中，

所述多个第二接收电路包括四个第二接收电路，

所述四个第二接收电路被配置为分别接收四个不同的参考电压和四个不同的选择信号，并且

所述四个第二接收电路中的仅一个根据所述四个不同的选择信号接通，并且与第一接收电路一起进行操作。

19.一种控制均衡的方法，所述方法包括：

获得用于确定均衡状态的多个累积值；

基于所述多个累积值之中的与第一抽头系数对应的第一累积值和所述多个累积值之中的与第二抽头系数对应的第二累积值，生成用于控制连续时间线性均衡器的第一控制码；以及

基于所述多个累积值之中的除了第一累积值和第二累积值之外的剩余累积值，生成用于控制判决反馈均衡器的多个第二控制码。

20.根据权利要求19所述的方法，其中，生成第一控制码的步骤包括：

通过对第一值和第二值求和来获得第三值，第一值通过将第一累积值与第一权重值相乘而被获得，并且第二值通过将第二累积值与第二权重值相乘而被获得；以及

调整第一控制码，以使第三值最小化。