KR20240057964A - 수신기 및 등화 제어 방법 - Google Patents

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유경호
임현욱
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임정필
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Abstract

일 실시예 따른 수신기는 통신 채널을 통해 수신되는 입력 데이터 신호를 제1 제어 코드에 기초하여 등화하여 제1 등화 신호를 생성하는 제1 등화기; 클록 신호 및 제2 제어 코드에 기초하여 상기 제1 등화 신호를 등화하여 제2 등화 신호를 생성하는 제2 등화기; 상기 제2 등화 신호에 기초하여 상기 클록 신호를 복원하고, 상기 제2 등화 신호를 병렬화하여 출력하는 클록 데이터 복원 회로; 및 상기 병렬화된 등화 신호에 기초하여 상기 제1 제어 코드 및 상기 제2 제어 코드를 조절하는 컨트롤러를 포함한다.

Description

수신기 및 등화 제어 방법{RECEIVER AND METHOD FOR CONTROLLING EQUALIZATION}
개시 내용은 수신기 및 등화 제어 방법에 관한 것이다.
최근 다양한 유형의 전자 장치들이 이용되고 있다. 전자 장치는 그것에 포함되는 다양한 전자 회로의 동작들에 따라 고유의 기능들을 수행할 수 있다. 전자 장치는 단독으로 동작하거나 다른 전자 장치와 통신하며 동작할 수 있다.
전자 장치들 사이에서 교환되는 데이터의 양이 증가함에 따라, 고속으로 신호들을 송신 및 수신할 수 있는 통신 회로가 채용되고 있다. 전자 장치들은 통신 채널을 통해 연결되고, 통신 채널은 전자 장치들 사이에서 송신 및 수신되는 신호들을 전달한다.
그러나, 표면 효과(Skin Effect), 유전 손실(Dielectric Loss) 등과 같은 다양한 요인에 기인하여 통신 채널의 대역폭이 제한될 수 있다. 이러한 요인들은 통신 채널을 통해 전달되는 신호들의 왜곡을 발생할 수 있고, 따라서 고속으로 전달되는 신호들의 품질이 저하될 수 있다.
일 실시예는 전자 장치가 수신하는 신호에 적응적 등화를 수행하여 품질을 향상시키는 수신기 및 등화 제어 방법을 제공하고자 한다.
이러한 기술적 과제를 해결하기 위한 일 실시예에 따른 수신기는 통신 채널을 통해 수신되는 입력 데이터 신호를 제1 제어 코드에 기초하여 등화하여 제1 등화 신호를 생성하는 제1 등화기; 클록 신호 및 제2 제어 코드에 기초하여 상기 제1 등화 신호를 등화하여 제2 등화 신호를 생성하는 제2 등화기; 상기 제2 등화 신호에 기초하여 상기 클록 신호를 복원하고, 상기 제2 등화 신호를 병렬화하여 출력하는 클록 데이터 복원 회로; 및 상기 병렬화된 등화 신호에 기초하여 상기 제1 제어 코드 및 상기 제2 제어 코드를 조절하는 컨트롤러를 포함한다.
상기 제1 등화기는 연속 시간 선형 등화기(Continuous Time Linear Equalizer(CTLE))일 수 있다.
상기 제2 등화기는 결정 피드백 등화기(Decision Feedback Equalizer(DFE))일 수 있다.
상기 클록 신호는 복수의 데이터 클록 신호 및 복수의 에지 클록 신호를 포함하고, 상기 제2 등화기는, 상기 복수의 데이터 클록 신호에 기초하여 상기 제1 등화 신호를 등화하여 복수의 데이터 비트들을 출력하는 복수의 데이터 등화기; 및 상기 복수의 에지 클록 신호에 기초하여 상기 제1 등화 신호를 등화하여 복수의 에지 비트들을 출력하는 복수의 에지 등화기를 포함한다.
상기 복수의 데이터 등화기의 개수와 상기 복수의 에지 등화기의 개수는 각각 n개로 동일하고, 상기 클록 데이터 복원 회로는 1/n 레이트의 상기 클록 신호를 출력하고, n은 1 보다 큰 정수일 수 있다.
상기 제2 등화기는, 상기 복수의 데이터 클록 신호 중 하나의 데이터 클록 신호에 기초하여 상기 제1 등화 신호를 등화하여 에러 비트를 출력하는 에러 샘플러를 더 포함하고, 상기 컨트롤러는, 상기 복수의 데이터 비트들, 상기 복수의 에지 비트들, 및 상기 에러 비트에 기초하여 상기 제1 제어 코드 및 상기 제2 제어 코드를 조절할 수 있다.
상기 컨트롤러는, 상기 병렬화된 등화 신호에 SSLMS(Sign-Sign Least Mean Square) 알고리즘을 사용하여 상기 제1 제어 코드와 상기 제2 제어 코드를 각각 조절할 수 있다.
상기 컨트롤러는, 상기 병렬화된 등화 신호에 SSLMS 알고리즘을 사용하여 제1 누적값 및 제2 누적값을 획득하고, 상기 제1 누적값에 제1 가중치를 적용하고 상기 제2 누적값에 제2 가중치를 적용한 연산 결과에 기초하여 상기 제1 제어 코드를 조절하고, 상기 제1 누적값 및 상기 제2 누적값은 상이한 포스트 커서들에 각각 대응할 수 있다.
상기 컨트롤러는, 메인 커서(main cursor)를 기준으로 +1 UI의 포스트 커서(post-cursor)의 간섭에 대응하는 상기 제1 누적값을 획득하고, 상기 메인 커서를 기준으로 +1.5 UI의 포스트 커서의 간섭에 대응하는 상기 제2 누적값을 획득할 수 있다.
상기 컨트롤러는, 상기 연산 결과가 이전 연산 결과보다 증가한 경우 상기 제1 제어 코드의 값을 감소시키고, 상기 연산 결과가 이전 연산 결과보다 감소한 경우 상기 제1 제어 코드의 값을 증가시킬 수 있다.
상기 컨트롤러는, 프리 커서(pre-cursor)의 간섭에 대응하는 가중치 오프셋을 획득하고, 상기 가중치 오프셋에 기초하여 상기 제1 가중치 및 상기 제2 가중치를 조절할 수 있다.
상기 컨트롤러는,상기 제1 가중치에 상기 가중치 오프셋을 더하고, 상기 제2 가중치에 상기 가중치 오프셋을 뺄 수 있다.
상기 컨트롤러는, 상기 병렬화된 등화 신호에 SSLMS 알고리즘을 사용하여 복수의 누적값들을 획득하고, 상기 복수의 누적값들에 기초하여 상기 제2 제어 코드를 조절하고, 상기 복수의 누적값들은 상이한 포스트 커서들에 각각 대응할 수 있다.
일 실시예에 따른 수신기는 데이터 신호에서 메인 커서를 기준으로 -1 UI에 위치하는 프리 커서 간섭과, 상기 메인 커서를 기준으로 +1 UI 내지 +1.5 UI 사이에 위치하는 하나의 포스트 커서 간섭을 제거하여 제1 등화 신호를 출력하는 제1 등화기; 및 상기 제1 등화 신호에서 잔여 포스트 커서 간섭을 제거하여 제2 등화 신호를 출력하는 제2 등화기를 포함한다.
상기 제1 등화기는 주파수 도메인에서 등화를 수행하는 연속 시간 선형 등화기이고, 상기 제2 등화기는 시간 도메인에서 등화를 수행하는 결정 피드백 등화기일 수 있다.
상기 제2 등화기는, 상기 제2 등화기의 제어 코드에 기초하여 결정되는 기준 전압과 상기 제1 등화 신호를 비교하는 차동 입력부; 및 상기 차동 입력부의 비교 결과를 증폭하여 출력하는 증폭부를 포함할 수 있다.
상기 차동 입력부는, 상기 제1 등화 신호를 수신하는 제1 수신부; 및 상이한 기준 전압들을 수신하며 상기 제2 등화기의 내부 셀렉트 신호에 따라 동작하는 제2 수신부들을 포함할 수 있다.
상기 제2 수신부들은 네 개로 구현되고, 상기 제2 수신부들은 네 개의 상이한 기준 전압들 및 네 개의 상이한 셀렉트 신호를 수신하며, 상기 네 개의 상이한 셀렉트 신호에 따라 상기 제2 수신부들 중 하나의 수신부만 턴-온되어 상기 제1 수신부와 동작할 수 있다.
일 실시예에 따른 등화 제어 방법은 등화 상태를 판정하기 위한 복수의 누적값들을 획득하는 단계; 상기 복수의 누적값들 중 제1 탭 계수에 대응하는 제1 누적값 및 제2 탭 계수에 대응하는 제2 누적값에 기초하여 연속 시간 선형 등화기(Continuous Time Linear Equalizer(CTLE))를 제어하기 위한 제1 제어 코드를 생성하는 단계; 및 상기 복수의 누적값들 중 나머지 누적값들에 기초하여 결정 피드백 등화기(Decision Feedback Equalizer(DFE))를 제어하기 위한 제2 제어 코드들을 생성하는 단계를 포함한다.
상기 제1 제어 코드를 생성하는 단계는, 상기 제1 누적값에 제1 가중치를 곱한 제1 값과, 상기 제2 누적값에 제2 가중치를 곱한 제2 값을 더하여 제3 값을 획득하는 단계; 및 상기 제3 값이 최소가 되도록 상기 제1 제어 코드를 조절하는 단계를 포함할 수 있다.
도 1은 일 실시예에 따른 전자 시스템의 개략적인 블록도이다.
도 2는 신호의 주파수와 이득의 관계를 나타내는 그래프이다.
도 3은 통신 채널을 통해 전달되는 신호의 심볼간 간섭을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 수신기의 블록도이다.
도 5는 일 실시예에 따른 제1 등화기의 블록도이다.
도 6은 일 실시예에 따른 연속 시간 선형 등화기의 회로도이다.
도 7은 제1 등화기의 등화 상태에 따른 주파수 응답을 나타내는 그래프이다.
도 8은 일 실시예에 따른 연속 시간 선형 등화기의 회로도이다.
도 9는 일 실시예에 따른 제1 등화기의 블록도이다.
도 10은 일 실시예에 따른 수동 등화기의 회로도이다.
도 11은 일 실시예에 따른 제2 등화기의 블록도이다.
도 12는 일 실시예에 따른 데이터 등화기의 블록도이다.
도 13은 일 실시예에 따른 데이터 등화 셀의 회로도이다.
도 14는 일 실시예에 따른 에지 등화기의 블록도이다.
도 15는 일 실시예에 따른 에러 샘플러의 회로도이다.
도 16은 일 실시예에 따른 클록 데이터 복원 회로의 블록도이다.
도 17은 일 실시예에 따른 컨트롤러의 블록도이다.
도 18은 일 실시예에 따른 제1 코드 결정 회로의 블록도이다.
도 19는 일 실시예에 따른 패턴 필터와 연산 로직의 동작을 설명하기 위한 도면이다.
도 20 및 21은 일 실시예에 따른 패턴 필터와 연산 로직의 저등화 상태에서의 동작을 설명하기 위한 도면이다.
도 22 및 23은 일 실시예에 따른 패턴 필터와 연산 로직의 양호 등화 상태에서의 동작을 설명하기 위한 도면이다.
도 24 및 25는 일 실시예에 따른 패턴 필터와 연산 로직의 과등화 상태에서의 동작을 설명하기 위한 도면이다.
도 26은 일 실시예에 따른 연산 로직의 등화 상태에 따른 동작을 설명하기 위한 도면이다.
도 27는 일 실시예에 따른 가중 가산기의 동작을 설명하기 위한 도면이다.
도 28은 일 실시예에 따른 전자 시스템의 구성요소들이 출력하는 신호의 그래프이다.
도 29는 일 실시예에 따른 제1 코드 결정 회로의 블록도이다.
도 30은 일 실시예에 따른 전자 시스템의 구성요소들이 출력하는 신호의 그래프이다.
도 31은 일 실시예에 따른 제2 코드 결정 회로의 블록도이다.
도 32는 일 실시예에 따른 등화 제어 방법의 순서도이다.
도 33은 일 실시예에 따른 수신기의 성능을 설명하기 위한 도면이다.
도 34는 일 실시예에 따른 수신기의 성능을 설명하기 위한 도면이다.
도 35는 일 실시예에 따른 수신기를 포함하는 전자 시스템을 나타내는 블록도이다.
도 36은 일 실시예에 따른 수신기를 포함하는 전자 시스템을 나타내는 블록도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 도면을 참고하여 설명한 흐름도에서, 동작 순서는 변경될 수 있고, 여러 동작들이 병합되거나, 어느 동작이 분할될 수 있고, 특정 동작은 수행되지 않을 수 있다.
또한, 단수로 기재된 표현은 "하나" 또는 "단일" 등의 명시적인 표현을 사용하지 않은 이상, 단수 또는 복수로 해석될 수 있다. 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소를 설명하는 데 사용될 수 있지만, 구성요소는 이러한 용어에 의해 한정되지는 않는다. 이들 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다.
도 1은 일 실시예에 따른 전자 시스템의 개략적인 블록도이고, 도 2는 신호의 주파수와 이득의 관계를 나타내는 그래프이고, 도 3은 통신 채널을 통해 전달되는 신호의 심볼간 간섭을 설명하기 위한 도면이고, 도 4는 일 실시예에 따른 수신기의 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 송신기(100) 및 수신기(300)를 포함할 수 있다. 송신기(100) 및 수신기(300)는 각각 상이한 전자 장치에 포함되는 것으로 구현되거나, 또는 하나의 전자 장치에 포함되는 것으로 구현될 수 있다.
전자 시스템(10)은 송신기(100) 및 수신기(300) 사이에 통신 채널(200)을 구비할 수 있다. 송신기(100)는 통신 채널(200)을 통해서 수신기(300)에 데이터를 전송할 수 있다.
이상적인 경우라면, 송신기(100)에서 수신기(300)로의 데이터가 무손실 상태로 전달되어야 하지만, 실질적으로는 그렇지 못하다. 통신 채널(200)의 비교적 긴 길이로 인한 전달 함수, 통신 채널(200)의 물질 특성 등으로 송신기(100)에서의 윤곽이 뚜렷했던(clear-out) 디지털 펄스 신호는 수신기(300)에 도달할 때는 가우시안 형태로 분산되거나 퍼질 수 있다. 이에, 수신기(300)는 통신 채널(200)을 통과한 데이터를 복원하여 사용할 수 있다.
일 실시예에서, 송신기(100)는 호스트(host)이고, 수신기(300)는 메모리(memory) 장치일 수 있다. 호스트는 CPU(Central Processing Unit), GPU(Graphic Processing Unit), 또는 AP(Application Processor) 등을 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 또는 비휘발성 메모리 등을 포함할 수 있다.
일 실시예에서, 송신기(100)는 호스트이고, 수신기(300)는 주변 장치일 수 있다. 주변 장치는 디스플레이(display) 장치, 통신 장치, 스토리지(storage) 장치 등을 포함할 수 있다.
일 실시예에서, 통신 채널(200)은 PCB 기판 상의 동선과 같이 유선 통신을 위한 유선 채널로 구현되거나, 또는 무선 통신을 위한 무선 채널로 구현될 수 있다.
도 2는 참조하면, 도 1의 송신기(100)가 출력한 신호가 통신 채널(200)을 통과하여 수신기(300)에 도달한 경우, 상기 신호의 특성을 나타낸다. 그래프에서 X축은 주파수(frequency)를 나타내고 Y축은 이득(gain)을 나타낸다.
도 2에서와 같이, 고주파 신호의 이득이 저주파 신호의 이득보다 현저히 낮음을 알 수 있다. 이는, DC 성분과 같은 저주파 신호는 전달 특성이 좋을 수 있으나 고주파의 신호는 전송 시 심볼간 간섭(Inter Symbol Interference(ISI)) 현상에 의해 신호 감쇄 현상이 발생할 수 있기 때문이다.
이와 같이, 전자 시스템(10)과 같은 송수신 시스템에서는 신호의 ISI를 제거하기 위한 방법 중 하나로서 등화기(equalizer)를 사용할 수 있다. 예를 들어, 등화기는 연속 시간 선형 등화기(Continuous Time Linear Equalizer(CTLE)), 결정 피드백 등화기(Decision Feedback Equalizer(DFE)) 등을 포함할 수 있다. 수신기(300)는 등화기가 출력하는 데이터 비트들 및 에지(edge) 비트들에 기초하여 디지털적으로 적응적 등화를 수행함으로써 신호의 아이 다이어그램(eye diagram)을 최적으로 오픈(open)시킬 수 있다. 이에, 전자 시스템(10)의 성능이 향상될 수 있다.
도 3을 참조하면, 단위 간격(Unit Interval(UI))은 입력 데이터 신호의 인접한 2개의 데이터 비트들 사이의 시간에 상응한다. 단위 간격(UI)은 데이터 클록 신호의 사이클 주기 및 에지 클록 신호의 사이클 주기에 해당할 수 있다.
tdn-3, tdn-2, tdn-1은 각각 데이터 비트들(DBn-3, DBn-2, DBn-1)의 데이터 샘플링 시점들을 나타내고, ten은 에지 샘플링 시점을 나타낸다. 다시 말해, 데이터 샘플링 시점들(tdn-3, tdn-2, tdn-1)은 데이터 클록 신호의 에지들(예를 들어, 상승 에지들)에 해당하고, 에지 샘플링 시점(ten)은 에지 클록 신호의 에지에 해당할 수 있다.
에지 샘플링 시점(ten)보다 각각 1.5 UI, 2.5 UI 및 3.5 UI 만큼 선행하는 데이터 심볼들 또는 데이터 비트들(DBn-3, DBn-2, DBn-1)의 레벨은 심볼간 간섭에 의해 에지 샘플링 시점(ten)의 에지(EG1)에 영향을 미친다.
저등화(under-equalized) 상태에서는 선행하는 데이터 비트의 값이 0인 경우에는 본래의 에지(EG1)가 지연된 에지(EG2)로 이동하고, 선행하는 데이터 비트의 값이 1인 경우에는 본래의 에지(EG1)보다 선행하는 에지(EG3)로 이동한다. 반대로 과등화(over-equalized) 상태에서는 선행하는 데이터 비트의 값이 1인 경우에는 본래의 에지(EG1)가 지연된 에지(EG2)로 이동하고, 선행하는 데이터 비트의 값이 0인 경우에는 본래의 에지(EG1)보다 선행하는 에지(EG3)로 이동한다.
도 1의 수신기(300)는 선행하는 데이터 비트들(DBn-3, DBn-2, DBn-1)과 에지 비트를 각각 비교하여 등화 상태를 판단할 수 있다. 다시 말해, 수신기(300)는 각각의 데이터 비트와 각각의 에지 비트를 비교하여 입력 데이터 신호의 등화 상태를 판단할 수 있다. 비교 대상인 에지 비트는 데이터 비트보다 단위 구간(UI)의 w배만큼 늦게 샘플링되는 비트일 수 있다. 여기서, w는 1, 1.5, 2, 2.5, 3 등일 수 있다. 예를 들어, w가 1.5인 경우, 수신기(300)는 데이터 비트(DBn-1)와, 에지 샘플링 시점(ten)의 에지 비트를 비교하여 등화 상태를 판단할 수 있다.
수신기(300)는 등화 상태에 기초하여 등화기의 등화 강도를 적응적으로 조절할 수 있다. 예를 들어, 수신기(300)는 저등화 상태에서 등화기의 등화 강도가 증가하도록 제어 코드의 값을 증가시킬 수 있다. 수신기(300)는 과등화 상태에서 등화기의 등화 강도가 감소하도록 제어 코드의 값을 감소시킬 수 있다. 이에, 입력 데이터 신호의 아이 다이어그램이 최적으로 오픈되고, 전자 시스템(10)의 성능이 향상될 수 있다.
도 4를 참조하면, 일 실시예에 따른 수신기(300)는 등화기 세트(equalizer set; 310), 클록 데이터 복원 회로(Clock Data Recovery(CDR) circuit; 320), 및 컨트롤러(controller(CTRL); 330)를 포함할 수 있다.
등화기 세트(310)는 제1 등화기(EQZ1; 311) 및 제2 등화기(EQZ2; 312)를 포함할 수 있다. 제1 등화기(311)는 송신기로부터 수신한 데이터를 등화하여 제1 등화 신호(EQF)를 생성할 수 있다. 제1 등화기(311)는 데이터 신호(DAT)를 수신할 수 있다. 제1 등화기(311)는 주파수 도메인(frequency domain)에서 제1 제어 코드(CTR1)에 기초하여 데이터 신호(DAT)에 등화를 수행할 수 있다. 예를 들어, 제1 등화기(311)는 연속 시간 선형 등화기(CTLE)일 수 있다.
일 실시예에서, 제1 등화기(311)는 데이터 신호(DAT)의 롱 테일(long tail)에 해당하는 포스트 커서(post cursor)의 영향을 제거할 수 있다. 포스트 커서는 샘플링 타임에 샘플링된 현재 데이터인 메인 커서(main cursor)보다 시간적으로 뒤에 위치하는 커서이다. 예를 들어, 제1 등화기(311)는 메인 커서를 기준으로 +1 UI 내지 +1.5 UI 사이에 위치하는 하나의 포스트 커서의 영향을 제거할 수 있다.
실시예에 따라, 제1 등화기(311)는 프리 커서(pre-cursor)의 영향을 더 제거할 수 있다. 프리 커서는 메인 커서보다 시간적으로 앞에 위치하는 커서이다. 예를 들어, 제1 등화기(311)는 메인 커서를 기준으로 -1 UI에 위치하는 프리 커서의 영향을 제거할 수 있다. 제1 등화기(311)의 동작에 대해서는 도 5 내지 도 10을 참조하여 후술한다.
제2 등화기(312)는 제1 등화 신호(EQF)를 등화하여 제2 등화 신호(EQS)를 생성할 수 있다. 제2 등화기(312)는 시간 도메인(time domain)에서 제2 제어 코드(CTR2)에 기초하여 등화를 수행할 수 있다. 예를 들어, 제2 등화기(312)는 결정 피드백 등화기(DFE)일 수 있다.
제2 등화기(312)는 제1 등화 신호(EQF)의 포스트 커서의 영향을 제거할 수 있다. 제2 등화기(312)는 g개의 DFE 세트를 포함하며, 제2 등화기(312)는 g탭 등화기로 표현할 수 있다. 여기서, g는 제2 등화기(312)의 탭(tap)의 개수를 나타내며 1보다 큰 정수일 수 있다. 하나의 DFE 세트는 데이터 등화기 및 에지 등화기를 포함할 수 있다. 제2 등화기(312)는 메인 커서를 기준으로 +2 UI 내지 +g UI의 포스트 커서들의 영향을 제거할 수 있다. 즉, 제2 등화기(312)는 제1 등화기(311)가 처리하지 않은 잔여 포스트 커서들의 영향을 제거할 수 있다.
제2 등화기(312)는 데이터 등화기, 에지 등화기, 에러 샘플러(sampler), 디지털 아날로그 컨버터(Digital-Analog Converter(DAC)) 등을 포함할 수 있다. 데이터 등화기는 데이터 클록 신호에 동기하여 제1 등화 신호(EQF)를 등화하여 데이터 비트들을 출력할 수 있다. 에지 등화기는 에지 클록 신호에 동기하여 제1 등화 신호(EQF)를 등화하여 에지 비트들을 출력할 수 있다. 에러 샘플러는 특정 클록 신호를 사용하여 제1 등화 신호(EQF)를 샘플링하여 적응적 등화에 사용되는 에러 값을 생성할 수 있다. 디지털 아날로그 컨버터는 제2 제어 코드(CTR2)에 기초하여 아날로그 신호를 생성하고, 아날로그 신호를 데이터 등화기, 에지 등화기, 및 에러 샘플러에 각각 출력할 수 있다. 제2 등화기(312)의 동작에 대해서는 도 11 내지 도 15를 참조하여 후술한다.
도 4에서 특별히 표시하지는 않았으나, 제1 등화기(311)와 제2 등화기(312)는 차동 신호(differential signal)를 수신할 수 있다. 즉, 제1 등화기(311)와 제2 등화기(312)는 입력 신호 및 입력 신호의 상보 신호(예를 들어, 반전 신호)를 수신할 수 있다. 제1 등화기(311)는 데이터 신호(DAT)와 함께 데이터 신호(DAT)의 상보 신호를 수신할 수 있다. 데이터 신호(DAT)의 상보 신호는 /DAT로 표현될 수 있다. 제1 등화기(311)는 데이터 신호(DAT) 및 상보 신호(/DAT)에 등화를 수행하여 제1 등화 신호(EQF) 및 제1 등화 신호(EQF)의 상보 신호를 생성할 수 있다. 마찬가지로, 제1 등화 신호(EQF)의 상보 신호는 /EQF로 표현될 수 있다. 제2 등화기(312)는 제1 등화 신호(EQF) 및 상보 신호(/EQF)에 등화를 수행하여 제2 등화 신호(EQS)를 생성할 수 있다.
클록 데이터 복원 회로(320)는 제2 등화 신호(EQS)를 사용하여 클록 신호(CLK)를 복원하고, 복원된 클록 신호(CLK)를 출력할 수 있다. 클록 데이터 복원 회로(320)는 복원된 클록 신호(CLK)를 고정시킬 수 있다. 복원된 클록 신호(CLK)는 데이터 클록 신호 및 에지 클록 신호를 포함할 수 있다. 클록 데이터 복원 회로(320)는 복원된 클록 신호(CLK)를 제2 등화기(312)에 출력할 수 있다. 즉, 클록 데이터 복원 회로(320)는 데이터 클록 신호를 제2 등화기(312)의 데이터 등화기에 출력하고, 에지 클록 신호를 제2 등화기(312)의 에지 등화기에 출력할 수 있다.
클록 데이터 복원 회로(320)는 위상 고정 루프(Phased-Locked Loop(PLL)), 지연 고정 루프(Delay-Locked Loop(DLL))와 같이 피드백 루프를 통하여 클록 신호의 위상 및 주파수를 탐색하여 고정시키는 구성요소를 포함하여 구현될 수 있다. 클록 데이터 복원 회로(320)는 클록 신호(CLK)를 복원하기 위한 위상 검출기(phase detector)를 포함할 수 있다. 또한, 클록 데이터 복원 회로(320)는 제2 등화 신호(EQS)를 병렬화하여 획득한 신호들(DSD, DSE, DSR)을 컨트롤러(330)에 출력할 수 있다. 클록 데이터 복원 회로(320)의 동작에 대해서는 도 16을 참조하여 후술한다.
컨트롤러(330)는 병렬화된 신호들(DSD, DSE, DSR)에 기초하여 제1 제어 코드(CTR1) 및 제2 제어 코드(CTR2)를 생성 및 조절할 수 있다. 예를 들어, 컨트롤러(330)는 데이터 비트들(DSD), 에지 비트들(DSE), 및 에러 비트(DSR)를 비트 단위로 연산하여 누적한 누적값을 생성할 수 있다. 컨트롤러(330)는 데이터 비트들(DSD), 에지 비트들(DSE), 및 에러 비트(DSR)에 SSLMS(Sign-Sign Least Mean Square) 알고리즘을 사용할 수 있다. 컨트롤러(330)는 SSLMS 연산 결과값을 누적하여 누적값을 생성할 수 있다. 컨트롤러(330)는 누적값에 기초하여 제1 제어 코드(CTR1) 및 제2 제어 코드(CTR2)를 조절할 수 있다. 컨트롤러(330)의 동작에 대해서는 도 17 내지 도 28을 참조하여 후술한다.
실시예에 따라, 수신기(300)는 수신기(300)의 타이밍 마진(timing margin)을 측정하기 위한 아이 마진 테스트(Eye Margin Test(EMT)) 컨트롤러를 더 포함할 수 있다. EMT 컨트롤러는 아이 다이어그램이 최적으로 오픈되었는지 여부를 측정할 수 있다. EMT 컨트롤러는 수신기(300)의 등화가 완료된 후 클록 신호(CLK)에 노이즈를 인가할 수 있다. EMT 컨트롤러는 클록 신호(CLK)의 위상 조절에 따라 발생하는 비트 에러를 측정할 수 있다. 예를 들어, EMT 컨트롤러는 클록 신호(CLK)에 노이즈를 인가하면서 수신하는 데이터 비트들(DSD) 및 에지 비트들(DSE)로부터 비트 에러를 검출할 수 있다. EMT 컨트롤러는 비트 에러가 검출되는 시점에서의 클록 신호(CLK)의 위상 조절 정도에 기초하여 마진을 측정할 수 있다. EMT 컨트롤러는 마진에 따라 제3 제어 코드를 클록 데이터 복원 회로(320)에 출력할 수 있다. 클록 데이터 복원 회로(320)는 제3 제어 코드에 기초하여 클록 신호(CLK)를 조절할 수 있다. EMT 컨트롤러에 대해서는 미국특허출원(US17/985599)이 개시하고 있는 내용이 동일하게 적용될 수 있다.
도 5는 일 실시예에 따른 제1 등화기의 블록도이고, 도 6은 일 실시예에 따른 연속 시간 선형 등화기의 회로도이고, 도 7은 제1 등화기의 등화 상태에 따른 주파수 응답을 나타내는 그래프이다.
도 5를 참조하면, 일 실시예에 따른 제1 등화기(311a)는 연속 시간 선형 등화기(CTLE; 350)를 포함할 수 있다. 연속 시간 선형 등화기(350)는 제1 제어 코드(CTR1)에 기초하여 데이터 신호(DAT)를 등화하여 제1 등화 신호(EQF)를 생성할 수 있다. 예를 들어, 연속 시간 선형 등화기(350)는 제1 제어 코드(CTR1)가 증가하면 DC 이득이 증가되도록 데이터 신호(DAT)를 등화하고, 제1 제어 코드(CTR1)가 감소하면 DC 이득이 감소하도록 데이터 신호(DAT)를 등화할 수 있다. 제1 등화 신호(EQF)는 데이터 신호(DAT)에서 프리 커서의 영향 및/또는 포스트 커서의 영향을 제거한 신호일 수 있다. 예를 들어, 제1 등화기(311a)는 메인 커서를 기준으로 +1 UI 내지 +1.5 UI 사이에 위치하는 하나의 포스트 커서의 영향을 제거할 수 있다. 실시예에 따라, 제1 등화기(311a)는 메인 커서를 기준으로 -1 UI의 프리 커서의 영향을 제거할 수도 있다.
도 6을 참조하면, 일 실시예에 따른 연속 시간 선형 등화기(350a)는 적어도 하나의 주파수 의존 소스 축퇴형(source-degeneration type) 증폭기로 구현될 수 있다. 이러한 연속 시간 선형 등화기(350a)의 구성은 등화 세기의 1차원 제어에 적합할 수 있다.
연속 시간 선형 등화기(350a)는 저항기(RD)를 통해 전원 전압(VDD)에 각각 연결되고 전류원(CS1 및 CS2)을 통해 각각 접지되는 한 쌍의 트랜지스터들(M1 및 M2)을 포함한다. 저항기(RD), 커패시터(CP), 및 트랜지스터(M1)는 노드(L1)에서 접속하고, 저항기(RD), 커패시터(CP), 및 트랜지스터(M2)는 노드(L2)에서 접속할 수 있다. 연속 시간 선형 등화기(350a)는 노드들(L1 및 L2)을 통해 제1 등화 신호(EQF)를 출력할 수 있다.
트랜지스터들(M1 및 M2)은 서로 병렬로 연결된 가변 저항기 어레이(RS) 및 가변 커패시터 어레이(CS)를 통해 연결될 수 있다. 트랜지스터(M1), 가변 저항기 어레이(RS), 가변 커패시터 어레이(CS), 및 전류원(CS1)은 노드(N3)에서 접속하고, 트랜지스터(M2), 가변 저항기 어레이(RS), 가변 커패시터 어레이(CS), 및 전류원(CS2)은 노드(N4)에서 접속할 수 있다. 연속 시간 선형 등화기(350a)는 노드들(N3 및 N4)을 통해 데이터 신호(DAT)를 입력 받을 수 있다.
가변 저항기 어레이(RS)는 복수의 저항기들을 포함하고, 이들 복수의 저항기들의 각각은 스위치들에 의해 서로 병렬로 연결되며, 이들 스위치 각각은 각각의 저항기들과 직렬로 연결될 수 있다. 가변 저항기 어레이(RS)에 포함되는 상기 스위치들의 개폐는 전술한 제1 제어 코드(CTR1)의 디지털 값에 의해 제어될 수 있다.
가변 커패시터 어레이(CS)는 복수의 커패시터들을 포함하며, 이들 커패시터들은 스위치들에 의해 병렬로 연결될 수 있고, 이들 각각의 스위치는 각각의 커패시터와 직렬로 연결될 수 있다. 마찬가지로 가변 커패시터 어레이(CS)에 포함되는 상기 스위치들의 개폐는 제1 제어 코드(CTR1)의 디지털 값에 의해 제어될 수 있다.
저항기(RD)의 저항 값, 가변 저항기 어레이(RS)의 저항 값, 가변 커패시터 어레이(CS)의 커패시턴스는 DC 이득, 폴(pole)의 위치 및 연속 시간 선형 등화기(350a)의 제로 위치를 결정할 수 있다.
도 7을 함께 참조하면, 일 실시예에 따른 연속 시간 선형 등화기(350a)가 결정한 등화 상태에 따라 등화기 이득 또는 등화 강도가 어떻게 적응적으로 변하는 지를 알 수 있다. 도 7에서 가로축은 주파수를 나타내고 세로축은 등화기 이득을 나타낸다. 연속 시간 선형 등화기(350a)는 수학식 1에 의해 정의된 특징을 갖는다.
여기서, AO는 연속 시간 선형 등화기(350a)의 DC 이득이고, fZ 는 연속 시간 선형 등화기(350a)의 제로 위치이며, f1, f2는 연속 시간 선형 등화기(350a)의 폴 위치들에 상응하는 주파수들이고, gm은 트랜지스터들(M1 및 M2)의 트랜스컨덕턴스(transconductance)다.
제로 위치(fZ)는 증폭기 단에 의해 상승되는 주파수 대역을 결정하고, DC 이득(AO)은 등화 세기를 제어한다. 데이터 레이트(data rate)가 결정되면, 제로 위치(fZ)는 수동 제어 또는 자동 밴드 선택 회로를 통해 설정될 수 있다. 그 다음에, 전술한 컨트롤러(330)는 제1 제어 코드(CTR1)의 조정을 통하여 DC 이득(AO)을 조정함으로써 NRZ(non-return to zero) 데이터 패턴에서 최대 아이 오프닝(eye opening)을 획득할 수 있다.
연속 시간 선형 등화기(350a)는 제1 제어 코드(CTR1)에 기초하여 가변 저항기 어레이(RS)의 저항 값을 조정함으로써 DC 이득(AO)을 제어할 수 있다. 가변 저항기 어레이(RS)는 제1 제어 코드(CTR1)의 감소로 인해 DC 이득(AO)이 감소하는 저항 응답(Rs response)을 가질 수 있다. 예를 들어, 가변 저항기 어레이(RS) 내의 스위치들은 제1 제어 코드(CTR1)가 감소하면 저항 값을 증가시키도록 구성되어 DC 이득(AO)을 감소시킬 수 있다.
또한, 가변 저항기 어레이(RS)는 제1 제어 코드(CTR1)의 증가로 인해 DC 이득(AO)이 증가하는 저항 응답을 가질 수 있다. 예를 들어, 가변 저항기 어레이(RS) 내의 스위치들은 제1 제어 코드(CTR1)가 증가하면 저항 값을 감소시키도록 구성되어 DC 이득(AO)을 증가시킬 수 있다.
도 8은 일 실시예에 따른 연속 시간 선형 등화기의 회로도이다.
도 8을 참조하면, 일 실시예에 따른 연속 시간 선형 등화기(350b)는 적어도 하나의 소스 축퇴형 증폭기로 구현될 수 있다.
연속 시간 선형 등화기(350b)는 트랜지스터들(M3 및 M4)을 통해 전원 전압(VDD)에 각각 연결되고 저항기(RL) 및 커패시터(CL)를 통해 각각 접지되는 한 쌍의 트랜지스터들(M5 및 M6)을 포함한다. 트랜지스터들(M3 및 M5), 가변 저항기 어레이(RT), 및 가변 커패시터 어레이(CT)는 노드(P1)에서 접속하고, 트랜지스터들(M4 및 M6), 가변 저항기 어레이(RT), 및 가변 커패시터 어레이(CT)는 노드(P2)에서 접속할 수 있다. 트랜지스터들(M3 및 M4) 게이트를 통해 바이어스 전압(VBIAS)을 입력 받을 수 있다. 트랜지스터들(M5 및 M6)은 게이트를 통해 데이터 신호(DAT)를 입력 받고, 드레인을 통해 제1 등화 신호(EQF)를 출력할 수 있다. 트랜지스터들(M5 및 M6)의 드레인은 노드(P3 및 P4)에서 저항기(RL) 및 커패시터(CL)와 접속할 수 있다.
가변 저항기 어레이(RT)는 복수의 저항기들을 포함하고, 이들 복수의 저항기들의 각각은 스위치들에 의해 서로 병렬로 연결되며, 이들 스위치 각각은 각각의 저항기들과 직렬로 연결될 수 있다. 가변 저항기 어레이(RT)에 포함되는 상기 스위치들의 개폐는 전술한 제1 제어 코드(CTR1)의 디지털 값에 의해 제어될 수 있다.
가변 커패시터 어레이(CT)는 복수의 커패시터들을 포함하며, 이들 커패시터들은 스위치들에 의해 병렬로 연결될 수 있고, 이들 각각의 스위치는 각각의 커패시터와 직렬로 연결될 수 있다. 마찬가지로 가변 커패시터 어레이(CT)에 포함되는 상기 스위치들의 개폐는 제1 제어 코드(CTR1)의 디지털 값에 의해 제어될 수 있다.
저항기(RL)의 저항 값, 커패시터(CL)의 커패시턴스, 가변 저항기 어레이(RT)의 저항 값, 가변 커패시터 어레이(CT)의 커패시턴스는 DC 이득, 폴의 위치 및 연속 시간 선형 등화기(350b)의 제로 위치를 결정할 수 있다.
도 9는 일 실시예에 따른 제1 등화기의 블록도이고, 도 10은 일 실시예에 따른 수동 등화기의 회로도이다.
도 9를 참조하면, 일 실시예에 따른 제1 등화기(311b)는 수동 등화기(passive equalizer(PEQ); 410) 및 연속 시간 선형 등화기(CTLE; 420)를 포함할 수 있다. 수동 등화기(410)는 데이터 신호(DAT)를 입력 받을 수 있다. 수동 등화기(410)는 데이터 신호(DAT)의 손실을 보상하기 위해 주파수 도메인에서 데이터 신호(DAT)에 부스팅(boosting)을 수행하여 신호(EQP)를 출력할 수 있다. 수동 등화기(410)는 저항기 및 커패시터의 직병렬 조합을 포함할 수 있다.
연속 시간 선형 등화기(420)는 제1 제어 코드(CTR1)에 기초하여 신호(EQP)를 등화하여 제1 등화 신호(EQF)를 생성할 수 있다. 예를 들어, 연속 시간 선형 등화기(420)는 제1 제어 코드(CTR1)가 증가하면 DC 이득이 증가되도록 신호(EQP)를 등화하고, 제1 제어 코드(CTR1)가 감소하면 DC 이득이 감소하도록 신호(EQP)를 등화할 수 있다. 연속 시간 선형 등화기(420)는 도 5 내지 도 8을 참조하여 설명한 연속 시간 선형 등화기에 대한 설명이 동일하게 적용될 수 있다.
도 10을 참조하면, 일 실시예에 따른 수동 등화기(410)는 복수의 저항-스위치 조합(411, 413, 415, 416), 커패시터(412 및 414), 및 전압원(417)을 포함할 수 있다. 수동 등화기(410)는 복수의 저항-스위치 조합(411, 413, 415, 416)의 스위치의 개폐를 제어함으로써 데이터 신호(DAT)를 튜닝(tuning)할 수 있다. 각각의 저항-스위치 조합(411, 413, 415, 416)은 m개로 구현되어 서로 병렬로 접속할 수 있다. 여기서, m은 1보다 큰 정수일 수 있다.
저항-스위치 조합(411)과 커패시터(412)는 노드(R1)와 노드(R2) 사이에서 서로 병렬로 연결될 수 있다. 노드(R1)에는 데이터 신호(DAT)가 입력되고, 노드(R2)에서 신호(EQP)가 출력될 수 있다.
저항-스위치 조합(415)과 저항-스위치 조합(416)은 노드(R2) 및 노드(R5) 사이에서 서로 직렬로 연결될 수 있다. 전압원(417)은 노드(R3)에서 저항-스위치 조합(415) 및 저항-스위치 조합(416)과 접속할 수 있다. 즉, 전압원(417)은 노드(R3)를 통해 저항-스위치 조합(415 및 416)에 전압을 공급할 수 있다.
저항-스위치 조합(413)과 커패시터(414)는 노드(R4)와 노드(R5) 사이에서 서로 병렬로 연결될 수 있다. 노드(R4)에는 상보 신호(/DAT)가 입력되고, 노드(R5)에서 상보 신호(/EQP)가 출력될 수 있다.
도 11은 일 실시예에 따른 제2 등화기의 블록도이고, 도 12는 일 실시예에 따른 데이터 등화기의 블록도이고, 도 13은 일 실시예에 따른 데이터 등화 셀의 회로도이고, 도 14는 일 실시예에 따른 에지 등화기의 블록도이고, 도 15는 일 실시예에 따른 에러 샘플러의 회로도이다.
도 11을 참조하면, 일 실시예에 따른 제2 등화기(312)는 제2 제어 코드(CTR2)에 기초하여 제1 등화 신호(EQF)를 등화하여 제2 등화 신호(EQS)를 생성할 수 있다. 제2 등화 신호(EQS)는 복수의 데이터 비트들(EQD), 복수의 에지 비트들(EQE), 및 에러 비트(DSR)를 포함할 수 있다. 제2 등화기(312)는 시간 도메인에서 제1 등화 신호(EQF)를 등화할 수 있다. 제2 등화기(312)는 제1 등화 신호(EQF)의 포스트 커서의 영향을 제거할 수 있다. 예를 들어, 제2 등화기(312)가 g탭 등화기인 경우(g는 1보다 큰 정수), 제2 등화기(312)는 +2 UI 내지 +g UI의 포스트 커서들의 영향을 제거할 수 있다.
제2 등화기(312)는 디지털 아날로그 컨버터(DAC; 510), 복수의 데이터 등화기(DATA DFE; 520), 복수의 에지 등화기(EDGE DFE; 530), 에러 샘플러(ERR SMPL; 540)를 포함할 수 있다. 복수의 데이터 등화기(520)는 데이터 등화기(521)를 n개 포함하고, 복수의 에지 등화기(530)는 에지 등화기(531)를 n개 포함할 수 있다. 여기서, n은 1보다 큰 정수일 수 있다. n은 도 4의 클록 데이터 복원 회로(320)가 출력하는 클록 신호의 레이트(rate)와 연관이 있을 수 있다. 예를 들어, 도 4의 클록 데이터 복원 회로(320)는 1/n 레이트의 클록 신호들을 출력할 수 있다. 복수의 데이터 등화기(520) 및 복수의 에지 등화기(530)는 결정 피드백 등화기(DFE)로 구성될 수 있다.
데이터 등화기(521)는 데이터 클록 신호(CKD)에 동기하여 제1 등화 신호(EQF)를 등화하여 데이터 비트들(EQD)을 출력할 수 있다. 데이터 클록 신호(CKD)는 클록 데이터 복원 회로가 출력하며 1/n 레이트의 클록 신호들을 포함할 수 있다. 이때, 디지털 아날로그 컨버터(510)는 제2 제어 코드(CTR2)에 대응하는 제1 전압(Vhd)을 데이터 등화기(521)에 출력할 수 있다. 데이터 등화기(521)는 디지털 아날로그 컨버터(510)의 제1 전압(Vhd)에 기초하여 제1 등화 신호(EQF)를 등화할 수 있다.
에지 등화기(531)는 에지 클록 신호(CKE)에 동기하여 제1 등화 신호(EQF)를 등화함으로써 에지 비트들(EQE)을 출력할 수 있다. 에지 클록 신호(CKE)는 클록 데이터 복원 회로가 출력하며 1/n 레이트의 클록 신호들을 포함할 수 있다. 데이터 클록 신호(CKD)와 에지 클록 신호(CKE)는 0.5 UI의 시간 간격이 있을 수 있다. 이때, 디지털 아날로그 컨버터(510)는 제2 제어 코드(CTR2)에 대응하는 제2 전압(Vhe)을 에지 등화기(531)에 출력할 수 있다. 에지 등화기(531)는 디지털 아날로그 컨버터(510)의 제2 전압(Vhe)에 기초하여 제1 등화 신호(EQF)를 등화할 수 있다.
에러 샘플러(540)는 데이터 등화기(521) 및 에지 등화기(531)가 제1 등화 신호(EQF)의 진폭(amplitude)을 측정하기 위한 기준점을 제공하기 위해 동작할 수 있다. 에러 샘플러(540)는 에러 클록 신호(CKR)에 동기하여 제1 등화 신호(EQF)를 샘플링하여 에러 값(EQR)을 출력할 수 있다. 이때, 디지털 아날로그 컨버터(510)는 제2 제어 코드(CTR2)에 대응하는 제3 전압(Ver)을 에러 샘플러(540)에 출력할 수 있다. 에러 샘플러(540)는 디지털 아날로그 컨버터(510)의 제3 전압(Ver)에 기초하여 제1 등화 신호(EQF)를 샘플링할 수 있다.
도 4의 컨트롤러(330)는 에러 샘플러(540)의 샘플링 결과인 에러 값(EQR)에 기초하여 기준점을 조정할 수 있다. 즉, 컨트롤러(330)는 초기에 데이터 등화기(521) 및 에지 등화기(531)가 0V를 기준으로 진폭을 측정하도록 제2 제어 코드(CTR2)를 제공할 수 있다. 이후에, 에러 샘플러(540)가 제3 전압(Ver)에 기초하여 에러 값(EQR)을 출력하고 제2 등화기(312)가 에러 값(EQR)에 기초하여 어댑테이션(adaptation)을 완료하면, 데이터 등화기(521) 및 에지 등화기(531)는 컨트롤러(330)가 설정한 기준값에 기초하여 등화를 수행할 수 있다. 어댑테이션은 제2 등화기(312)가 양호 등화 상태가 되는 과정으로 이해될 수 있다.
일 실시예에서, 에러 클록 신호(CKR)는 클록 신호(CKD)가 포함하는 1/n 레이트의 클록 신호들 중 가운데 클록 신호일 수 있다. 예를 들어, n은 5이고, 클록 신호(CKD)는 제1 내지 제5 클록 신호들을 포함하는 경우, 에러 클록 신호(CKR)는 제3 클록 신호에 대응할 수 있다.
도 12를 참조하면, 일 실시예에 따른 복수의 데이터 등화기(520a)는 데이터 클록 신호(CLK1, CLK3, CLK5, CLK7, CLK9)에 기초하여 제1 등화 신호(EQF)를 등화하여 데이터 비트들(EQD)을 출력할 수 있다. 데이터 비트들(EQD)은 데이터 비트(DFED0~DFED4)를 포함할 수 있다. 복수의 데이터 등화기(520a)는 제1 내지 제5 데이터 등화기(521a~521e)를 포함할 수 있다. 제1 내지 제5 데이터 등화기(521a~521e) 각각은 데이터 비트(DFED0~DFED4)를 출력할 수 있다. 제1 내지 제5 데이터 등화기(521a~521e)는 동일한 구조를 가지며 제1 내지 제5 데이터 등화기(521a~521e)는 샘플러로 입력되는 클록 신호, 멀티플렉서로 입력되는 셀렉트(select) 신호, 및 이에 따른 출력 신호가 상이할 수 있다. 셀렉트 신호는 복수의 데이터 등화기(520a) 중 하나의 데이터 등화기가 다른 데이터 등화기에 출력하는 신호일 수 있다. 이에, 이하에서는 제1 데이터 등화기(521a)에 대해서만 설명하며, 동일한 설명이 제2 내지 제5 데이터 등화기(521b~521e)에 적용될 수 있다.
제1 데이터 등화기(521a)는 데이터 클록 신호(CLK1)에 기초하여 제1 등화 신호(EQF)를 등화하여 데이터 비트(DFED0)를 출력할 수 있다. 제1 데이터 등화기(521a)는 등화 셀(equalization cell; 522) 및 래치(latch; 525)를 포함할 수 있다. 등화 셀(522)은 멀티플렉서(multiplexer; 523) 및 샘플러(sampler; 524)를 포함할 수 있다.
멀티플렉서(523)는 디지털 아날로그 컨버터(도 11의 510)로부터 제2 제어 코드(CTR2)에 대응하는 전압(Vbd±Vh2d±Vh3d)을 인가 받을 수 있다. 전압(Vbd±Vh2d±Vh3d)은 도 11에서 제1 전압(Vhd)에 대응할 수 있다. 전압(Vbd)은 제1 데이터 등화기(521a)의 바이어스 전압이고, 전압(Vh2d 및 Vh3d)은 바이어스 전압을 튜닝하기 위한 전압일 수 있다. 전압(Vh2d 및 Vh3d)의 크기는 제2 제어 코드(CTR2)에 의해 제어될 수 있다. 전압(Vbd±Vh2d±Vh3d)은 전압(Vbd+Vh2d+Vh3d), 전압(Vbd+Vh2d-Vh3d), 전압(Vbd-Vh2d+Vh3d), 및 전압(Vbd-Vh2d-Vh3d)을 포함하고, 멀티플렉서(523)에는 전압(Vbd+Vh2d+Vh3d), 전압(Vbd+Vh2d-Vh3d), 전압(Vbd-Vh2d+Vh3d), 및 전압(Vbd-Vh2d-Vh3d)이 인가될 수 있다.
멀티플렉서(523)는 셀렉트 신호(SD3 및 DFED2)를 입력 받을 수 있다. 예를 들어, 제2 데이터 등화기(521b)는 셀렉트 신호(DFED2)를 출력하고, 제5 데이터 등화기(521e)는 셀렉트 신호(SD3)를 출력할 수 있다. 멀티플렉서(523)는 셀렉트 신호(SD3 및 DFED2)에 따라 전압(Vbd±Vh2d±Vh3d) 중 두 전압을 선택할 수 있다.
샘플러(524)는 선택된 두 전압을 기준 전압으로서 사용할 수 있다. 샘플러(524)는 데이터 클록 신호(CLK1)에 기초하여 제1 등화 신호(EQF)를 샘플링할 수 있다. 샘플러(524)는 데이터 클록 신호(CLK1)의 논리 레벨이 천이할 때 제1 등화 신호(EQF)를 샘플링할 수 있다. 예를 들어, 샘플러(524)는 제1 등화 신호(EQF)가 기준 전압보다 위에 있으면 제1 값을 출력하고, 제1 등화 신호(EQF)가 기준 전압보다 아래에 있으면 제2 값을 출력할 수 있다. 샘플러(524)의 출력은 셀렉트 신호(SD0)로서 제2 데이터 등화기(521b)의 멀티플렉서에 입력될 수 있다. 샘플러(524)의 출력은 래치(525)에 입력될 수 있다.
래치(525)는 SR 래치일 수 있다. 래치(525)는 샘플러(524)의 출력을 래치할 수 있다. 래치(525)는 래치한 데이터를 데이터 비트(DFED0)로서 출력할 수 있다. 데이터 비트(DFED0)는 셀렉트 신호로서 제5 데이터 등화기(521e)의 멀티플렉서에 입력될 수 있다. 또한, 데이터 비트(DFED0)는 클록 데이터 복원 회로에 입력될 수 있다.
도 13을 참조하면, 일 실시예에 따른 등화 셀(522)은 차동 입력부(1310) 및 증폭부(1320)를 포함할 수 있다. 차동 입력부(1310)는 제1 내지 제5 수신부(1311~1315)를 포함할 수 있다. 제1 수신부(1311), 제2 수신부(1312), 제4 수신부(1314), 및 제5 수신부(1315)는 탭(tap) 수신부로서, 각각의 수신부는 입력 받는 전압 레벨이 상이할 수 있다. 예를 들어, 제1 수신부(1311) 및 제2 수신부(1312)는 전압(Vbd+Vh2d+Vh3d) 및 전압(Vbd+Vh2d-Vh3d)을 수신하고, 제4 수신부(1314) 및 제5 수신부(1315)는 전압(Vbd-Vh2d+Vh3d) 및 전압(Vbd-Vh2d-Vh3d)을 수신할 수 있다. 제3 수신부(1313)는 입력 신호(즉, 제1 등화 신호(EQF)) 수신부일 수 있다.
등화 셀(522)은 셀렉트 신호(SD3, DFED2, /SD3, 및 /DFED2)에 따라 탭 수신부 중 하나를 선택할 수 있다. 예를 들어, 등화 셀(522)은 탭 수신부 중 셀렉트 신호(SD3, DFED2, /SD3, 및 /DFED2)가 모두 하이 레벨로 입력되는 수신부를 턴-온(turn-on) 시키고, 나머지 수신부들을 턴-오프(turn-off) 시킬 수 있다. 나머지 수신부들에 입력되는 셀렉트 신호(SD3, DFED2, /SD3, 및 /DFED2)는 로우 레벨일 수 있다. 즉, 등화 셀(522)의 탭 수신부는 셀렉트 신호(SD3, DFED2, /SD3, 및 /DFED2)에 따라 턴-온 되거나 턴-오프 될 수 있다.
등화 셀(522)은 제3 수신부(1313)를 통해 차동 신호인 제1 등화 신호(EQF) 및 상보 신호(/EQF)를 수신할 수 있다. 제1 수신부(1311), 제2 수신부(1312), 제4 수신부(1314), 및 제5 수신부(1315)에 입력되는 전압(Vbd±Vh2d±Vh3d)은 기준 전압으로서 사용될 수 있다. 등화 셀(522)에서 셀렉트 신호(SD3, DFED2, /SD3, 및 /DFED2)에 따라 선택된 탭 수신부는 기준 전압을 사용하여 제1 등화 신호(EQF) 및 상보 신호(/EQF)를 샘플링하고, 샘플링 결과를 증폭부(1320)에 출력할 수 있다.
제1 수신부(1311)는 제1 내지 제5 NMOS 트랜지스터(N1~N5)를 포함할 수 있다. 제1 NMOS 트랜지스터(N1)는 셀렉트 신호(DFED2)를 수신하며, 제2 NMOS 트랜지스터(N2)는 셀렉트 신호(SD3)를 수신하며, 제3 NMOS 트랜지스터(N3)는 데이터 클록 신호(CLK1)를 수신할 수 있다. 제4 NMOS 트랜지스터(N4)는 전압(Vbd+Vh2d+Vh3d)을 수신하고, 제5 NMOS 트랜지스터(N5)는 전압(Vbd+Vh2d-Vh3d)을 수신할 수 있다.
제2 수신부(1312)는 제6 내지 제10 NMOS 트랜지스터(N6~N10)를 포함할 수 있다. 제6 NMOS 트랜지스터(N6)는 셀렉트 신호(/DFED2)를 수신하며, 제7 NMOS 트랜지스터(N7)는 셀렉트 신호(SD3)를 수신하며, 제8 NMOS 트랜지스터(N8)는 데이터 클록 신호(CLK1)를 수신할 수 있다. 제9 NMOS 트랜지스터(N9)는 전압(Vbd+Vh2d-Vh3d)을 수신하고, 제10 NMOS 트랜지스터(N10)는 전압(Vbd+Vh2d+Vh3d)을 수신할 수 있다.
제3 수신부(1313)는 제11 내지 제15 NMOS 트랜지스터(N11~N15)를 포함할 수 있다. 제11 및 제12 NMOS 트랜지스터(N11 및 N12)는 전원 전압을 수신하며, 제13 NMOS 트랜지스터(N13)는 데이터 클록 신호(CLK1)를 수신할 수 있다. 제14 NMOS 트랜지스터(N14)는 제1 등화 신호(EQF)를 수신하고, 제15 NMOS 트랜지스터(N15)는 상보 신호(/EQF)를 수신할 수 있다.
제4 수신부(1314)는 제16 내지 제20 NMOS 트랜지스터(N16~N20)를 포함할 수 있다. 제16 NMOS 트랜지스터(N16)는 셀렉트 신호(DFED2)를 수신하며, 제17 NMOS 트랜지스터(N17)는 셀렉트 신호(/SD3)를 수신하며, 제18 NMOS 트랜지스터(N18)는 데이터 클록 신호(CLK1)를 수신할 수 있다. 제19 NMOS 트랜지스터(N19)는 전압(Vbd-Vh2d+Vh3d)을 수신하고, 제20 NMOS 트랜지스터(N20)는 전압(Vbd-Vh2d-Vh3d)을 수신할 수 있다.
제5 수신부(1315)는 제21 내지 제25 NMOS 트랜지스터(N21~N25)를 포함할 수 있다. 제21 NMOS 트랜지스터(N21)는 셀렉트 신호(/DFED2)를 수신하며, 제22 NMOS 트랜지스터(N22)는 셀렉트 신호(/SD3)를 수신하며, 제23 NMOS 트랜지스터(N23)는 데이터 클록 신호(CLK1)를 수신할 수 있다. 제24 NMOS 트랜지스터(N24)는 전압(Vbd-Vh2d-Vh3d)을 수신하고, 제25 NMOS 트랜지스터(N25)는 전압(Vbd-Vh2d+Vh3d)을 수신할 수 있다.
제4 NMOS 트랜지스터(N4), 제9 NMOS 트랜지스터(N9), 제14 NMOS 트랜지스터(N14), 제19 NMOS 트랜지스터(N19), 및 제24 NMOS 트랜지스터(N24)의 드레인은 공통 노드(S1)에 연결될 수 있다.
제5 NMOS 트랜지스터(N5), 제10 NMOS 트랜지스터(N10), 제15 NMOS 트랜지스터(N15), 제20 NMOS 트랜지스터(N20), 및 제25 NMOS 트랜지스터(N25)의 드레인은 공통 노드(S2)에 연결될 수 있다.
차동 입력부(1310)는 셀렉트 신호(SD3, DFED2, /SD3, 및 /DFED2)에 따라 입력 신호와 전압(Vbd±Vh2d±Vh3d)을 비교하는 동작 경로를 제어할 수 있다. 즉, 셀렉트 신호(SD3 및 DFED2)가 하이 레벨이면 제1 수신부(1311) 및 제3 수신부(1313)가 동작하고 나머지 수신부들(1312, 1314, 및 1315)은 턴-오프될 수 있다.
마찬가지로, 셀렉트 신호(SD3 및 /DFED2)가 하이 레벨이면 제2 수신부(1312) 및 제3 수신부(1313)가 동작하고 나머지 수신부들(1311, 1314, 및 1315)은 턴-오프될 수 있다. 셀렉트 신호(/SD3 및 DFED2)가 하이 레벨이면 제3 수신부(1313) 및 제4 수신부(1314)가 동작하고, 나머지 수신부들(1311, 1312, 및 1315)은 턴-오프될 수 있다. 셀렉트 신호(/SD3 및 /DFED2)가 하이 레벨이면 제3 수신부(1313) 및 제5 수신부(1315)가 동작하고, 나머지 수신부들(1311, 1312, 및 1314)은 턴-오프될 수 있다. 각각의 실시예에서, 제3 수신부(1313)의 입력 전압이 턴-온된 탭 수신부의 입력 전압보다 크면, 증폭부(1320)는 증폭부(1320)의 입력 전압을 증폭할 수 있다.
증폭부(1320)는 제26 NMOS 트랜지스터(N26), 제27 NMOS 트랜지스터(N27), 및 두 개의 인버터(I1 및 I2)를 포함할 수 있다. 증폭부(1320)는 차동 입력부(1310)의 비교 결과를 감지하여 그 레벨을 증폭할 수 있다. 증폭부(1320)의 증폭 결과(SD0)는 래치(도 12의 525)와 제2 데이터 등화기(도 12의 521b)에 전달될 수 있다.
등화 셀(522)은 제1 내지 제3 PMOS 트랜지스터(P1~P3)를 더 포함할 수 있다. 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)는 데이터 클록 신호(CLK1)에 의해 제어되며 전원 전압을 제공할 수 있다. 또한, 제1 PMOS 트랜지스터(P1)는 드레인이 공통 노드(S1)에 연결되며, 드레인을 통해 증폭부(1320)의 제26 NMOS 트랜지스터(N26)에 연결될 수 있다. 제2 PMOS 트랜지스터(P2)는 드레인이 공통 노드(S2)에 연결되며, 드레인을 통해 증폭부(1320)의 제27 NMOS 트랜지스터(N27)에 연결될 수 있다 제3 PMOS 트랜지스터(P3)는 부클록 신호(/CLK1)에 의해 제어되고, 전원 전압을 제공하며, 드레인을 통해 증폭부(1320)의 인버터(I1 및 I2)와 연결될 수 있다.
종래의 등화 셀은 별도의 가산기(summer)가 요구되어 용량성 부하(capacitive load)와 지연을 발생시켰다. 반면에, 일 실시예에 따른 등화 셀(522)은 복수의 탭 수신부와 멀티플렉서를 포함하여 기준 전압을 튜닝함으로써 별도의 가산기를 요구하지 않아 용량성 부하와 지연을 해소할 수 있는 이점이 있다.
도 14를 참조하면, 일 실시예에 따른 복수의 에지 등화기(530a)는 에지 클록 신호(CLK0, CLK2, CLK4, CLK6, CLK8)에 기초하여 제1 등화 신호(EQF)를 등화하여 에지 비트들(EQE)을 출력할 수 있다. 에지 클록 신호(CLK0, CLK2, CLK4, CLK6, CLK8)와 도 12의 데이터 클록 신호(CLK1, CLK3, CLK5, CLK7, CLK9) 사이에는 0.5 UI의 시간 간격이 있을 수 있다. 에지 비트들(EQE)은 에지 비트(DFEE0~DFEE4)를 포함할 수 있다. 복수의 에지 등화기(530a)는 제1 내지 제5 에지 등화기(531a~531e)를 포함할 수 있다. 제1 내지 제5 에지 등화기(531a~531e) 각각은 에지 비트(DFEE0~DFEE4)를 출력할 수 있다. 제1 내지 제5 에지 등화기(531a~531e)는 동일한 구조를 가지며 제1 내지 제5 에지 등화기(531a~531e)는 샘플러로 입력되는 클록 신호, 멀티플렉서로 입력되는 셀렉트 신호, 및 이에 따른 출력 신호가 상이할 수 있다. 셀렉트 신호는 복수의 에지 등화기(530a) 중 하나의 데이터 등화기가 다른 데이터 등화기에 출력하는 신호일 수 있다. 이에, 이하에서는 제1 에지 등화기(531a)에 대해서만 설명하며, 동일한 설명이 제2 내지 제5 에지 등화기(531b~531e)에 적용될 수 있다.
제1 에지 등화기(531a)는 에지 클록 신호(CLK0)에 기초하여 제1 등화 신호(EQF)를 등화하여 에지 비트(DFEE0)를 출력할 수 있다. 제1 에지 등화기(531a)는 등화 셀(532) 및 래치(535)를 포함할 수 있다. 등화 셀(532)은 멀티플렉서(533) 및 샘플러(534)를 포함할 수 있다. 등화 셀(532)은 도 13을 참조하여 설명한 등화 셀(522)과 동일한 구성요소를 포함하며, 입력 신호 및 출력 신호만이 상이할 수 있다.
멀티플렉서(533)는 디지털 아날로그 컨버터로부터 제어 코드에 대응하는 전압(Vbe±Vh1e±Vh2e)을 인가 받을 수 있다. 전압(Vbe±Vh1e±Vh2e)은 도 11에서 제2 전압(Vhe)에 대응할 수 있다. 전압(Vbe)은 제1 에지 등화기(531a)의 바이어스 전압이고, 전압(Vh1e 및 Vh2e)은 바이어스 전압을 튜닝하기 위한 전압일 수 있다. 즉, 멀티플렉서(533)에는 전압(Vbe+Vh1e+Vh2e), 전압(Vbe+Vh1e-Vh2e), 전압(Vbe-Vh1e+Vh2e), 및 전압(Vbe-Vh1e-Vh2e)이 인가될 수 있다.
멀티플렉서(533)는 셀렉트 신호(SE3 및 DFEE2)를 입력 받을 수 있다. 예를 들어, 제2 에지 등화기(531b)는 셀렉트 신호(DFEE2)를 출력하고, 제5 에지 등화기(531e)는 셀렉트 신호(SE3)를 출력할 수 있다. 멀티플렉서(533)는 셀렉트 신호(SE3 및 DFEE2)에 따라 전압(Vbe±Vh1e±Vh2e) 중 두 전압을 선택할 수 있다.
샘플러(534)는 선택된 두 전압을 기준 전압으로서 사용할 수 있다. 샘플러(534)는 에지 클록 신호(CLK0)에 기초하여 제1 등화 신호(EQF)를 샘플링할 수 있다. 샘플러(534)는 에지 클록 신호(CLK0)의 논리 레벨이 천이할 때 제1 등화 신호(EQF)를 샘플링할 수 있다. 예를 들어, 샘플러(534)는 제1 등화 신호(EQF)가 기준 전압보다 위에 있으면 제1 값을 출력하고, 제1 등화 신호(EQF)가 기준 전압보다 아래에 있으면 제2 값을 출력할 수 있다. 샘플러(534)의 출력은 셀렉트 신호(SE0)로서 제2 에지 등화기(531b)의 멀티플렉서에 입력될 수 있다. 샘플러(534)의 출력은 래치(535)에 입력될 수 있다.
래치(535)는 SR 래치일 수 있다. 래치(535)는 샘플러(534)의 출력을 래치할 수 있다. 래치(535)는 래치한 데이터를 에지 비트(DFEE0)로서 출력할 수 있다. 에지 비트(DFEE0)는 셀렉트 신호로서 제5 에지 등화기(531e)의 멀티플렉서에 입력될 수 있다. 또한, 에지 비트(DFEE0)는 클록 데이터 복원 회로에 입력될 수 있다.
도 15를 참조하면, 일 실시예에 따른 에러 샘플러(540)는 차동 입력부(1510) 및 증폭부(1520)를 포함할 수 있다. 차동 입력부(1510)는 제1 내지 제5 수신부(1511~1515)를 포함할 수 있다. 제1 수신부(1511), 제2 수신부(1512), 제4 수신부(1514), 및 제5 수신부(1515)는 전압(Vbr±VES)을 수신하며 탭 수신부로서 이해될 수 있다. 제3 수신부(1513)는 입력 신호(즉, 제1 등화 신호(EQF)) 수신부로서 이해될 수 있다.
전압(Vbr±VES)은 도 11에서 제3 전압(Ver)에 대응할 수 있다. 에러 샘플러(540)는 전압(Vbr±VES)에 따라 제1 등화 신호(EQF)에서 가장 높은 DC 레벨을 측정하여 출력한다. 그 후, 에러 샘플러(540)는 전압(Vbr±VES)에 따라 제1 등화 신호(EQF)에서 가장 낮은 AC 레벨을 측정하여 출력한다. 이때, 에러 샘플러(540)가 디지털 아날로그 컨버터(510)로부터 수신하는, 상기 DC 레벨을 측정할 때의 전압(VES)과 상기 AC 레벨을 측정할 때의 전압(VES)은 상이할 수 있다.
도 4의 컨트롤러(330)는 상기 DC 레벨 및 상기 AC 레벨에 기초하여, 복수의 데이터 등화기(520) 및 복수의 에지 등화기(530)가 제1 등화 신호(EQF)의 진폭을 측정하기 위한 기준점을 결정할 수 있다. 예를 들어, 컨트롤러(330)는 상기 AC 레벨의 역수값을 획득하고, 상기 역수값과 상기 DC 레벨의 중간값(예를 들어, 산술 평균)을 기준점으로서 결정할 수 있다. 컨트롤러(330)는 결정된 기준점에 따라 제2 제어 코드(CTR2)를 출력할 수 있다. 초기에 데이터 등화기(520) 및 복수의 에지 등화기(530)의 기준점은 0V로서 센싱 마진(sensing margin)이 낮으나, 어댑테이션이 완료되면 상기 DC 레벨 및 상기 AC 레벨에 기초하여 결정된 기준점을 사용함으로써 센싱 마진이 증가할 수 있다.
다시 도 15를 참조하면, 에러 샘플러(540)는 셀렉트 신호(SL 및 /SL)에 따라 탭 수신부 중 하나를 선택할 수 있다. 셀렉트 신호(/SL)는 셀렉트 신호(SL)의 상보 신호일 수 있다. 셀렉트 신호(SL)의 논리 레벨은 에러 샘플러(540)를 사용하는 사용자에 의해 미리 설정될 수 있다. 예를 들어, 셀렉트 신호(SL)가 하이 레벨로 설정된 경우 셀렉트 신호(/SL)는 로우 레벨이고, 셀렉트 신호(SL)가 로우 레벨로 설정된 경우 셀렉트 신호(/SL)는 하이 레벨일 수 있다. 즉, 셀렉트 신호(SL)의 논리 레벨에 따라 제1 수신부(1511) 또는 제5 수신부(1515) 중 어느 하나가 턴-온될 수 있다. 셀렉트 신호(SL)의 논리 레벨에 무관하게 제2 수신부(1512) 및 제4 수신부(1514)는 턴-오프될 수 있다. 제2 수신부(1512) 및 제4 수신부(1514)는 데이터 등화기 및 에지 등화기와 동일한 내부 특성을 제공하기 위해 존재할 수 있다.
에러 샘플러(540)는 제3 수신부(1513)를 통해 차동 신호인 제1 등화 신호(EQF) 및 상보 신호(/EQF)를 수신할 수 있다. 제1 수신부(1511), 제2 수신부(1512), 제4 수신부(1514), 및 제5 수신부(1515)에 입력되는 전압(Vbr±VES)은 제1 등화 신호(EQF)를 센싱하는 기준 전압으로서 사용될 수 있다. 등화 셀(522)에서 셀렉트 신호(SL 및 /SL)에 따라 선택된 탭 수신부(즉, 제1 수신부(1511) 또는 제5 수신부(1515))는 기준 전압을 사용하여 제1 등화 신호(EQF) 및 상보 신호(/EQF)를 샘플링하고, 샘플링 결과를 증폭부(1520)에 출력할 수 있다.
제1 수신부(1511)는 제1 내지 제5 NMOS 트랜지스터(NM1~NM5)를 포함할 수 있다. 제1 NMOS 트랜지스터(NM1) 및 제2 NMOS 트랜지스터(NM2)는 셀렉트 신호(SL)를 수신하며, 제3 NMOS 트랜지스터(NM3)는 데이터 클록 신호(CLK5)를 수신할 수 있다. 데이터 클록 신호(CLK5)는 도 4의 클록 데이터 복원 회로(320)가 출력하는 데이터 클록 신호 중 가운데 데이터 클록 신호이며, 도 12의 제2 데이터 등화기(521b)의 샘플러에 입력되는 데이터 클록 신호와 동일할 수 있다. 제4 NMOS 트랜지스터(NM4)는 전압(Vbr+VES)을 수신하고, 제5 NMOS 트랜지스터(NM5)는 전압(Vbr-VES)을 수신할 수 있다.
제2 수신부(1512)는 제6 내지 제10 NMOS 트랜지스터(NM6~NM10)를 포함할 수 있다. 제6 NMOS 트랜지스터(NM6)는 셀렉트 신호(/SL)를 수신하며, 제7 NMOS 트랜지스터(NM7)는 셀렉트 신호(SL)를 수신하며, 제8 NMOS 트랜지스터(NM8)는 데이터 클록 신호(CLK5)를 수신할 수 있다. 제9 NMOS 트랜지스터(NM9)는 전압(Vbr-VES)을 수신하고, 제10 NMOS 트랜지스터(NM10)는 전압(Vbr+VES)을 수신할 수 있다.
제3 수신부(1513)는 제11 내지 제15 NMOS 트랜지스터(NM11~NM15)를 포함할 수 있다. 제11 및 제12 NMOS 트랜지스터(NM11 및 NM12)는 전원 전압을 수신하며, 제13 NMOS 트랜지스터(NM13)는 데이터 클록 신호(CLK5)를 수신할 수 있다. 제14 NMOS 트랜지스터(NM14)는 제1 등화 신호(EQF)를 수신하고, 제15 NMOS 트랜지스터(NM15)는 상보 신호(/EQF)를 수신할 수 있다.
제4 수신부(1514)는 제16 내지 제20 NMOS 트랜지스터(NM16~NM20)를 포함할 수 있다. 제16 NMOS 트랜지스터(NM16)는 셀렉트 신호(SL)를 수신하며, 제17 NMOS 트랜지스터(NM17)는 셀렉트 신호(/SL)를 수신하며, 제18 NMOS 트랜지스터(NM18)는 데이터 클록 신호(CLK5)를 수신할 수 있다. 제19 NMOS 트랜지스터(NM19)는 전압(Vbr-VES)을 수신하고, 제20 NMOS 트랜지스터(NM20)는 전압(Vbr+VES)을 수신할 수 있다.
제5 수신부(1515)는 제21 내지 제25 NMOS 트랜지스터(NM21~NM25)를 포함할 수 있다. 제21 NMOS 트랜지스터(NM21) 및 제22 NMOS 트랜지스터(NM22)는 셀렉트 신호(/SL)를 수신하며, 제23 NMOS 트랜지스터(NM23)는 데이터 클록 신호(CLK5)를 수신할 수 있다. 제24 NMOS 트랜지스터(NM24)는 전압(Vbr+VES)을 수신하고, 제25 NMOS 트랜지스터(NM25)는 전압(Vbr-VES)을 수신할 수 있다.
제4 NMOS 트랜지스터(NM4), 제9 NMOS 트랜지스터(NM9), 제14 NMOS 트랜지스터(NM14), 제19 NMOS 트랜지스터(NM19), 및 제24 NMOS 트랜지스터(NM24)의 드레인은 공통 노드(SN1)에 연결될 수 있다.
제5 NMOS 트랜지스터(NM5), 제10 NMOS 트랜지스터(NM10), 제15 NMOS 트랜지스터(NM15), 제20 NMOS 트랜지스터(NM20), 및 제25 NMOS 트랜지스터(NM25)의 드레인은 공통 노드(SN2)에 연결될 수 있다.
차동 입력부(1510)는 셀렉트 신호(SL 및 /SL)에 따라 입력 신호와 전압(Vbr±VES)을 비교하는 동작 경로를 제어할 수 있다. 즉, 셀렉트 신호(SL)가 하이 레벨이면 제1 수신부(1511) 및 제3 수신부(1513)가 동작하고 나머지 수신부들(1512, 1514, 및 1515)은 턴-오프될 수 있다. 셀렉트 신호(SL)가 로우 레벨이면 제3 수신부(1513) 및 제5 수신부(1515)가 동작하고 나머지 수신부들(1511, 1512, 및 1514)은 턴-오프될 수 있다. 제3 수신부(1513)의 입력 전압이 턴-온된 탭 수신부(1511 또는 1515)의 입력 전압보다 크면, 증폭부(1520)는 증폭부(1520)의 입력 전압을 증폭할 수 있다.
증폭부(1520)는 제26 NMOS 트랜지스터(NM26), 제27 NMOS 트랜지스터(NM27), 및 두개의 인버터(IV1 및 IV2)를 포함할 수 있다. 증폭부(1520)는 차동 입력부(1510)의 비교 결과를 감지하여 그 레벨을 증폭할 수 있다. 증폭부(1520)의 증폭 결과는 래치에 전달될 수 있다.
에러 샘플러(540)는 제1 내지 제3 PMOS 트랜지스터(PM1~PM3)를 더 포함할 수 있다. 제1 PMOS 트랜지스터(PM1) 및 제2 PMOS 트랜지스터(PM2)는 데이터 클록 신호(CLK5)에 의해 제어되며 전원 전압을 제공할 수 있다. 또한, 제1 PMOS 트랜지스터(PM1)는 드레인이 공통 노드(SN1)에 연결되며, 드레인을 통해 증폭부(1520)의 제26 NMOS 트랜지스터(NM26)에 연결될 수 있다. 제2 PMOS 트랜지스터(PM2)는 드레인이 공통 노드(SN2)에 연결되며, 드레인을 통해 증폭부(1520)의 제27 NMOS 트랜지스터(NM27)에 연결될 수 있다 제3 PMOS 트랜지스터(PM3)는 부클록 신호(/CLK5)에 의해 제어되고, 전원 전압을 제공하며, 드레인을 통해 증폭부(1520)의 인버터(IV1 및 IV2)와 연결될 수 있다.
도 16은 일 실시예에 따른 클록 데이터 복원 회로의 블록도이다.
도 16을 참조하면, 일 실시예에 따른 클록 데이터 복원 회로(320)는 데이터 비트들(EQD) 및 에지 비트들(EQE)에 기초하여 복원된 클록 신호(CLK)를 생성할 수 있다. 복원된 클록 신호(CLK)는 데이터 클록 신호(CKD), 에지 클록 신호(CKE), 및 에러 클록 신호(CKR)를 포함할 수 있다. 또한, 클록 데이터 복원 회로(320)는 데이터 비트들(EQD), 에지 비트들(EQE), 및 에러 값(EQR)을 병렬화하여 신호들(DSD, DSE, 및 DSR)을 출력할 수 있다.
일 실시예에 따른 클록 데이터 복원 회로(320)는 위상 검출기(Phase Detector(PD); 610), 클록 신호 생성기(clock generator(CGEN); 620), 및 병렬화기(deserializer(DES); 630)를 포함할 수 있다.
위상 검출기(610)는 데이터 비트들(EQD)과 에지 비트들(EQE)이 같은지 여부를 판정할 수 있다. 예를 들어, 위상 검출기(610)는 배타적논리합 게이트(exclusive OR(XOR) gate)를 포함할 수 있다. 배타적논리합 게이트는 데이터 비트들(EQD)과 에지 비트들(EQE) 중 인접한 샘플링 결과값인 데이터 비트 및 에지 비트를 비교할 수 있다. 위상 검출기(610)는 판정 결과에 따라 업 신호(UP) 또는 다운 신호(DN)를 출력할 수 있다.
일 실시예에서, 데이터 비트들(EQD)은 제1 내지 제5 데이터 비트를 포함하고, 에지 비트들(EQE)은 제1 내지 제5 에지 비트를 포함할 수 있다. 여기서, 제1 에지 비트는 제1 데이터 비트와 제2 데이터 비트 사이의 에지 샘플링 결과일 수 있다. 위상 검출기(610)는 제1 데이터 비트와 제1 에지 비트를 비교할 수 있다. 제1 데이터 비트와 제1 에지 비트가 같으면, 위상 검출기(610)는 클록 신호(CLK)를 뒤로 밀기 위한 업 신호(UP)를 출력할 수 있다. 제1 데이터 비트와 제2 에지 비트가 같으면, 위상 검출기(610)는 클록 신호(CLK)를 앞으로 당기기 위한 다운 신호(DN)를 출력할 수 있다. 업 신호(UP) 및 다운 신호(DN)는 비교 대상인 데이터 비트 및 에지 비트의 샘플링 시점에 대한 정보를 포함할 수 있다.마찬가지로, 위상 검출기(610)는 제1 에지 비트와 제2 데이터 비트를 비교할 수 있으며, 나머지 데이터 비트들 및 나머지 에지 비트들도 비교할 수 있다.
클록 신호 생성기(520)는 위상 검출기(610)의 업 신호(UP) 또는 다운 신호(DN)에 응답하여 클록 신호(CLK)의 위상을 제어할 수 있다. 클록 신호 생성기(520)는 샘플링 시점에 클록 신호(CLK)의 위상을 당기거나 밀 수 있다. 클록 신호 생성기(520)는 복원된 클록 신호(CLK)를 출력할 수 있다.
병렬화기(630)는 복수의 데이터 비트들(EQD), 복수의 에지 비트들(EQE), 및 에러 값(EQR)으로부터 병렬화된 신호들(DSD, DSE, 및 DSR)을 출력할 수 있다. 신호들(DSD, DSE, 및 DSR)은 컨트롤러에 입력되어 제어 코드를 생성하기 위해 사용될 수 있다.
도 17은 일 실시예에 따른 컨트롤러의 블록도이다.
도 17을 참조하면, 일 실시예에 따른 컨트롤러(330)는 신호들(DSD, DSE, 및 DSR)에 기초하여 제1 제어 코드(CTR1) 및 제2 제어 코드(CTR2)를 출력할 수 있다. 제1 제어 코드(CTR1)는 제1 등화기의 등화 계수를 제어하기 위한 코드이고, 제2 제어 코드(CTR2)는 제2 등화기의 등화 계수를 제어하기 위한 코드일 수 있다.
컨트롤러(330)는 제1 코드 결정 회로(Code Decision Circuit(CDC1); 710) 및 제2 코드 결정 회로(CDC2; 720)를 포함할 수 있다. 제1 코드 결정 회로(710)는 신호들(DSD, DSE, 및 DSR)에 기초하여 제1 제어 코드(CTR1)를 출력할 수 있다. 제1 코드 결정 회로(710)는 신호들(DSD, DSE, 및 DSR)로부터 탭 계수를 결정할 수 있다. 제1 코드 결정 회로(710)는 탭 계수를 누적함으로써 누적값을 생성하고, 누적값에 가중치를 사용하여 연산을 수행할 수 있다. 제1 코드 결정 회로(710)는 연산 결과에 기초하여 제1 제어 코드(CTR1)를 생성할 수 있다. 제1 코드 결정 회로(710)는 연산을 수행하기 위한 가중 가산기(weighted summer)를 포함할 수 있다. 제1 코드 결정 회로(710)는 연산 결과를 이전 연산 결과와 비교하고, 비교 결과에 따라 제1 제어 코드(CTR1)의 값을 증가시키거나 또는 감소시킬 수 있다. 즉, 제1 코드 결정 회로(710)는 저등화 상태인 경우 제1 제어 코드(CTR1)의 값을 증가시키고, 과등화 상태인 경우 제1 제어 코드(CTR1)의 값을 감소시켜 제1 등화기가 양호 등화 상태가 되도록 어댑테이션을 수행할 수 있다.
제2 코드 결정 회로(720)는 신호들(DSD, DSE, 및 DSR)로부터 탭 계수를 결정할 수 있다. 제2 코드 결정 회로(720)는 탭 계수를 누적함으로써 누적값을 생성하고, 누적값에 기초하여 제2 제어 코드(CTR2)를 생성할 수 있다. 제2 코드 결정 회로(720)는 연산 결과를 이전 연산 결과와 비교하고, 비교 결과에 따라 제2 제어 코드(CTR2)의 값을 증가시키거나 또는 감소시킬 수 있다. 즉, 제2 코드 결정 회로(720)는 저등화 상태인 경우 제2 제어 코드(CTR2)의 값을 증가시키고, 과등화 상태인 경우 제2 제어 코드(CTR2)의 값을 감소시켜 제2 등화기가 양호 등화 상태가 되도록 어댑테이션을 수행할 수 있다.
도 18은 일 실시예에 따른 제1 코드 결정 회로의 블록도이고, 도 19는 일 실시예에 따른 패턴 필터와 연산 로직의 동작을 설명하기 위한 도면이고, 도 20 및 21은 일 실시예에 따른 패턴 필터와 연산 로직의 저등화 상태에서의 동작을 설명하기 위한 도면이고, 도 22 및 23은 일 실시예에 따른 패턴 필터와 연산 로직의 양호 등화 상태에서의 동작을 설명하기 위한 도면이고, 도 24 및 25는 일 실시예에 따른 패턴 필터와 연산 로직의 과등화 상태에서의 동작을 설명하기 위한 도면이고, 도 26은 일 실시예에 따른 연산 로직의 등화 상태에 따른 동작을 설명하기 위한 도면이고, 도 27는 일 실시예에 따른 가중 가산기의 동작을 설명하기 위한 도면이고, 도 28은 일 실시예에 따른 전자 시스템의 구성요소들이 출력하는 신호의 그래프이다.
도 18을 참조하면, 일 실시예에 따른 제1 코드 결정 회로(710a)는 신호들(DSD, DSE, 및 DSR)에 기초하여 제1 제어 코드(CTR1)를 생성할 수 있다. 제1 코드 결정 회로(710a)는 패턴 필터(pattern filter(PFT); 810), 연산 로직(operation logic(OP LOGIC); 820), 가중 가산기(830), 및 코드 결정기(code determiner(CDD); 840)를 포함할 수 있다.
패턴 필터(810)는 신호들(DSD 및 DSE)에서 특정 패턴을 갖는 신호를 필터링(선택)할 수 있다. 신호들(DSD 및 DSE)은 복수 개 비트를 포함하는 신호이고, 특정 패턴은 로우 레벨과 하이 레벨의 조합으로 표현되며, 신호들(DSD 및 DSE)의 비트 수에 따라 결정될 수 있다. 일 실시예에서, 신호들(DSD 및 DSE)은 5비트 신호이고, 패턴 필터(810)는 신호들(DSD 및 DSE) 중 특정 패턴을 갖는 신호들을 필터링할 수 있다. 예를 들어, 특정 패턴은 'L-H-H-H-H', 'L-H-L-H-H', 'L-H-H-H-L', 'L-H-L-H-H', 'L-L-L-H-H' 등일 수 있다. 여기서, 'L'은 로우 레벨이고, 'H'는 하이 레벨을 나타낼 수 있다.
연산 로직(820)은 패턴 필터(810)가 필터링한 신호로부터 전압 관계식을 결정할 수 있다. 예를 들어, 연산 로직(820)은 SSLMS 알고리즘을 사용하여 전압 관계식을 결정할 수 있다. 전압 관계식은 프리 커서와 포스트 커서가 메인 커서에 미치는 간섭을 나타내는 수식일 수 있다.
연산 로직(820)은 복수의 전압 관계식으로부터 탭 계수(tap coefficient)를 결정할 수 있다. 탭 계수는 프리 커서 또는 포스트 커서가 메인 커서에 미치는 간섭을 의미할 수 있다. 연산 로직(820)은 커서마다 탭 계수를 결정할 수 있다. 예를 들어, 메인 커서를 기준으로 +t UI(t는 실수)에 위치하는 커서에 대응하는 탭 계수를 ht로 표현할 수 있다. 즉, 메인 커서를 기준으로 +1 UI에 위치하는 포스트 커서에 대응하는 탭 계수를 h1로 표현하고, 메인 커서를 기준으로 +1.5 UI에 위치하는 포스트 커서에 대응하는 탭 계수를 h1.5로 표현할 수 있다. 한편, 메인 커서를 기준으로 -1 UI에 위치하는 프리 커서에 대응하는 탭 계수는 h-1로 표현할 수 있다. 제1 코드 결정 회로(710a)는 탭 계수 h1 및 탭 계수 h1.5 사이의 신호의 값이 0에 수렴하도록 제1 제어 코드(CTR1)를 결정할 수 있다.
도 19를 함께 참조하면, 패턴 필터(810)는 신호들(DSD 및 DSE) 중 패턴들(PTN DC, PTN h1, 및 PTN h1.5)과 일치하는 신호를 필터링할 수 있다. 패턴(PTN DC)은 'L-H-H-H-H'이고, 패턴(PTN h1)은 'L-H-L-H-H'이고, 패턴들(PTN h1.5)은 'L-H-L-H-H' 및 'L-L-L-H-H'일 수 있다. 도 19의 상단에서 '-1'은 데이터 비트(DFED1)에 대응하고, '0'은 데이터 비트(DFED2)에 대응하고, '1'은 데이터 비트(DFED3)에 대응하고, '2'는 데이터 비트(DFED4)에 대응하고, '3'은 후속하는 데이터 비트(DFED0)에 대응할 수 있다.
연산 로직(820)은 패턴들(PTN DC, PTN h1, 및 PTN h1.5) 각각에 대응하는 복수의 전압 관계식을 결정할 수 있다. 연산 로직(820)은 수학식 2와 같이 패턴(PTN DC)에 대한 전압 관계식을 결정할 수 있다.
DDC(t)는 패턴(PTN DC)의 메인 커서에서의 아날로그 전압을 나타내고, h3는 +3 UI의 포스트 커서가 메인 커서에 미치는 간섭을 나타내고, h2는 +2 UI의 포스트 커서가 메인 커서에 미치는 간섭을 나타내고, h1는 +1 UI의 포스트 커서가 메인 커서에 미치는 간섭을 나타내고, h0는 메인 커서에서의 값을 나타내고, h-1은 -1 UI의 프리 커서가 메인 커서에 미치는 간섭을 나타낸다. 수학식 2에서 h3, h2, h1, h0, h-1의 계수인 -1, +1, +1, +1, +1은 'L-H-H-H-H'의 패턴(PTN DC)에 대응한다.
연산 로직(820)은 수학식 3과 같이 패턴(PTN h1)에 대한 전압 관계식을 결정할 수 있다.
Dh1(t)는 패턴(PTN h1)의 메인 커서에서의 아날로그 전압을 나타내고, h3는 +3 UI의 포스트 커서가 메인 커서에 미치는 간섭을 나타내고, h2는 +2 UI의 포스트 커서가 메인 커서에 미치는 간섭을 나타내고, h1는 +1 UI의 포스트 커서가 메인 커서에 미치는 간섭을 나타내고, h0는 메인 커서에서의 값을 나타내고, h-1은 -1 UI의 프리 커서가 메인 커서에 미치는 간섭을 나타낸다. 수학식 3에서 h3, h2, h1, h0, h-1의 계수인 -1, +1, -1, +1, +1은 'L-H-L-H-H'의 패턴(PTN h1)에 대응한다.
연산 로직(820)은 수학식 4와 같이 패턴들(PTN h1.5)에 대한 전압 관계식들을 결정할 수 있다. 패턴 필터(810)는 두 개 유형의 패턴을 갖는 신호들을 필터링할 수 있다.
Dh1.5_1(t)는 'L-H-L-H-H'의 패턴(PTN h1.5)의 메인 커서에서의 아날로그 전압을 나타내고, Dh1.5_2(t)는 'L-L-L-H-H'의 패턴(PTN h1.5)의 메인 커서에서의 아날로그 전압을 나타내고, h2.5는 +2.5 UI의 포스트 커서가 메인 커서에 미치는 간섭을 나타내고, h1.5는 +1.5 UI의 포스트 커서가 메인 커서에 미치는 간섭을 나타내고, h-1.5는 -1.5 UI의 프리 커서가 메인 커서에 미치는 간섭을 나타낸다. 수학식 4에서 h2.5, h1.5, h-1.5의 계수인 -1, ±1, +1은 각각의 패턴들(PTN h1.5)에 대응한다.
연산 로직(820)은 수학식 2의 DDC(t)와 수학식 3의 Dh1(t)의 차이를 계산하여 탭 계수(h1)를 결정할 수 있다. 또한, 연산 로직(820)은 수학식 4의 Dh1.5_1(t)와 Dh1.5_2(t)의 차이를 계산하여 탭 계수(h1.5)를 결정할 수 있다.
연산 로직(820)은 누적값(ACC1 및 ACC1.5)을 출력하는 카운터(counter)를 포함할 수 있다. 연산 로직(820)은 누적값(ACC1 및 ACC1.5)을 가중 가산기(830)에 출력할 수 있다. 연산 로직(820)은 데이터 비트들(DSD) 및 에러 비트(DSR)에 기초하여 누적값(ACC1 및 ACC1.5)을 생성할 수 있다. 예를 들어, 연산 로직(820)은 수학식 5를 사용하여 누적값(ACC1 및 ACC1.5)을 생성할 수 있다.
여기서, w는 실수로서 제거하고자 하는 ISI를 포함하는 커서 번호일 수 있다. W는 탭 계수 hw에 대응하는 값일 수 있다. ACCW(u)는 수학식 5에 따른 누적을 u번 수행한 값일 수 있다. △w는 어댑테이션의 속도를 나타내는 값일 수 있다. 예를 들어, △w가 작으면 어댑테이션 속도가 느리고, △w가 크면 어댑테이션 속도가 빠를 수 있다. △w는 사용자에 의해 미리 결정될 수 있다. 일 실시예에서, △w는 1로 설정될 수 있다. dn-w는 샘플링 시점을 기준으로 +w UI 시점의 데이터이고, sign(dn-w)는 dn-w의 부호이고, sign(en)은 샘플링 시점의 에러 비트(DSR)인 en의 부호이다. 예를 들어, ACC1(u)의 경우 dn-w 은 데이터 샘플링 시점을 기준으로 +w UI의 포스트 커서에 대응하는 값을 u번 누적한 값이고, ACC1.5(u)의 경우 dn-w은 에지 샘플링 시점을 기준으로 +1.5 UI의 포스트 커서에 대응하는 값을 u번 누적한 값일 수 있다. 연산 로직(820)은 누적을 u+1번 수행한 특정 시점에서 ACCW(u+1)을 누적값(ACCw)으로서 사용할 수 있다.
이상에서는 설명의 편의를 위해 h1, h1.5를 결정하는 구성에 대해서만 설명하였으나, h2, h2.5, h3 등에 대해서도 동일한 방식이 적용될 수 있다.
도 20 내지 26에서는 연산 로직(820)이 누적값(ACC1.5)을 계산하는 구성을 설명한다.
도 20에서는 저등화 상태에서의 샘플 비트들 사이의 관계를 설명한다. 도 20에서 td1~td5는 데이터 샘플링 시점들을 나타내고 te1~te4는 에지 샘플링 시점들을 나타낸다.
도 20을 참조하면, 저등화 상태에서의 저주파 패턴의 등화 신호(EQF1) 및 고주파 패턴의 등화 신호(EQF2)의 파형들이 함께 도시되어 있다. 저등화 상태인 경우 저주파 패턴의 등화 신호(EQF1)에서 에지 샘플링 시점(te4)의 에지는 1.5 UI 만큼 선행하는 데이터 샘플링 시점(td3)의 데이터가 로우 레벨이므로 에지 샘플링 시점(te4)보다 늦춰진다. 또한, 저등화 상태인 경우 고주파 패턴의 등화 신호(EQF2)에서 에지 샘플링 시점(te4)의 에지는 1.5 UI 만큼 선행하는 데이터 샘플링 시점(td3)의 데이터가 하이 레벨이므로 에지 샘플링 시점(te4)보다 앞당겨진다.
이와 같은 심볼간 간섭에 의해 데이터 샘플링 시점(td3)에서의 신호 레벨(V3) 및 에지 샘플링 시점(te4)에서의 신호 레벨(V1, V2)을 기준 전압(VREF)과 비교하여 샘플링한 결과가 도 21에 도시되어 있다. 도 21에서와 같이, 저등화 상태에서는 저주파 패턴의 등화 신호(EQF1) 및 고주파 패턴의 등화 신호(EQF2)에 관계없이 데이터 샘플링 시점(td3)에서의 데이터 비트 및 에지 샘플링 시점(te4)에서의 에지 비트는 동일한 논리 레벨, 즉 동일한 비트 값을 갖는다.
연산 로직(820)은 수학식 5에 따라 등화 신호(EQF1)의 경우 td3의 부호인 -1과 te4의 부호인 -1을 곱하여 +1을 획득할 수 있다. 또한, 연산 로직(820)은 수학식 5에 따라 등화 신호(EQF2)의 경우 td3의 부호인 +1과 te4의 부호인 +1을 곱하여 +1을 획득할 수 있다. 이에 따라, 연산 로직(820)은 누적값(ACC1.5)을 1만큼 증가시킬 수 있다. 연산 로직(820)은 수학식 5에 따른 값들을 누적한 누적값(ACC1.5)을 통해 등화 상태를 정확히 판정할 수 있다..
도 22에서는 양호 등화 상태에서의 샘플 비트들 사이의 관계를 설명한다. 도 22에서 td1~td5는 데이터 샘플링 시점들을 나타내고 te1~te4는 에지 샘플링 시점들을 나타낸다.
도 22를 참조하면, 양호 등화 상태에서는 데이터 샘플링 시점들(td1~td5)은 각 데이터 비트의 중앙에 매우 근접하여 위치하고 에지 샘플링 시점들(te1~te4)은 각 에지에 매우 근접하여 위치한다. 데이터 샘플링 시점(td3)에서의 신호 레벨(V3) 및 에지 샘플링 시점(te4)에서의 신호 레벨(V1, V2)을 기준 전압(VREF)과 비교하여 샘플링한 결과가 도 23에 도시되어 있다.
도 23에서와 같이, 양호 등화 상태에서는 에지 샘플링 시점(te4)의 등화 신호들(EQF1, EQF2)의 신호 레벨은 기준 전압(VREF)에 근접할 수 있다. 이에, 데이터 샘플링 시점(td3)에서의 데이터 비트 및 에지 샘플링 시점(te4)에서의 에지 비트는 저등화 상태에서와 같이 서로 동일한 비트 값을 가질 수도 있고 과등화 상태에서와 같이 서로 다른 비트 값들을 가질 수도 있다. 다시 말해, 양호 등화 상태에서는 저등화 상태로 판정될 확률과 과등화 상태로 판정될 확률은 거의 같게 된다.
연산 로직(820)은 수학식 5에 따라 등화 신호(EQF1)의 경우 td3의 부호인 -1과 te4의 부호인 +1 또는 -1을 곱하여 +1 또는 -1을 획득할 수 있다. 또한, 연산 로직(820)은 수학식 5에 따라 등화 신호(EQF2)의 경우 td3의 부호인 +1과 te4의 부호인 +1 또는 -1을 곱하여 +1 또는 -1을 획득할 수 있다. 이에 따라, 연산 로직(820)은 비슷한 확률로 누적값(ACC1.5)을 1만큼 증가시키거나. 1만큼 감소시킬 수 있다. 연산 로직(820)은 수학식 5에 따른 값들을 누적한 누적값(ACC1.5)을 통해 등화 상태를 정확히 판정할 수 있다.
도 24에서는 과등화 상태에서의 샘플 비트들 사이의 관계를 설명한다. 도 24에서 td1~td5는 데이터 샘플링 시점들을 나타내고 te1~te4는 에지 샘플링 시점들을 나타낸다.
도 24를 참조하면, 과등화 상태에서의 저주파 패턴의 등화 신호(EQF1) 및 고주파 패턴의 등화 신호(EQF2)의 파형들이 함께 도시되어 있다. 과등화 상태인 경우 저주파 패턴의 등화 신호(EQF1)에서 에지 샘플링 시점(te4)의 에지는 1.5 UI 만큼 선행하는 데이터 샘플링 시점(td3)의 데이터가 로우 레벨이므로 에지 샘플링 시점(te4)보다 앞당겨진다. 또한, 과등화 상태인 경우 고주파 패턴의 등화 신호(EQF2)에서 에지 샘플링 시점(te4)의 에지는 1.5 UI 만큼 선행하는 데이터 샘플링 시점(td3)의 데이터가 하이 레벨이므로 에지 샘플링 시점(te4)보다 늦춰진다.
이와 같은 심볼간 간섭에 의해 데이터 샘플링 시점(td3)에서의 신호 레벨(V3) 및 에지 샘플링 시점(te4)에서의 신호 레벨(V1, V2)을 기준 전압(VREF)과 비교하여 샘플링한 결과가 도 25에 도시되어 있다. 도 25에 도시된 바와 같이, 저등화 상태에서는 저주파 패턴의 등화 신호(EQF1) 및 고주파 패턴의 등화 신호(EQF2)에 관계없이 데이터 샘플링 시점(td3)에서의 데이터 비트 및 에지 샘플링 시점(te4)에서의 에지 비트는 서로 다른 논리 레벨들, 즉 서로 다른 비트 값들을 갖는다.
연산 로직(820)은 수학식 5에 따라 등화 신호(EQF1)의 경우 td3의 부호인 -1과 te4의 부호인 +1을 곱하여 -1을 획득할 수 있다. 또한, 연산 로직(820)은 수학식 5에 따라 등화 신호(EQF2)의 경우 td3의 부호인 +1과 te4의 부호인 -1을 곱하여 -1을 획득할 수 있다. 이에 따라, 연산 로직(820)은 누적값(ACC1.5)을 1만큼 감소시킬 수 있다. 연산 로직(820)은 수학식 5에 따른 값들을 누적한 누적값(ACC1.5)을 통해 등화 상태를 정확히 판정할 수 있다.
본 발명의 실시예들에 따라서, 누적 시간 동안 비교 대상이 되는 데이터 비트, 에지 비트, 및 에러 비트에 기초한 누적값에 따라 등화 상태를 정확히 판정할 수 있다.
도 26을 참조하면, 제1 제어 코드 및 누적값 사이의 관계의 일 예를 설명한다. 도 26에서, 가로축은 시간을 나타내고 세로축은 연산 로직의 카운터가 출력하는 누적값을 나타낸다. ta는 누적 개시 시간을 나타내고, tb는 누적 종료 시간을 나타낸다.
예를 들어, 도 26에 도시된 바와 같이, 제1 제어 코드가 제1 코드(CTR1_1) 및 제2 코드(CTR1_2)인 경우에는 저등화 상태에 해당하고, 제1 제어 코드가 제3 코드(CTR1_3)인 경우에는 양호 등화 상태에 해당하고, 제1 제어 코드가 제4 코드(CTR1_4) 및 제5 코드(CTR1_5)인 경우에는 과등화 상태에 해당할 수 있다.
일 실시예에서, 도 18의 코드 결정기(840)는 누적값이 제1 기준 값(NTH)보다 큰 경우 등화 신호가 저등화된 상태인 것으로 결정하고, 등화기의 등화 강도가 증가하도록 제1 제어 코드를 증가시킬 수 있다. 예를 들어, 제1 코드(CTR1_1)에 상응하는 제1 누적값(ACV1) 및 제2 코드(CTR1_2)에 상응하는 제2 누적값(ACV2)은 제1 기준 값(NTH)보다 크므로 코드 결정기(840)는 제1 제어 코드를 제1 코드(CTR1_1) 및 제2 코드(CTR1_2)보다 크도록 증가시킬 수 있다.
반면에, 코드 결정기(840)는 누적값이 제2 기준 값(NTL)보다 작은 경우 등화 신호가 과등화된 상태인 것으로 결정하고, 등화기의 등화 강도가 감소하도록 제1 제어 코드를 감소할 수 있다. 예를 들어, 제4 코드(CTR1_4)에 상응하는 제4 누적값(ACV4) 및 제5 코드(CTR1_5)에 상응하는 제5 누적값(ACV5)은 제2 기준 값(NTL)보다 작으므로 코드 결정기(840)는 제1 제어 코드를 제4 코드(CTR1_4) 및 제5 코드(CTR1_5)보다 작도록 감소시킬 수 있다.
한편 코드 결정기(840)는 누적값이 제1 기준 값(NTH) 및 제2 기준 값(NTL) 사이인 경우 제1 제어 코드를 조절하지 않고 그대로 유지할 수 있다. 예를 들어, 제3 코드(CTR1_3)에 상응하는 제3 누적값(ACV3)은 제1 기준 값(NTH)보다 작고 제2 기준 값(NTL)보다 크므로 제3 코드(CTR1_3)를 변경 없이 그대로 유지할 수 있다. 설명의 편의를 위해 도 26에서 세로축의 임의의 위치에 제1 기준 값(NTH) 및 제2 기준 값(NTL)을 도시하였으나, 반드시 이에 한정되는 것은 아니고, 제1 기준 값(NTH) 및 제2 기준 값(NTL)은 다른 값으로 변경되어 구현될 수도 있다.
도 27은 도 18의 가중 가산기(830)의 곱셈기(831 및 832)에서 사용되는 가중치(W1 및 W1.5)를 계산하는 방식을 아이 다이어그램을 통해 설명한다. 도 1의 수신기(300)는 아이 다이어그램에서의 아이 면적(AEYE)이 최대가 되도록 등화기를 제어할 수 있다. 도 27에서는 +1 UI의 포스트 커서 및 +1.5 UI의 포스트 커서를 제외한 모든 ISI 성분이 0 이라고 가정할 수 있다. 즉, +1 UI의 포스트 커서 및 +1.5 UI의 포스트 커서만이 메인 커서에 영향을 미치는 것으로 가정할 수 있다.
아이 면적(AEYE)은 수학식 6과 같이 표현할 수 있다.
여기서, AEYE는 아이 면적을 나타내고, ACCMax는 +1 UI의 포스트 커서에 대한 카운터의 최대 누적값을 나타내고, ACC1은 연속 시간 선형 등화기의 수렴 시점에서 +1 UI의 포스트 커서에 대한 카운터의 누적값을 나타내고, ACC1.5는 연속 시간 선형 등화기의 수렴 시점에서 +1.5 UI의 포스트 커서에 대한 카운터의 누적값을 나타낸다. 또한, (ACCMax - ACC1)은 아이 높이(eye height)에 해당하고, (ACCMax - ACC1.5)는 아이 폭(eye width)에 해당할 수 있다.
즉, 아이 면적(AEYE)은 아이 높이와 아이 폭의 곱으로 나타낼 수 있는데, C1= ACCMax 2로, C2= ACCMax로 정의하면, 수학식 6은 수학식 7과 같이 나타낼 수 있다.
연속 시간 선형 등화기가 수렴에 가까워질수록 (ACC1*ACC1.5)은 다른 항에 비해 훨씬 작은 값을 가지게 되어 무시할 수 있다. 이에, 수학식 7은 수학식 8과 같이 간단히 (ACC1+ACC1.5)에 대한 함수로 표현할 수 있다.
따라서, 동일 가중치(W1= W1.5= 0.5)의 조건에서 (ACC1+ACC1.5)를 최소화시키는 지점으로 연속 시간 선형 등화기가 수렴하게 되면, 연속 시간 선형 등화기는 최대 아이 면적(AEYE)을 가질 수 있다.
다시 도 18을 참조하면, 가중 가산기(830)는 누적값(ACC1 및 ACC1.5)에 각각 가중치(W1 및 W1.5)를 곱하여 더할 수 있다. 가중치(W1 및 W1.5)는 0.5로 동일할 수 있다. 가중 가산기(830)는 곱셈기(multiplier; 831 및 832) 및 가산기(833)를 포함할 수 있다. 곱셈기(831)는 누적값(ACC1)에 가중치(W1)를 곱하고, 곱셈기(832)는 누적값(ACC1.5)에 가중치(W1.5)를 곱할 수 있다. 가산기(833)는 곱셈기(831)의 곱셈 결과(ACC1 * W1) 및 곱셈기(832)의 곱셈 결과(ACC1.5 * W1.5)를 더하고, 덧셈 결과(ACC1 * W1 + ACC1.5 * W1.5)를 코드 결정기(840)에 출력할 수 있다.
코드 결정기(840)는 덧셈 결과(ACC1 * W1 + ACC1.5 * W1.5)에 기초하여 제1 제어 코드(CTR1)를 결정할 수 있다. 예를 들어, 코드 결정기(840)는 덧셈 결과(ACC1 * W1 + ACC1.5 * W1.5)가 최소가 되도록 제1 제어 코드(CTR1)를 조절할 수 있다. 코드 결정기(840)는 현재 덧셈 결과(ACC1 * W1 + ACC1.5 * W1.5)와 이전 덧셈 결과를 비교할 수 있다. 코드 결정기(840)는 현재 덧셈 결과(ACC1 * W1 + ACC1.5 * W1.5)가 이전 덧셈 결과보다 작으면 제1 제어 코드(CTR1)를 증가시킬 수 있다. 코드 결정기(840)는 현재 덧셈 결과(ACC1 * W1 + ACC1.5 * W1.5)가 이전 덧셈 결과보다 크면 제1 제어 코드(CTR1)를 감소시킬 수 있다. 일 실시예에서, 코드 결정기(840)는 제1 제어 코드(CTR1)를 1 비트 씩 증가시키거나 감소시킬 수 있다. 일 실시예에서, 코드 결정기(840)는 바이너리 스캔(binary scan) 방식으로 제1 제어 코드(CTR1)를 증가시키거나 감소시킬 수 있다. 바이너리 스캔 방식은 처음에 큰 폭으로 비트를 증가시키고, 후속 스캔에서는 감소된 폭으로 비트를 증가시키는 방식을 의미할 수 있다.
도 28에서는 전자 시스템을 구성하는 채널, 연속 시간 선형 등화기, 데이터 등화기, 및 에지 등화기의 출력을 설명한다. 도 28을 참조하면, 채널의 싱글 펄스 응답 그래프(2810), 연속 시간 선형 등화기의 싱글 펄스 응답 그래프(2820), 데이터 등화기의 싱글 펄스 응답 그래프(2830), 및 에지 등화기의 싱글 펄스 응답 그래프(2840)를 확인할 수 있다.
채널의 싱글 펄스 응답 그래프(2810)는 포스트 탭 계수(h1, h1.5, h2, h2.5, h3)의 데이터가 0보다 큰 값으로 존재하는 것을 나타낼 수 있다. 연속 시간 선형 등화기는 컨트롤러의 제1 제어 코드에 따라 포스트 탭 계수(h1 및 h1.5) 사이에 존재하는 포인트(hop)로 데이터를 수렴시킬 수 있다. 이에, 연속 시간 선형 등화기의 싱글 펄스 응답 그래프(2820)의 그래프(2821)는 포인트(hop)에 대응하는 간섭이 제거되었다.
연속 시간 선형 등화기의 싱글 펄스 응답 그래프(2820)에서는 그래프(2821)들과 함께 그래프들(2822 및 2823)이 표시되었다. 그래프(2822)는 연속 시간 선형 등화기가 포스트 탭 계수(h1)의 간섭을 제거한 경우의 그래프이고, 그래프(2823)는 연속 시간 선형 등화기가 포스트 탭 계수(h1.5)의 간섭을 제거한 경우의 그래프이다. 그래프들(2822 및 2823)은 포스트 탭 계수(h2) 이후의 간섭들이 그래프(2821)에 비해 더 클 수 있다. 따라서, 연속 시간 선형 등화기가 포스트 탭 계수(h1 및 h1.5)의 간섭들을 제거하는 것보다, 포인트(hop)에 대응하는 간섭을 제거하는 것이 최적의 아이 오프닝에 더욱 효과적일 수 있다.
데이터 등화기의 싱글 펄스 응답 그래프(2830)는 데이터 등화기가 포스트 탭 계수(h2 및 h3)의 간섭들을 제거한 것을 나타내고, 에지 등화기의 싱글 펄스 응답 그래프(2840)는 에지 등화기가 포스트 탭 계수(h1.5 및 h2.5)의 간섭들을 제거한 것을 나타낸다. 도 28에서는 3탭 등화기가 포스트 탭 계수(h1, h1.5, h2, h2.5, h3)의 간섭들을 제거하는 것으로 설명하였으나, 반드시 이에 한정되는 것은 아니고, 복수 탭 등화기가 복수의 포스트 커서의 간섭들을 제거하는 것으로 구현될 수도 있다.
도 29는 일 실시예에 따른 제1 코드 결정 회로의 블록도이고, 도 30은 일 실시예에 따른 전자 시스템의 구성요소들이 출력하는 신호의 그래프이다.
도 29를 참조하면, 일 실시예에 따른 제1 코드 결정 회로(710b)는 신호들(DSD, DSE, 및 DSR)에 기초하여 제1 제어 코드(CTR1)를 생성할 수 있다. 제1 코드 결정 회로(710b)는 패턴 필터(PFT; 910), 연산 로직(OP LOGIC; 920), 가중 가산기(930), 및 코드 결정기(CDD; 940)를 포함할 수 있다.
패턴 필터(910)는 신호들(DSD 및 DSE)에서 특정 패턴을 갖는 신호를 필터링할 수 있다. 신호들(DSD 및 DSE)은 복수 개 비트를 포함하는 신호이고, 특정 패턴은 로우 레벨과 하이 레벨의 조합으로 표현되며, 신호들(DSD 및 DSE)의 비트 수에 따라 결정될 수 있다. 일 실시예에서, 신호들(DSD 및 DSE)은 5비트 신호이고, 패턴 필터(910)는 신호들(DSD 및 DSE) 중 특정 패턴을 갖는 신호들을 필터링할 수 있다. 예를 들어, 특정 패턴은 'L-H-H-H-H', 'L-H-L-H-H', 'L-H-H-H-L', 'L-H-L-H-H', 'L-L-L-H-H' 등일 수 있다. 여기서, 'L'은 로우 레벨이고, 'H'는 하이 레벨을 나타낼 수 있다.
도 19를 함께 참조하면, 패턴 필터(910)는 신호들(DSD 및 DSE) 중 패턴들(PTN DC, PTN h1, PTN h-1, 및 PTN h1.5)과 일치하는 신호를 필터링할 수 있다. 패턴(PTN DC)은 'L-H-H-H-H'이고, 패턴(PTN h1)은 'L-H-L-H-H'이고, 패턴(PTN h-1)은 'L-H-H-H-L'이고, 패턴들(PTN h1.5)은 'L-H-L-H-H' 및 'L-L-L-H-H'일 수 있다.
연산 로직(920)은 패턴들(PTN DC, PTN h1, PTN h-1, 및 PTN h1.5) 각각에 대응하는 복수의 전압 관계식을 결정할 수 있다. 전압 관계식은 프리 커서와 포스트 커서가 메인 커서에 미치는 간섭을 나타내는 수식일 수 있다.
연산 로직(920)은 복수의 전압 관계식으로부터 탭 계수를 결정할 수 있다. 탭 계수는 프리 커서 또는 포스트 커서가 메인 커서에 미치는 간섭을 의미할 수 있다. 연산 로직(920)은 커서마다 탭 계수를 결정할 수 있다. 예를 들어, 메인 커서를 기준으로 +t UI(t는 실수)에 위치하는 커서에 대응하는 탭 계수를 ht로 표현할 수 있다. 즉, 메인 커서를 기준으로 +1 UI에 위치하는 포스트 커서에 대응하는 탭 계수를 h1로 표현하고, 메인 커서를 기준으로 +1.5 UI에 위치하는 포스트 커서에 대응하는 탭 계수를 h1.5로 표현할 수 있다. 한편, 메인 커서를 기준으로 -1 UI에 위치하는 프리 커서에 대응하는 탭 계수는 h-1로 표현할 수 있다.
연산 로직(920)은 수학식 2 내지 4에서 상술한 바와 같이, 탭 계수 h1 및 h1.5를 결정할 수 있다. 또한, 또한, 연산 로직(920)은 수학식 9와 같이 패턴(PTN h-1)에 대한 전압 관계식을 결정할 수 있다.
Dh-1(t)는 패턴(PTN h-1)의 메인 커서에서의 아날로그 전압을 나타내고, h3는 +3 UI의 포스트 커서가 메인 커서에 미치는 간섭을 나타내고, h2는 +2 UI의 포스트 커서가 메인 커서에 미치는 간섭을 나타내고, h1는 +1 UI의 포스트 커서가 메인 커서에 미치는 간섭을 나타내고, h0는 메인 커서에서의 값을 나타내고, h-1은 -1 UI의 프리 커서가 메인 커서에 미치는 간섭을 나타낸다. 수학식 9에서 h3, h2, h1, h0, h-1의 계수인 -1, +1, +1, +1, -1은 'L-H-H-H-L'의 패턴(PTN h-1)에 대응한다.
연산 로직(920)은 수학식 2의 DDC(t)와 수학식 9의 Dh-1(t)의 차이를 계산하여 탭 계수(h-1)를 결정할 수 있다. 연산 로직(920)은 탭 계수(h-1)를 제거하기 위한 가중치 오프셋(WD)을 결정하는 오프셋 로직(OFS; 921)을 포함할 수 있다. 오프셋 로직(921)은 탭 계수(h-1)가 0보다 큰 경우, 가중치 오프셋(WD)을 증가시킬 수 있다. 오프셋 로직(921)은 탭 계수(h-1)가 0보다 작은 경우, 가중치 오프셋(WD)을 감소시킬 수 있다. 오프셋 로직(921)은 탭 계수(h-1)가 0에 수렴하는 경우 가중치 오프셋(WD)을 고정시킬 수 있다.
연산 로직(920)은 수학식 5에 기초하여 누적값(ACC1 및 ACC1.5)을 생성할 수 있다. 연산 로직(920)은 누적값(ACC1 및 ACC1.5)을 가중 가산기(930)에 출력할 수 있다.
가중 가산기(930)는 누적값(ACC1 및 ACC1.5)에 각각 가중치(W1 및 W1.5)를 곱하여 더할 수 있다. 가중치(W1)는 0.5에 가중치 오프셋(WD)을 더한 값일 수 있다. 가중치(W1.5)는 0.5에 가중치 오프셋(WD)을 뺀 값일 수 있다. 가중 가산기(930)는 곱셈기(931 및 932) 및 가산기(933)를 포함할 수 있다. 곱셈기(931)는 누적값(ACC1)에 가중치(W1)를 곱하고, 곱셈기(932)는 누적값(ACC1.5)에 가중치(W1.5)를 곱할 수 있다. 가산기(933)는 곱셈기(931)의 곱셈 결과(ACC1 * W1) 및 곱셈기(932)의 곱셈 결과(ACC1.5 * W1.5)를 더하고, 덧셈 결과(ACC1 * W1 + ACC1.5 * W1.5)를 코드 결정기(940)에 출력할 수 있다.
코드 결정기(940)는 덧셈 결과(ACC1 * W1 + ACC1.5 * W1.5)에 기초하여 제1 제어 코드(CTR1)를 결정할 수 있다. 예를 들어, 코드 결정기(940)는 덧셈 결과(ACC1 * W1 + ACC1.5 * W1.5)가 최소가 되도록 제1 제어 코드(CTR1)를 조절할 수 있다. 코드 결정기(940)는 현재 덧셈 결과(ACC1 * W1 + ACC1.5 * W1.5)와 이전 덧셈 결과를 비교할 수 있다. 코드 결정기(940)는 현재 덧셈 결과(ACC1 * W1 + ACC1.5 * W1.5)가 이전 덧셈 결과보다 작으면 제1 제어 코드(CTR1)를 증가시킬 수 있다. 코드 결정기(940)는 현재 덧셈 결과(ACC1 * W1 + ACC1.5 * W1.5)가 이전 덧셈 결과보다 크면 제1 제어 코드(CTR1)를 감소시킬 수 있다. 일 실시예에서, 코드 결정기(940)는 제1 제어 코드(CTR1)를 1 비트 씩 증가시키거나 감소시킬 수 있다. 일 실시예에서, 코드 결정기(940)는 바이너리 스캔 방식으로 제1 제어 코드(CTR1)를 증가시키거나 감소시킬 수 있다. 바이너리 스캔 방식은 처음에 큰 폭으로 비트를 증가시키고, 후속 스캔에서는 감소된 폭으로 비트를 증가시키는 방식을 의미할 수 있다.
도 30에서는 전자 시스템을 구성하는 채널, 연속 시간 선형 등화기, 데이터 등화기, 및 에지 등화기의 출력을 설명한다. 도 30을 참조하면, 채널의 싱글 펄스 응답 그래프(3010), 연속 시간 선형 등화기의 싱글 펄스 응답 그래프(3020), 데이터 등화기의 싱글 펄스 응답 그래프(3030), 및 에지 등화기의 싱글 펄스 응답 그래프(3040)를 확인할 수 있다.
채널의 싱글 펄스 응답 그래프(3010)는 프리 탭 계수(h-1)의 데이터가 0보다 큰 값으로 존재하고, 포스트 탭 계수(h1, h1.5, h2, h2.5, h3)의 데이터가 0보다 큰 값으로 존재하는 것을 나타낼 수 있다. 연속 시간 선형 등화기는 컨트롤러의 제1 제어 코드에 따라 프리 탭 계수(h-1)의 간섭을 제거하고, 포스트 탭 계수(h1 및 h1.5) 사이에 존재하는 포인트(hop)로 데이터를 수렴시킬 수 있다. 이에, 연속 시간 선형 등화기의 싱글 펄스 응답 그래프(3020)의 그래프(3021)는 프리 탭 계수(h-1)의 간섭이 제거되고, 포인트(hop)에 대응하는 간섭이 제거되었다.
연속 시간 선형 등화기의 싱글 펄스 응답 그래프(3020)에서는 그래프(3021)들과 함께 그래프들(3022 및 3023)이 표시되었다. 그래프(3022)는 연속 시간 선형 등화기가 포스트 탭 계수(h1)의 간섭을 제거한 경우의 그래프이고, 그래프(3023)는 연속 시간 선형 등화기가 포스트 탭 계수(h1.5)의 간섭을 제거한 경우의 그래프이다. 그래프들(3022 및 3023)은 포스트 탭 계수(h2) 이후의 간섭들이 그래프(3021)에 비해 더 클 수 있다. 따라서, 연속 시간 선형 등화기가 포스트 탭 계수(h1 및 h1.5)의 간섭들을 제거하는 것보다, 포인트(hop)에 대응하는 간섭을 제거하는 것이 최적의 아이 오프닝에 더욱 효과적일 수 있다.
데이터 등화기의 싱글 펄스 응답 그래프(3030)는 데이터 등화기가 포스트 탭 계수(h2 및 h3)의 간섭들을 제거한 것을 나타내고, 에지 등화기의 싱글 펄스 응답 그래프(3040)는 에지 등화기가 포스트 탭 계수(h1.5 및 h2.5)의 간섭들을 제거한 것을 나타낸다. 도 30에서는 3탭 등화기가 포스트 탭 계수(h1, h1.5, h2, h2.5, h3)의 간섭들을 제거하는 것으로 설명하였으나, 반드시 이에 한정되는 것은 아니고, 복수 탭 등화기가 복수의 포스트 커서의 간섭들을 제거하는 것으로 구현될 수도 있다.
도 31은 일 실시예에 따른 제2 코드 결정 회로의 블록도이다.
도 31을 참조하면, 일 실시예에 따른 제2 코드 결정 회로(720)는 신호들(DSD, DSE, 및 DSR)에 기초하여 제2 제어 코드(CTR2)를 생성할 수 있다. 제2 코드 결정 회로(720)는 패턴 필터(PFT; 1010), 연산 로직(OP LOGIC; 1020), 및 코드 결정기(CDD; 1030)를 포함할 수 있다.
패턴 필터(1010)는 신호들(DSD 및 DSE)에서 특정 패턴을 갖는 신호를 필터링할 수 있다. 신호들(DSD 및 DSE)은 복수 개 비트를 포함하는 신호이고, 특정 패턴은 로우 레벨과 하이 레벨의 조합으로 표현되며, 신호들(DSD 및 DSE)의 비트 수에 따라 결정될 수 있다. 일 실시예에서, 신호들(DSD 및 DSE)은 5비트 신호이고, 패턴 필터(1010)는 신호들(DSD 및 DSE) 중 특정 패턴을 갖는 신호들을 필터링할 수 있다. 예를 들어, 특정 패턴은 'L-H-H-H-H', 'L-H-L-H-H', 'L-H-H-H-L', 'L-H-L-H-H', 'L-L-L-H-H', 'L-L-H-H-H', 'H-L-H-L-L', 'L-L-H-L-L' 등일 수 있다. 여기서, 'L'은 로우 레벨이고, 'H'는 하이 레벨을 나타낼 수 있다.
연산 로직(1020)은 패턴 필터(1010)가 필터링한 신호로부터 전압 관계식을 결정할 수 있다. 예를 들어, 연산 로직(1020)은 SSLMS 알고리즘을 사용하여 전압 관계식을 결정할 수 있다. 전압 관계식은 포스트 커서가 메인 커서에 미치는 간섭을 나타내는 수식일 수 있다.
연산 로직(1020)은 복수의 전압 관계식으로부터 탭 계수를 결정할 수 있다. 탭 계수는 포스트 커서가 메인 커서에 미치는 간섭을 의미할 수 있다. 연산 로직(1020)은 포스트 커서마다 탭 계수를 결정할 수 있다. 예를 들어, 메인 커서를 기준으로 +t UI(t는 1보다 큰 실수)에 위치하는 커서에 대응하는 탭 계수를 ht로 표현할 수 있다. 즉, 메인 커서를 기준으로 +1.5 UI에 위치하는 포스트 커서에 대응하는 탭 계수를 h1.5로 표현하고, 메인 커서를 기준으로 +2 UI에 위치하는 포스트 커서에 대응하는 탭 계수를 h2로 표현할 수 있다. 같은 설명이 탭 계수 h2.5, h3 등에도 적용될 수 있다. 일 실시예에서, 제2 코드 결정 회로(720)는 탭 계수 h1.5, h2, h2.5, h3가 0에 수렴하도록 제2 제어 코드(CTR2)를 결정할 수 있다.
연산 로직(1020)은 z개로 구현될 수 있다. 여기서, z는 도 4의 제2 등화기(312)가 제거 대상인 탭 계수의 수와 동일할 수 있다. 예를 들어, 제2 등화기(312)는 탭 계수(h1.5, h2, h2.5, h3)의 간섭들을 제거하고, 연산 로직(1020)은 4개로 구현되어 탭 계수(h1.5, h2, h2.5, h3)에 대응하는 누적값(ACCX)을 출력할 수 있다. x는 1.5, 2, 2.5, 3 등일 수 있다. 탭 계수(h1.5)에 대응하는 누적값(ACCX)은 ACC1.5로 표현하고, 탭 계수(h2)에 대응하는 누적값(ACCX)은 ACC2로 표현하고, 탭 계수(h2.5)에 대응하는 누적값(ACCX)은 ACC2.5로 표현하고, 탭 계수(h3)에 대응하는 누적값(ACCX)은 ACC3로 표현할 수 있다. 연산 로직(1020)은 도 19 내지 도 26을 참조하여 설명한 방식으로 누적값(ACCX)을 계산할 수 있다.
코드 결정기(1030)는 누적값(ACCX)에 기초하여 제2 제어 코드(CTR2)를 결정할 수 있다. 제2 제어 코드(CTR2)는 누적값(ACCX)에 대응하여 z개일 수 있다. 예를 들어, 코드 결정기(1030)는 누적값(ACCX)이 제1 기준 값(예를 들어, 도 26의 NTH)보다 큰 경우, 제2 제어 코드(CTR2)를 증가시킬 수 있다. 코드 결정기(1030)는 누적값(ACCX)이 제2 기준 값(예를 들어, 도 26의 NTL)보다 작은 경우, 제2 제어 코드(CTR2)를 감소시킬 수 있다. 일 실시예에서, 코드 결정기(1030)는 제2 제어 코드(CTR2)를 1 비트 씩 증가시키거나 감소시킬 수 있다. 일 실시예에서, 코드 결정기(1030)는 바이너리 스캔 방식으로 제2 제어 코드(CTR2)를 증가시키거나 감소시킬 수 있다. 바이너리 스캔 방식은 처음에 큰 폭으로 비트를 증가시키고, 후속 스캔에서는 감소된 폭으로 비트를 증가시키는 방식을 의미할 수 있다.
도 32는 일 실시예에 따른 등화 제어 방법의 순서도이다.
도 32를 참조하면, 일 실시예에 따른 등화 제어 방법은 등화기를 제어하는 컨트롤러에 의해 수행될 수 있다.
컨트롤러는 등화 상태를 판정하기 위한 복수의 누적값들을 획득할 수 있다(S3210). 누적값들은 등화기가 출력하는 복수의 데이터 비트들, 복수의 에지 비트들, 및 에러 비트에 기초하여 획득될 수 있다. 예를 들어, 컨트롤러는 복수의 데이터 비트들 및 복수의 에지 비트들로부터, 소정의 탭 계수에 대응하는 패턴과 일치하는 신호를 필터링할 수 있다. 컨트롤러는 필터링된 신호의 데이터와 에러 비트에 SSLMS 알고리즘을 사용하여 연산 결과값을 획득하고, 연산 결과값을 누적하여 누적값을 생성할 수 있다. 컨트롤러는 탭 계수마다 누적값을 생성할 수 있다.
컨트롤러는 복수의 누적값들 중 제1 누적값 및 제2 누적값에 기초하여 연속 시간 선형 등화기(CTLE)를 제어하기 위한 제1 제어 코드를 생성할 수 있다(S3220). 예를 들어, 제1 누적값은 제1 탭 계수(h1)에 대응하고, 제2 누적값은 제2 탭 계수(h1.5)에 대응할 수 있다.
일 실시예에서, 컨트롤러는 제1 누적값에 제1 가중치를 곱한 제1 값과, 제2 누적값에 제2 가중치를 곱한 제2 값을 더하여 제3 값을 획득할 수 있다. 컨트롤러는 제3 값이 최소가 되도록 제1 제어 코드를 조절할 수 있다.
일 실시예에서, 컨트롤러는 제3 탭 계수(h-1)에 대응하는 가중치 오프셋을 결정할 수 있다. 예를 들어, 컨트롤러는 제3 탭 계수(h-1)가 0에 수렴하는 가중치 오프셋을 결정할 수 있다. 컨트롤러는 가중치 오프셋에 기초하여 제1 가중치 및 제2 가중치를 조절할 수 있다. 예를 들어, 컨트롤러는 제1 가중치에 가중치 오프셋을 더하고, 제2 가중치에 가중치 오프셋을 뺄 수 있다.
컨트롤러는 복수의 누적값들 중 나머지 누적값들에 기초하여 결정 피드백 등화기(DFE)를 제어하기 위한 제2 제어 코드들을 생성할 수 있다(S3230). 컨트롤러는 누적값이 과등화 상태를 나타내는 경우, 상기 누적값에 대응하는 제2 제어 코드를 감소시킬 수 있다. 컨트롤러는 누적값이 저등화 상태를 나타내는 경우, 상기 누적값에 대응하는 제2 제어 코드를 증가시킬 수 있다.
도 33은 일 실시예에 따른 수신기의 성능을 설명하기 위한 도면이다.
도 33을 참조하면, 일 실시예에 따른 수신기가 제1 제어 코드(CTR1)의 값에 따른 비트 에러 레이트(Bit Error Rate(BER))를 나타낸다. 도 29를 함께 참조하면, 가중 가산기(920)에 적용되는 가중치들(W1 및 W1.5)은 0.5에서 시작할 수 있다. 오프셋 로직(921)은 탭 계수(h-1)의 ISI를 제거하면서 가중치 오프셋(WD)을 0.125로 결정할 수 있다. 이에, 가중 가산기(930)에 적용되는 가중치(W1)는 0.625이고, 가중치(W1.5)는 0.375가 될 수 있다. 포인트(3310)를 참조하면, 0.625의 가중치(W1) 및 0.375의 가중치(W1.5)를 사용하는 제1 코드 결정 회로(710b)는 제1 제어 코드(CTR1)의 값이 '6'으로 수렴하며, 가장 낮은 BER을 달성하는 것을 확인할 수 있다.
포인트(3320)를 참조하면, 오프셋 로직(921)이 가중치 오프셋(WD)을 -0.5로 결정한 경우, 즉, 가중치(W1)는 0이고, 가중치(W1.5)는 1인 경우, 제1 코드 결정 회로(710b)는 제1 제어 코드(CTR1)의 값이 '4'로 수렴하며, 비교적 높은 BER을 갖는 것을 확인할 수 있다.
포인트(3330)를 참조하면, 오프셋 로직(921)이 가중치 오프셋(WD)을 +0.5로 결정한 경우, 즉, 가중치(W1)는 1이고, 가중치(W1.5)는 0인 경우, 제1 코드 결정 회로(710b)는 제1 제어 코드(CTR1)의 값이 '7'로 수렴하며, 비교적 낮은 BER을 갖지만 최적의 BER을 제공하지는 못하는 것을 확인할 수 있다.
도 34는 일 실시예에 따른 수신기의 성능을 설명하기 위한 도면이다.
도 34를 참조하면, 일 실시예에 따른 수신기는 전반적인 주파수 도메인에서 일정 수준의 지터가 데이터에 추가되더라도 정상적으로 동작하는 것을 확인할 수 있다. 200 MHz의 포인트(3400)를 참조하면, 가장 낮은 지터 내구성(jitter tolerance)이 10-1 정도임을 나타내어, 수신기가 정상적으로 동작하는 것을 확인할 수 있다.
도 35는 일 실시예에 따른 수신기를 포함하는 전자 시스템을 나타내는 블록도이다.
도 35는 디스플레이 구동 회로를 포함하는 전자 시스템(3500)을 나타낸다. 설명의 편의를 위하여 디스플레이 패널(3530)을 함께 도시하였다.
도 35를 참조하면, 디스플레이 구동 회로는 타이밍 컨트롤러(TCON; 3520), 복수의 소스 드라이버(SD1~SDv), 데이터 전송 채널(4020) 및 공유 백 채널(4030)을 포함할 수 있다.
타이밍 컨트롤러(3520)는 복수의 소스 드라이버(SD1~SDv)로 데이터를 전송할 수 있다. 복수의 소스 드라이버(SD1~SDv)로 전송되는 데이터는 디스플레이 데이터를 포함하는 패킷 데이터일 수 있다. 복수의 소스 드라이버(SD1~SDv) 각각은 수신된 데이터를 기초로 디스플레이 패널(3530)의 하나 이상의 데이터 라인을 구동할 수 있다.
타이밍 컨트롤러(3520)는 고속 직렬 인터페이스 방식을 통해 복수의 소스 드라이버(SD1~SDv)와 데이터를 송수신할 수 있다. 타이밍 컨트롤러(3520)와 복수의 소스 드라이버(SD1~SDv)간의 인터페이스 방식은 인트라 패널 인터페이스라고 한다.
또한, 타이밍 컨트롤러(3520)는 고속 직렬 인터페이스 방식을 통해 호스트 장치(3510)와 통신 채널(4010)을 통해 데이터를 송수신할 수 있다. 타이밍 컨트롤러(3520)와 호스트 장치(3510) 간의 인터페이스 방식은 인터 패널 인터페이스라고 한다.
타이밍 컨트롤러(3520)는 복수의 소스 드라이버(SD1~SDv)와 포인트-투-포인트 방식으로 연결되고, 서로 다른 데이터 전송 채널(4020)을 통해 복수의 소스 드라이버(SD1~SDv) 각각에 데이터를 전송할 수 있다. 타이밍 컨트롤러(3520)는 각각의 전송 채널을 통해 각각의 소스 드라이버로 데이터를 전송한다.
타이밍 컨트롤러(3520)에서부터 복수의 소스 드라이버(SD1~SDv)까지의 각각의 거리는 서로 다를 수 있다. 따라서, 전송 채널들(4020)의 길이가 서로 다르고, 전송 채널들(4020) 각각의 기생 저항(Rp1~Rpv) 및 기생 커패시터(Cp1~Cpv)가 서로 다를 수 있다.
이에 따라 전송 채널들(4020)의 임피던스 및 주파수 특성이 상이하므로, 복수의 소스 드라이버(SD1~SDv)는, 대응하는 전송 채널의 임피던스 및 주파수 특성에 따라 수신 동작을 최적화하기 위한 트레이닝을 수행할 수 있다.
구체적으로, 복수의 소스 드라이버(SD1~SDv) 각각은 트레이닝을 통하여 수신기들(RX1~RXv)의 수신 동작을 최적화할 수 있다. 또한, 복수의 소스 드라이버(SD1~SDv)는 각각 수신 동작을 최적화하는 수신기들(RX1~RXv)의 파라미터 값(OPT1~OPTv)을 결정하고, 파라미터 값(OPT1~OPTv)을 타이밍 컨트롤러(3510)로 전송할 수 있다. 트레이닝은 도 1 내지 34를 참조하여 설명한 등화 동작을 포함하고, 파라미터 값(OPT1~OPTv)은 제어 코드를 포함할 수 있다.
일 실시예에 있어서, 복수의 소스 드라이버(SD1~SDv) 각각은 타이밍 컨트롤러(3510)로부터 수신되는 리드 커맨드에 응답하여, 파라미터 값(OPT1~OPTv)을 타이밍 컨트롤러(3510)로 전송할 수 있다.
한편, 복수의 소스 드라이버(SD1~SDv)는 공유 백 채널(4030)을 통해 멀티 드롭 방식으로 타이밍 컨트롤러(3520)와 연결될 수 있다. 일 실시예에 있어서, 공유 백 채널(4030)은 하나의 신호 선으로 구성될 수 있다. 복수의 소스 드라이버(SD1~SDv)는 공유 백 채널(40을 통해 차례로 파라미터 값(OPT1~OPTv)을 타이밍 컨트롤러(3520)로 전송할 수 있다. 또한, 복수의 소스 드라이버(SD1~SDv) 중 적어도 하나의 소스 드라이버는, 수신 동작과 관련하여 비정상 상태, 다시 말해 수신 이상 상태 발생 시, 공유 백 채널(4030)을 통해 비정상 상태를 나타내는 상태 정보 신호를 타이밍 컨트롤러(3520)에 전송할 수 있다.
일 실시예에 따른 전자 시스템(3500)은 송신 회로를 포함하는 제1 장치 및 전술한 바와 같은 디지털적으로 적응적 등화를 수행하는 수신기를 포함하는 제2 장치를 포함할 수 있다.
일 실시예에서, 상기 제1 장치는 디스플레이 데이터를 송신 데이터로서 통신 채널(4010)에 출력하는 호스트 장치(3510)이고, 상기 제2 장치는 상기 디스플레이 데이터에 기초하여 영상을 표시하는 디스플레이 장치일 수 있다. 이 경우, 본 발명의 실시예들에 따른 수신기는 상기 디스플레이 장치의 타이밍 컨트롤러(3520)에 포함될 수 있다.
다른 실시예에서, 상기 제1 장치는 타이밍 컨트롤러(3520)이고, 상기 제2 장치는 상기 디스플레이 장치의 소스 드라이버들(SD1~SDv)일 수 있다. 이 경우, 본 발명의 실시예들에 따른 수신기들(RX1~RXv)은 소스 드라이버들(SD1~SDv)에 포함될 수 있다.
도 36은 일 실시예에 따른 수신기를 포함하는 전자 시스템을 나타내는 블록도이다.
도 36은 양방향 통신을 수행하는 시스템을 나타낸다. 도 36을 참조하면, 전자 시스템(3600)은 전자 장치들(3610 및 3620)을 포함할 수 있다. 실시예들에 따라서, 전자 장치들(3610 및 3620) 각각은 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 웨어러블(wearable) 장치, 비디오 게임기(video game console), 가전기기, 의료기기 등과 같은 다양한 전자 장치 중 하나로 구현될 수 있다.
그러나, 본 발명의 실시예들은 여기에 한정되지 않고, 다른 실시예들에서 전자 시스템(3600)이 단일의 전자 장치로 구현될 수 있다. 이러한 실시예들에서, 전자 장치들(3610 및 3620) 각각은 단일의 전자 장치에 포함되는 구성요소 또는 IP(Intellectual Property)일 수 있고, 회로, 모듈, 칩, 및/또는 패키지 수준의 개체로 구현될 수 있다. 시스템 및 장치라는 용어들은 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명의 실시예들을 한정하는 것은 아니다.
전자 장치들(3610 및 3620)은 서로 통신하며 통신 채널들(4110 및 4120)을 통해 데이터/신호들을 교환할 수 있다. 통신 채널들(4110 및 4120) 각각은 데이터/신호들을 전달하기 위해 도전성 물질을 포함할 수 있다. 예로서, 통신 채널들(4110 및 4120) 각각은 PCB(Printed Circuit Board) 상의 트레이스 패턴(Trace Pattern), 케이블(Cable)의 도선, 커넥터(Connector)의 금속 핀/패드 등으로 구현될 수 있다. 도 36에는 2개의 단방향 통신 채널들(4110 및 4120)이 도시되어 있으나, 실시예들에 따라서, 2개의 단방향 통신 채널들(4110 및 4120)은 1개의 양방향 통신 채널로 통합될 수 있다.
전자 장치(3610)는 자신의 고유 기능을 수행하는 내부 회로(INT1), 직병렬화기(Serializer/Deserializer)(SEDES1), 송신 회로(TX1) 및 수신 회로(RX1)를 포함할 수 있다. 전자 장치(3620)는 자신의 고유 기능을 수행하는 내부 회로(INT2), 직병렬화기(SEDES2), 송신 회로(TX2) 및 수신 회로(RX2)를 포함할 수 있다.
내부 회로들(INT1 및 INT2)은 각각 전자 장치들(3610 및 3620)의 고유의 기능들을 제공하기 위해 동작할 수 있다. 예로서, 내부 회로들(INT1 및 INT2)은 프로세서(예컨대, CPU(Central Processing Unit), AP(Application Processor) 등), 메모리, 이미지 센서, 디스플레이 등과 같은 다양한 구성요소 또는 IP를 구성할 수 있다.
전자 장치들(3610 및 3620)은 별개의 구성요소들, IP들, 또는 장치들로 구현될 수 있다. 따라서, 전자 장치(3610)는 전자 장치(3620)에 대한 외부 장치일 수 있고, 전자 장치(3620)는 전자 장치(3610)에 대한 외부 장치일 수 있다.
직병렬화기(SEDES1)는 내부 회로(INT1)의 동작들에 따라 생성되는 데이터를 직렬화(Serialize)하여 송신 회로(TX1)로 제공할 수 있다. 송신 회로(TX1)는 통신 채널(4110)을 통해 직렬화된 신호를 전자 장치(3620)로 송신할 수 있다. 수신 회로(RX2)는 통신 채널(4110)을 통해 수신되는 신호를 등화하고 등화된 신호에 기초하여 클록 및 데이터를 복원할 수 있다. 직병렬화기(SEDES2)는 수신 회로(RX2)로부터 제공되는 신호를 병렬화하여 병렬화된 데이터를 제공할 수 있다.
한편, 직병렬화기(SEDES2)는 내부 회로(INT2)의 동작들에 따라 생성되는 데이터를 직렬화하여 송신 회로(TX2)로 제공할 수 있다. 송신 회로(TX2)는 통신 채널(4120)을 통해 직렬화된 신호를 전자 장치(3610)로 송신할 수 있다. 수신 회로(RX1)는 통신 채널(4120)을 통해 수신되는 신호를 등화하고 등화된 신호에 기초하여 클록 및 데이터를 복원할 수 있다. 직병렬화기(SEDES1)는 수신 회로(RX1)로부터 제공되는 신호를 병렬화하여 병렬화된 데이터를 제공할 수 있다.
이러한 방식으로, 전자 장치들(3610 및 3620)은 통신 채널들(4110 및 4120)을 통해 서로 데이터/신호들을 교환할 수 있다. 전자 장치들(3610 및 3620) 사이의 통신의 속도가 증가하는 경우(예컨대, 통신이 더 높은 주파수 또는 대역폭으로 수행되는 경우), 전자 장치들(3610 및 3620)은 단위 시간 동안 더 많은 양의 데이터를 교환할 수 있다.
그러나, 표면 효과(Skin Effect), 유전 손실(Dielectric Loss) 등과 같은 다양한 요인에 기인하여, 통신 채널들(4110 및 4120) 각각은 저역 통과(Low-pass) 주파수 응답 특성을 보일 수 있다. 따라서, 고속 동작에서, 통신 채널들(4110 및 4120)의 대역폭들이 제한될 수 있고 신호들의 대역폭보다 작아질 수 있다. 이는 통신 채널들(4110 및 4120)을 통해 전달되는 신호들의 고주파수 성분을 약화시킬 수 있고, 시간 도메인 상에서 심볼간 간섭(ISI)을 야기할 수 있다. 결과적으로, 신호들을 전달하기 위한 속도가 빨라질수록, 신호들의 왜곡이 심해질 수 있고, 신호들의 품질이 저하될 수 있다.
본 발명의 실시예들에 따라서, 수신 회로들(RX1 및 RX2) 중 적어도 하나는 수신하는 신호들의 품질을 향상시키기 위해, 주파수 도메인에서 등화를 수행하는 제1 등화기, 시간 도메인에서 등화를 수행하는 제2 등화기, 클록 데이터 복원 회로, 및 컨트롤러를 포함할 수 있다.
신호들의 의도되지 않은 왜곡을 보상하기 위해, 수신 회로들(RX1 및 RX2)에 포함되는 등화기는 수신된 신호들에 대해 등화를 수행할 수 있고, 송신 회로들(TX1 및 TX2)에 포함되는 등화기는 프리-엠파시스와 같은 프리-이퀄라이제이션을 수행할 수 있다. 수신 회로들(RX1 및 RX2)에 포함되는 등화기는 수신 등화기로 칭할 수 있고, 송신 회로들(TX1 및 TX2)에 포함되는 등화기는 송신 등화기로 칭할 수 있다.
어떤 실시예에서, 도 1 내지 도 36을 참고로 하여 설명한 각 구성요소 또는 둘 이상의 구성요소의 조합은 디지털 회로, 프로그램 가능한 또는 프로그램할 수 없는 로직 장치 또는 어레이, 응용 주문형 집적 회로(application specific integrated circuit, ASIC) 등으로 구현될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 통신 채널을 통해 수신되는 입력 데이터 신호를 제1 제어 코드에 기초하여 등화하여 제1 등화 신호를 생성하는 제1 등화기;
    클록 신호 및 제2 제어 코드에 기초하여 상기 제1 등화 신호를 등화하여 제2 등화 신호를 생성하는 제2 등화기;
    상기 제2 등화 신호에 기초하여 상기 클록 신호를 복원하고, 상기 제2 등화 신호를 병렬화하여 출력하는 클록 데이터 복원 회로; 및
    상기 병렬화된 등화 신호에 기초하여 상기 제1 제어 코드 및 상기 제2 제어 코드를 조절하는 컨트롤러
    를 포함하는 수신기.
  2. 제1항에 있어서,
    상기 제1 등화기는 연속 시간 선형 등화기(Continuous Time Linear Equalizer(CTLE))인,
    수신기.
  3. 제1항에 있어서,
    상기 제2 등화기는 결정 피드백 등화기(Decision Feedback Equalizer(DFE))인,
    수신기.
  4. 제3항에 있어서,
    상기 클록 신호는 복수의 데이터 클록 신호 및 복수의 에지 클록 신호를 포함하고,
    상기 제2 등화기는,
    상기 복수의 데이터 클록 신호에 기초하여 상기 제1 등화 신호를 등화하여 복수의 데이터 비트들을 출력하는 복수의 데이터 등화기; 및
    상기 복수의 에지 클록 신호에 기초하여 상기 제1 등화 신호를 등화하여 복수의 에지 비트들을 출력하는 복수의 에지 등화기
    를 포함하는, 수신기.
  5. 제4항에 있어서,
    상기 복수의 데이터 등화기의 개수와 상기 복수의 에지 등화기의 개수는 각각 n개로 동일하고,
    상기 클록 데이터 복원 회로는 1/n 레이트의 상기 클록 신호를 출력하고,
    n은 1 보다 큰 정수인,
    수신기.
  6. 제4항에 있어서,
    상기 제2 등화기는,
    상기 복수의 데이터 클록 신호 중 하나의 데이터 클록 신호에 기초하여 상기 제1 등화 신호를 등화하여 에러 비트를 출력하는 에러 샘플러
    를 더 포함하고,
    상기 컨트롤러는,
    상기 복수의 데이터 비트들, 상기 복수의 에지 비트들, 및 상기 에러 비트에 기초하여 상기 제1 제어 코드 및 상기 제2 제어 코드를 조절하는,
    수신기.
  7. 제1항에 있어서,
    상기 컨트롤러는,
    상기 병렬화된 등화 신호에 SSLMS(Sign-Sign Least Mean Square) 알고리즘을 사용하여 상기 제1 제어 코드와 상기 제2 제어 코드를 각각 조절하는,
    수신기.
  8. 제7항에 있어서,
    상기 컨트롤러는,
    상기 병렬화된 등화 신호에 SSLMS 알고리즘을 사용하여 제1 누적값 및 제2 누적값을 획득하고, 상기 제1 누적값에 제1 가중치를 적용하고 상기 제2 누적값에 제2 가중치를 적용한 연산 결과에 기초하여 상기 제1 제어 코드를 조절하고,
    상기 제1 누적값 및 상기 제2 누적값은 상이한 포스트 커서들에 각각 대응하는,
    수신기.
  9. 제8항에 있어서,
    상기 컨트롤러는,
    메인 커서(main cursor)를 기준으로 +1 UI의 포스트 커서(post-cursor)의 간섭에 대응하는 상기 제1 누적값을 획득하고, 상기 메인 커서를 기준으로 +1.5 UI의 포스트 커서의 간섭에 대응하는 상기 제2 누적값을 획득하는,
    수신기.
  10. 제8항에 있어서,
    상기 컨트롤러는,
    상기 연산 결과가 이전 연산 결과보다 증가한 경우 상기 제1 제어 코드의 값을 감소시키고, 상기 연산 결과가 이전 연산 결과보다 감소한 경우 상기 제1 제어 코드의 값을 증가시키는,
    수신기.
  11. 제8항에 있어서,
    상기 컨트롤러는,
    프리 커서(pre-cursor)의 간섭에 대응하는 가중치 오프셋을 획득하고, 상기 가중치 오프셋에 기초하여 상기 제1 가중치 및 상기 제2 가중치를 조절하는,
    수신기.
  12. 제11항에 있어서,
    상기 컨트롤러는,
    상기 제1 가중치에 상기 가중치 오프셋을 더하고, 상기 제2 가중치에 상기 가중치 오프셋을 빼는,
    수신기.
  13. 제7항에 있어서,
    상기 컨트롤러는,
    상기 병렬화된 등화 신호에 SSLMS 알고리즘을 사용하여 복수의 누적값들을 획득하고, 상기 복수의 누적값들에 기초하여 상기 제2 제어 코드를 조절하고,
    상기 복수의 누적값들은 상이한 포스트 커서들에 각각 대응하는,
    수신기.
  14. 데이터 신호에서 메인 커서를 기준으로 -1 UI에 위치하는 프리 커서 간섭과, 상기 메인 커서를 기준으로 +1 UI 내지 +1.5 UI 사이에 위치하는 하나의 포스트 커서 간섭을 제거하여 제1 등화 신호를 출력하는 제1 등화기; 및
    상기 제1 등화 신호에서 잔여 포스트 커서 간섭을 제거하여 제2 등화 신호를 출력하는 제2 등화기
    를 포함하는 수신기.
  15. 제14항에 있어서,
    상기 제1 등화기는 주파수 도메인에서 등화를 수행하는 연속 시간 선형 등화기이고, 상기 제2 등화기는 시간 도메인에서 등화를 수행하는 결정 피드백 등화기인,
    수신기.
  16. 제14항에 있어서,
    상기 제2 등화기는,
    상기 제2 등화기의 제어 코드에 기초하여 결정되는 기준 전압과 상기 제1 등화 신호를 비교하는 차동 입력부; 및
    상기 차동 입력부의 비교 결과를 증폭하여 출력하는 증폭부
    를 포함하는, 수신기.
  17. 제16항에 있어서,
    상기 차동 입력부는,
    상기 제1 등화 신호를 수신하는 제1 수신부; 및
    상이한 기준 전압들을 수신하며 상기 제2 등화기의 내부 셀렉트 신호에 따라 동작하는 제2 수신부들
    을 포함하는, 수신기.
  18. 제17항에 있어서,
    상기 제2 수신부들은 네 개로 구현되고,
    상기 제2 수신부들은 네 개의 상이한 기준 전압들 및 네 개의 상이한 셀렉트 신호를 수신하며,
    상기 네 개의 상이한 셀렉트 신호에 따라 상기 제2 수신부들 중 하나의 수신부만 턴-온되어 상기 제1 수신부와 동작하는,
    수신기.
  19. 등화 상태를 판정하기 위한 복수의 누적값들을 획득하는 단계;
    상기 복수의 누적값들 중 제1 탭 계수에 대응하는 제1 누적값 및 제2 탭 계수에 대응하는 제2 누적값에 기초하여 연속 시간 선형 등화기(Continuous Time Linear Equalizer(CTLE))를 제어하기 위한 제1 제어 코드를 생성하는 단계; 및
    상기 복수의 누적값들 중 나머지 누적값들에 기초하여 결정 피드백 등화기(Decision Feedback Equalizer(DFE))를 제어하기 위한 제2 제어 코드들을 생성하는 단계
    를 포함하는 등화 제어 방법.
  20. 제19항에 있어서,
    상기 제1 제어 코드를 생성하는 단계는,
    상기 제1 누적값에 제1 가중치를 곱한 제1 값과, 상기 제2 누적값에 제2 가중치를 곱한 제2 값을 더하여 제3 값을 획득하는 단계; 및
    상기 제3 값이 최소가 되도록 상기 제1 제어 코드를 조절하는 단계
    를 포함하는, 등화 제어 방법.



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