KR100633780B1 - 적응적 이퀄라이저, 적응적 이퀄라이저를 구비한 통신수신기, 및 적응적 이퀄라이즈 방법 - Google Patents

적응적 이퀄라이저, 적응적 이퀄라이저를 구비한 통신수신기, 및 적응적 이퀄라이즈 방법 Download PDF

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Abstract

수신기의 이퀄라이저를 적응적으로 제어할 수 있는 회로와 방법이 개시된다. 적응적 이퀄라이저는 이퀄라이저부와 이퀄라이저 제어회로를 구비한다. 이퀄라이저부는 제어코드와 입력 데이터에 응답하여 등화된 신호를 발생시킨다. 이퀄라이저 제어회로는 다중위상 클럭들 사이의 구간 내에 있는 입력 데이터의 천이의 수에 대한 정보를 갖고 있는 천이정보신호에 응답하여 제어코드를 발생시킨다. 적응적 이퀄라이저 및 이퀄라이즈 방법은 입력 데이터에 포함된 지터를 용이하게 감소시킬 수 있고, 고속으로 동작하는 수신기에 적용이 가능하고 디지털적으로 제어가 가능하다. 또한, 적응적 이퀄라이저 및 이퀄라이즈 방법은 반도체 집적회로에서 차지하는 면적이 작고 전력소모가 적다.

Description

적응적 이퀄라이저, 적응적 이퀄라이저를 구비한 통신 수신기, 및 적응적 이퀄라이즈 방법{ADAPIVE EQUALIZER, COMMUNICATION RECEIVER, AND METHOD OF ADAPTIVE EQUALIZATION}
도 1은 이퀄라이저를 갖는 종래의 수신기를 나타내는 블록도이다.
도 2는 수신기에서 지터(jitter)를 갖는 시리얼 입력 데이터와 샘플링 클럭 사이의 관계를 나타내는 개념도이다.
도 3은 이퀄라이저 제어회로를 갖는 본 발명에 따른 수신기를 나타내는 블록도이다.
도 4는 도 3의 수신기 내에 있는 이퀄라이저의 일례를 나타내는 도면이다.
도 5는 도 3의 수신기를 사용하여 이퀄라이즈하는 방법을 나타내는 흐름도이다.
도 6은 도 3의 수신기 내에 있는 이퀄라이저의 다른 일례를 나타내는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
110 : 이퀄라이저
112, 114 : 임피던스 조절부
120 : 샘플러
130 : 클럭/데이터 복원회로
140 : 이퀄라이저 제어회로
본 발명은 수신기의 이퀄라이저 및 이퀄라이즈 방법에 관한 것으로, 특히 적응적으로 이퀄라이즈를 수행할 수 있는 수신기의 이퀄라이저 및 이퀄라이즈 방법에 관한 것이다.
신호의 주파수 스펙트럼은 일반적으로 케이블 등의 전송 매체를 통과할 때 품질이 저하된다(degrade). 이러한 품질의 저하는 보통 신호의 주파수 스펙트럼에서 고주파 성분의 감쇠로 나타난다. 이러한 품질의 저하의 결과, 좁은 신호 펄스는 넓은 신호 펄스보다 더 낮은 피크 진폭을 갖기 때문에, 각 펄스에 인코드된 비트 정보를 복원하는 데 어려움이 있다. 또한, 전송 매체를 통과하여 수신기에 유입되는 신호는 지터(jitter)를 포함할 수 있다. 지터를 포함하는 신호는 또한 복원하는 데 어려움이 있다. 주파수의 품질저하(frequency degradation)를 보상하기 위해 이퀄라이제이션(equalization)이라는 신호처리가 행해진다. 이퀄라이제이션은 유입되는 신호의 지터를 줄이고 감쇠된 주파수 성분을 거의 완벽하게 이전의 진폭으로 되돌리는 기술을 말한다.
초고속 시리얼 인터페이스에서 주로 사용되는 송수신기(transceiver)에서 시리얼 데이터의 속도는 점차 증가하여 수 Gbps 대역 이상으로 빨라지고 있다. 이 와 같이, 데이터의 전송속도가 증가함에 따라 수신기의 CDR(Clock and Data Recovery) 블록에서 에러 없이 클락과 데이터를 복원하는 데 있어서 수신기의 지터(jitter) 잡음이 주요한 요소로 작용하게 된다. 긴 케이블 또는 PCB 라우팅을 주요 매체로 하는 경우, ISI(Inter-Symbol-Interference)를 줄이기 위해 수신기에 이퀄라이저를 추가한다.
도 1은 이퀄라이저를 갖는 종래의 수신기를 나타내는 블록도로서, 미국등록특허 번호 6,546,047에 개시되어 있다. 도 1을 참조하면, 수신된 신호는 먼저 이퀄라이저(30)에 의해 이퀄라이즈된다. 이퀄라이즈된 신호는 슬라이서(slicer)(32)와 적응회로(40)에 입력된다. 슬라이서(32)는 이퀄라이즈된 신호를 슬라이싱하고 클락 복원회로(34)에 입력한다. 클락 복원회로(34)는 출력신호와 데이터 락 신호(DATA LOCK)를 출력한다. 적응회로(40)는 코스 알고리즘(coarse algorithm) 블록(36)과 파인 튠 알고리즘(fine tune algorithm) 블록(38)을 포함한다. 코스 알고리즘 블록(36)은 코드의 범위를 정하고, 파인 튠 알고리즘 블록(38)은 데이터 락 신호(DATA LOCK)에 응답하여 코드의 범위로부터 특별한 코드를 선택한다. 선택된 코드는 이퀄라이저(30)에 인가된다.
도 1에 도시된 종래의 이퀄라이저를 갖는 무선 수신기는 상한(upper limit)과 하한(lower limit)을 사용하여 코드의 범위를 정하고, 이 코드의 범위에서 특정 코드를 선택하여 이퀄라이저(30)에 인가한다. 만일, 데이터 락 신호(DATA LOCK)가 락이 아닌 상태를 나타낼 때, 적응회로(40)는 코드의 범위에서 코드를 선택하여 이퀄라이저(30)에 제공하는 과정을 반복한다. 만일, 데이터 락 신호(DATA LOCK)가 락 상태를 나타낼 때, 적응회로(40)는 선택한 코드를 바꾸지 않고 계속 유지한다.
본 발명의 목적은 고속으로 동작하는 수신기에 적용이 가능하고 디지털적으로 제어가 가능한 이퀄라이저 회로를 제공하는 것이다.
본 발명의 다른 목적은 반도체 집적회로에서 차지하는 면적이 작고 전력소모가 적은 이퀄라이저 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 고속으로 동작하는 수신기에 적용이 가능하고 디지털적으로 제어가 가능한 이퀄라이즈 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 고속으로 동작하는 수신기에 적용이 가능하고 디지털적으로 제어가 가능한 이퀄라이저를 구비한 수신기를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 적응적 이퀄라이저는 이퀄라이저부와 이퀄라이저 제어회로를 구비한다. 이퀄라이저부는 제어코드와 입력 데이터에 응답하여 등화된 신호를 발생시킨다. 이퀄라이저 제어회로는 다중위상 클럭들 사이의 구간 내에 있는 입력 데이터의 천이의 수에 대한 정보를 갖고 있는 천이정보신호에 응답하여 상기 제어코드를 발생시킨다.
상기 이퀄라이저부는 차동 트랜지스터쌍, 커패시터, 및 임피던스 조절부를 구비한다. 차동 트랜지스터쌍은 상기 입력 데이터쌍이 인가되는 게이트를 갖는다. 커패시터는 상기 차동 트랜지스터쌍의 소스들 사이에 연결되어 있다. 임피던스 조절부는 상기 커패시터에 병렬 연결되어 있다.
상기 이퀄라이저 제어회로는 상기 천이정보신호에 기초하여 다중위상 클럭들 사이의 구간들 중 입력 데이터의 천이가 발생한 클럭구간의 수를 카운트하고 상기 제어코드의 값을 바꾸는 작업을 소정 횟수 반복한다. 또한, 상기 이퀄라이저 제어회로는 상기 제어코드의 값이 상부 한계 값(upper limit)에 도달하면, 상기 입력 데이터의 천이가 발생하는 클럭구간의 수가 가장 적은 경우의 제어코드를 최적 제어코드로 설정한다.
본 발명에 따른 통신 수신기는 이퀄라이저, 샘플러, 클럭/데이터 복원회로, 및 이퀄라이저 제어회로를 구비한다. 이퀄라이저는 제어코드와 입력 데이터에 응답하여 등화된 신호쌍을 발생시킨다. 샘플러는 다중위상을 갖는 클럭신호의 제어하에 상기 등화된 신호쌍을 샘플링하고 샘플링된 신호를 출력한다. 클럭/데이터 복원회로는 상기 샘플링된 신호에 응답하여 복원된 데이터와 복원된 클럭신호를 발생시킨다. 또한, 클럭/데이터 복원회로는 다중위상 클럭들 사이에 있는 입력 데이터의 천이의 수에 대한 정보를 갖고 있는 천이정보신호를 발생시킨다. 이퀄라이저 제어회로는 상기 천이정보신호에 응답하여 상기 제어코드를 발생시킨다.
본 발명에 따른 수신기의 적응적 이퀄라이즈 방법은 이퀄라이저 제어코드를 초기화하는 단계; 다중위상 클럭들 사이의 구간에 대해 입력 데이터의 천이가 발생하는 클럭 구간의 수를 카운트하고 기록하는 단계; 상기 이퀄라이저 제어코드의 값이 상부 한계 값에 도달했는지를 판단하는 단계; 상기 이퀄라이저 제어코드의 값이 상기 상부 한계 값에 도달하지 않았으면 상기 이퀄라이저 제어코드를 단위 값 증가시키는 단계; 및 이퀄라이저 제어코드의 값이 상부 한계 값에 도달했으면 상기 입력 데이터의 천이가 발생하는 클럭구간의 수가 가장 적은 경우의 이퀄라이저 제어코드를 최적 이퀄라이저 제어코드로 설정하는 단계를 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
도 2는 수신기에서 지터를 갖는 시리얼 입력 데이터와 샘플링 클럭 사이의 관계를 나타내는 개념도이다. 도 2를 참조하면, 다중 위상을 갖는 클럭신호들(CLOCK) 사이의 구간들(P1 ~ P4) 중에서 시리얼 입력 데이터의 천이가 발생하는 수가 구간(P1)에서는 2 개, 구간(P2)에서는 2 개, 구간(P3)에서는 0 개, 구간(P4)에서는 0 개다. 본 발명에서는 이퀄라이저 제어코드를 조절해가면서 입력 데이터의 천이가 발생하는 클럭 구간의 수를 카운팅하고, 입력 데이터의 천이가 발생하는 클럭 구간의 수가 가장 적은 경우의 제어 데이터를 이퀄라이저의 제어 데이터로 설정한다.
도 3은 이퀄라이저 제어회로(140)를 갖는 본 발명에 따른 수신기를 나타내는 블록도이다. 도 3을 참조하면, 수신기는 이퀄라이저(110), 샘플러(120), 클럭/데이터 복원회로(130), 및 이퀄라이저 제어회로(140)를 구비한다. 이퀄라이저(110)는 입력신호쌍(RXP, RXM)과 n 비트의 제어코드(CD1 ~ CDn)에 응답하여 등화된(equalized) 신호쌍(OUTP, OUTM)을 출력한다. 샘플러(120)는 다중 위상을 갖는 클럭신호(CLOCK)의 제어하에 등화된 신호쌍(OUTP, OUTM)을 샘플링하고 샘플링된 신호(SDATA)를 출력한다. 클럭/데이터 복원 회로(130)는 샘플링된 신호(SDATA)에 응답하여 복원된 데이터(RDATA)와 복원된 클럭신호(RCLOCK)를 발생시킨다. 또한, 클럭/데이터 복원 회로(130)는 다중위상 클럭들 사이에 존재하는 입력신호의 천이(transition)의 위치와 수에 대한 정보를 갖고 있는 천이 정보 신호(transition information signal)(STRAN)를 발생시킨다. 이퀄라이저 제어회로(140)는 천이 정보 신호(STRAN)에 응답하여 제어코드(CD1 ~ CDn)를 발생시킨다.
도 4는 도 3의 수신기 내에 있는 이퀄라이저(110)의 일례를 나타내는 도면이다. 도 4를 참조하면, 이퀄라이저(110)는 입력신호쌍(RXP, RXM)과 출력신호쌍(OUTP, OUTM)을 가진다. 또한, 이퀄라이저(110)는 저항들(R1 ~ R3), 커패시터(C1), 임피던스 조절부(112), NMOS 트랜지스터들(MN1, MN2), 및 전류원들(I1, I2)을 포함한다. 입력신호쌍(RXP, RXM)은 NMOS 트랜지스터(MN1)와 NMOS 트랜지스터(MN2)의 게이트에 각각 인가된다. NMOS 트랜지스터(MN1)의 드레인과 전원전압(VDD) 사이에 저항(R1)이 연결되어 있고, NMOS 트랜지스터(MN2)의 드레인과 전원전압(VDD) 사이에 저항(R2)이 연결되어 있다. 저항(R3)의 제 1 단자는 NMOS 트랜지스터(MN1)의 소스에 연결되어 있다. 저항(R3)의 제 2 단자와 NMOS 트랜지스터(MN2)의 소스 사이에 커패시터(C1)가 연결되어 있다. NMOS 트랜지스터(MN1)의 소스와 접지전압(GND) 사이에 전류원(I1)이 연결되어 있고, NMOS 트랜지스터(MN2)의 소스와 접지전압(GND) 사이에 전류원(I2)이 연결되어 있다. 커패시터(C1)의 양단에는 임피던스 조절부(112)가 연결되어 있다. 임피던스 조절부(112)는 복수의 저항들(RC1 ~ RCn), 및 복수의 저항들(RC1 ~ RCn) 각각에 직렬 연결된 복수의 NMOS 트랜지스터들(M1 ~ Mn)을 구비한다. NMOS 트랜지스터들(M1 ~ Mn) 각각의 게이트에 제어코드(CD1 ~ CDn) 중 하나가 인가된다. 도 4의 회로에서 저항(R3)은 필요에 따라 생략할 수 있다.
이하, 도 3과 도 4를 참조하여, 본 발명에 따른 이퀄라이저의 동작에 대해 설명한다.
수신기의 입력신호쌍(RXP, RXM)은 이퀄라이저(110)에 의해 등화된다. 지터를 포함하는 입력신호쌍(RXP, RXM)은 이퀄라이저(110)에 의해 지터가 줄어들고 전송매체에 의해 감쇠된 주파수 성분이 이전의 진폭으로 복원된다. n 비트의 제어코드(CD1 ~ CDn)에 따라 이퀄라이저(110)의 주파수 응답이 달라진다. 즉, n 비트의 제어코드(CD1 ~ CDn)에 따라 이퀄라이저(110) 출력신호쌍(OUTP, OUTM)의 지터량이 달라진다. 등화된 신호쌍(OUTP, OUTM)은 샘플러(120)에서 다중 위상을 갖는 클럭신호(CLOCK)의 제어하에 샘플링된다. 샘플링된 신호(SDATA)는 클럭/데이터 복원 회로(130)에 의해 복원과정을 거쳐 복원된 데이터(RDATA)와 복원된 클럭신호(RCLOCK)로서 출력된다. 클럭/데이터 복원회로(130)의 또 다른 출력신호인 천이 정보 신호(STRAN)는 각 클럭 주기 내에 있는 입력신호쌍(RXP, RXM)의 천이(transition)의 위치와 수에 대한 정보를 갖고 있다. 이퀄라이저 제어회로(140)는 천이정보신호(STRAN)에 응답하여 제어코드(CD1 ~ CDn)를 발생시킨다.
이퀄라이저 제어회로(140)는 매 사이클마다 제어코드(CD1 ~ CDn)를 1 씩 증가시켜서 이퀄라이저(110)에 인가한다. 도 4에 도시된 바와 같이, 제어코드(CD1 ~ CDn)는 각 비트별로 임피던스 조절부(112) 내에 있는 NMOS 트랜지스터들(M1 ~ Mn)의 게이트에 입력된다. 임피던스 조절부(112) 내에 있는 저항들(RC1 ~ RCn)은 동일한 값을 갖도록 설계할 수도 있고, 가중치를 부여하여 서로 다른 값을 갖도록 설계할 수도 있다. 예를 들어, 제어코드(CD1 ~ CDn)가 4 비트의 데이터이고 저항들(RC1 ~ RC4)이 가중치를 가질 경우, 첫 번째 사이클에서의 제어코드가 0001이라면, 두 번째 사이클에서의 제어코드는 0010, 세 번째 사이클에서의 제어코드는 0011일 수 있다. 예를 들어, 제어코드(CD1 ~ CDn)가 4 비트의 데이터이고 저항들(RC1 ~ RC4)이 서로 동일한 값을 가질 경우, 첫 번째 사이클에서의 제어코드가 0001이라면, 두 번째 사이클에서의 제어코드는 0011, 세 번째 사이클에서의 제어코드는 0111일 수 있다.
제어코드(CD1 ~ CDn)의 각 비트가 "1"이면, NMOS 트랜지스터(M1, M2, Mn)는 온되고, 여기에 직렬 연결된 저항(RC1, RC2, or RCn)은 커패시터(C1)에 병렬 연결된다. 제어코드(CD1 ~ CDn)의 각 비트가 "0"이면, NMOS 트랜지스터(M1, M2, or Mn)는 오프되고, 여기에 직렬 연결된 저항(RC1, RC2, or RCn)은 플로팅(floating)된다. 즉, 제어코드(CD1 ~ CDn)의 각 비트가 "1"이면, 커패시터(C1)에 병렬 연결된 저항 값이 증가하고, 제어코드(CD1 ~ CDn)의 각 비트가 "0"이면, 커패시터(C1)에 병렬 연결된 저항 값이 감소한다. 입력신호쌍(RXP, RXM)이 인가되는 NMOS 트랜지스터들(MN1, MN2)의 소스 사이에 연결된 임피던스 값이 변화되면, 출력신호쌍(OUTP, OUTM)의 주파수 특성이 달라진다.
이퀄라이저 제어회로(140)는 천이정보신호(STRAN)에 기초하여 다중위상 클럭들(CLOCK) 사이의 구간들 중 입력 데이터의 천이가 발생한 클럭구간의 수를 카운트하고 제어코드(CD1 ~ CDn)의 값을 바꾸는 작업을 소정 횟수 반복한다. 제어코드(CD1 ~ CDn)의 값이 상부 한계 값(upper limit)에 도달하면, 입력 데이터의 천이가 발생하는 클럭구간의 수가 가장 적은 경우의 제어코드를 최적 제어코드로 설정한다.
도 5는 도 3의 수신기를 사용하여 이퀄라이즈하는 방법을 나타내는 흐름도이다. 도 5를 참조하면, 본 발명에 따른 수신기의 이퀄라이즈 방법은 이퀄라이저 제 어코드를 초기화하는 단계(S1), 입력 데이터의 천이가 발생하는 클럭 구간의 수를 카운트하고 기록하는 단계(S2), 이퀄라이저 제어코드의 값이 상부 한계 값에 도달했는지를 판단하는 단계(S3), 이퀄라이저 제어코드의 값이 상부 한계 값에 도달하지 않았으면 이퀄라이저 제어코드를 1 증가시키는 단계(S4), 및 이퀄라이저 제어코드의 값이 상부 한계 값에 도달했으면 입력 데이터의 천이가 발생하는 클럭구간의 수가 가장 적은 경우의 이퀄라이저 제어코드를 제어코드로 설정하는 단계(S5)를 구비한다.
따라서, 본 발명에 따른 적응적 이퀄라이즈 방법은 천이정보신호(STRAN)에 기초하여 다중위상 클럭들(CLOCK) 사이의 구간들 중 입력 데이터의 천이가 발생한 클럭구간의 수를 카운트하고 제어코드의 값을 바꾸는 작업을 소정 횟수 반복한다. 또한, 본 발명에 따른 적응적 이퀄라이즈 방법은 제어코드(CD1 ~ CDn)의 값이 상부 한계 값(upper limit)에 도달하면, 입력 데이터의 천이가 발생하는 클럭구간의 수가 가장 적은 경우의 제어코드를 최적 제어코드로 설정한다.
도 6은 도 3의 수신기 내에 있는 이퀄라이저의 다른 일례를 나타내는 도면으로서, 임피던스 조절부(114)가 저항이 아닌 커패시터로 구성된다는 점이 도 4의 이퀄라이저와 다르다. 도 6을 참조하면, 이퀄라이저(110)는 입력신호쌍(RXP, RXM)과 출력신호쌍(OUTP, OUTM)을 가진다. 또한, 이퀄라이저(110)는 저항들(R1 ~ R4), 임피던스 조절부(114), NMOS 트랜지스터들(MN1, MN2), 및 전류원들(I1, I2)을 포함한다. 입력신호쌍(RXP, RXM)은 NMOS 트랜지스터(MN1)와 NMOS 트랜지스터(MN2)의 게이트에 각각 인가된다. NMOS 트랜지스터(MN1)의 드레인과 전원전압(VDD) 사이에 저항 (R1)이 연결되어 있고, NMOS 트랜지스터(MN2)의 드레인과 전원전압(VDD) 사이에 저항(R2)이 연결되어 있다. 저항(R3)의 제 1 단자는 NMOS 트랜지스터(MN1)의 소스에 연결되어 있다. 저항(R3)의 제 2 단자와 NMOS 트랜지스터(MN2)의 소스 사이에 저항(R4)이 연결되어 있다. NMOS 트랜지스터(MN1)의 소스와 접지전압(GND) 사이에 전류원(I1)이 연결되어 있고, NMOS 트랜지스터(MN2)의 소스와 접지전압(GND) 사이에 전류원(I2)이 연결되어 있다. 저항(R4)의 양단에는 임피던스 조절부(114)가 연결되어 있다. 임피던스 조절부(114)는 복수의 커패시터들(CC1 ~ CCn), 및 복수의 커패시터들(CC1 ~ CCn) 각각에 직렬 연결된 복수의 NMOS 트랜지스터들(M1 ~ Mn)을 구비한다. NMOS 트랜지스터들(M1 ~ Mn) 각각의 게이트에 제어코드(CD1 ~ CDn) 중 하나가 인가된다. 도 6의 회로에서 저항(R3)은 필요에 따라 생략할 수 있다.
도 6의 이퀄라이저(110)는 도 4의 회로와 달리 임피던스 조절부(114)의 커패시턴스를 변화시킴으로써, 이퀄라이저의 주파수 응답을 변화시킨다. 도 6의 회로의 동작은 도 4의 회로의 동작과 매우 유사하므로 그 설명을 생략한다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 따른 적응적 이퀄라이저 및 이퀄라이즈 방법은 입력 데이터에 포함된 지터를 용이하게 감소시킬 수 있고, 고속으로 동작하는 수신기에 적용이 가능하고 디지털적으로 제어가 가능하다. 또한, 본 발명에 따른 적응 적 이퀄라이저 및 이퀄라이즈 방법은 반도체 집적회로에서 차지하는 면적이 작고 전력소모가 적다.

Claims (31)

  1. 제어코드와 입력 데이터에 응답하여 등화된 신호를 발생시키는 이퀄라이저부; 및
    다중위상 클럭들 사이의 구간 내에 있는 입력 데이터의 천이의 수에 대한 정보를 갖고 있는 천이정보신호에 응답하여 상기 제어코드를 발생시키는 이퀄라이저 제어회로를 구비하는 것을 특징으로 하는 적응적 이퀄라이저.
  2. 제 1 항에 있어서, 상기 입력 데이터와 상기 등화된 신호는
    각각 쌍으로 이루어진 것을 특징으로 하는 적응적 이퀄라이저.
  3. 제 2 항에 있어서, 상기 이퀄라이저부는
    상기 입력 데이터쌍이 인가되는 게이트를 갖는 차동 트랜지스터쌍;
    상기 차동 트랜지스터쌍의 소스들 사이에 연결된 커패시터; 및
    상기 커패시터에 병렬 연결된 임피던스 조절부를 구비하는 것을 특징으로 하는 적응적 이퀄라이저.
  4. 제 3 항에 있어서, 상기 임피던스 조절부는
    상기 커패시터의 일단에 연결된 일단을 갖는 n(n은 1 이상의 자연수) 개의 제어 저항들; 및
    상기 제어 저항들 각각의 타단과 상기 커패시터의 타단 사이에 연결되고 상기 제어코드에 의해 제어되는 n 개의 스위치들을 구비하는 것을 특징으로 하는 적응적 이퀄라이저.
  5. 제 4 항에 있어서, 상기 n 개의 스위치들은 각각
    상기 제어코드 중 1 비트가 인가되는 게이트를 갖는 MOS 트랜지스터로 구성된 것을 특징으로 하는 적응적 이퀄라이저.
  6. 제 4 항에 있어서, 상기 n 개의 제어 저항들은
    동일한 저항 값을 갖는 것을 특징으로 하는 적응적 이퀄라이저.
  7. 제 4 항에 있어서, 상기 n 개의 제어 저항들은
    각각 일정한 가중치를 갖는 것을 특징으로 하는 적응적 이퀄라이저.
  8. 제 2 항에 있어서, 상기 이퀄라이저부는
    상기 입력 데이터쌍이 인가되는 게이트를 갖는 차동 트랜지스터쌍;
    상기 차동 트랜지스터쌍 중 어느 하나의 트랜지스터의 소스에 연결된 일단을 갖는 저항;
    상기 저항의 타단과 상기 차동 트랜지스터쌍 중 다른 하나의 트랜지스터의 소스 사이에 연결된 커패시터; 및
    상기 커패시터에 병렬 연결된 임피던스 조절부를 구비하는 것을 특징으로 하는 적응적 이퀄라이저.
  9. 제 8 항에 있어서, 상기 임피던스 조절부는
    상기 커패시터의 일단에 연결된 일단을 갖는 n(n은 1 이상의 자연수) 개의 제어 저항들; 및
    상기 n 개의 제어 저항들 각각의 타단과 상기 커패시터의 타단 사이에 연결되고 상기 제어코드에 의해 제어되는 n 개의 스위치들을 구비하는 것을 특징으로 하는 적응적 이퀄라이저.
  10. 제 9 항에 있어서, 상기 n 개의 스위치들은 각각
    상기 제어코드 중 1 비트가 인가되는 게이트를 갖는 MOS 트랜지스터로 구성된 것을 특징으로 하는 적응적 이퀄라이저.
  11. 제 9 항에 있어서, 상기 n 개의 제어 저항들은
    동일한 저항 값을 갖는 것을 특징으로 하는 적응적 이퀄라이저.
  12. 제 9 항에 있어서, 상기 n 개의 제어 저항들은
    각각 일정한 가중치를 갖는 것을 특징으로 하는 적응적 이퀄라이저.
  13. 제 2 항에 있어서, 상기 이퀄라이저부는
    상기 입력 데이터쌍이 인가되는 게이트를 갖는 차동 트랜지스터쌍;
    상기 차동 트랜지스터쌍의 소스들 사이에 연결된 저항; 및
    상기 저항에 병렬 연결된 임피던스 조절부를 구비하는 것을 특징으로 하는 적응적 이퀄라이저.
  14. 제 13 항에 있어서, 상기 임피던스 조절부는
    상기 저항의 일단에 연결된 일단을 갖는 n(n은 1 이상의 자연수) 개의 제어 커패시터들; 및
    상기 복수의 제어 커패시터들 각각의 타단과 상기 저항의 타단 사이에 연결되고 상기 제어코드에 의해 제어되는 n 개의 스위치들을 구비하는 것을 특징으로 하는 적응적 이퀄라이저.
  15. 제 14 항에 있어서, 상기 n 개의 스위치들은 각각
    상기 제어코드 중 1 비트가 인가되는 게이트를 갖는 MOS 트랜지스터로 구성된 것을 특징으로 하는 적응적 이퀄라이저.
  16. 제 14 항에 있어서, 상기 n 개의 제어 커패시터들은
    동일한 저항 값을 갖는 것을 특징으로 하는 적응적 이퀄라이저.
  17. 제 4 항에 있어서, 상기 n 개의 제어 커패시터들은
    각각 일정한 가중치를 갖는 것을 특징으로 하는 적응적 이퀄라이저.
  18. 제 2 항에 있어서, 상기 이퀄라이저부는
    상기 입력 데이터쌍이 인가되는 게이트를 갖는 차동 트랜지스터쌍;
    상기 차동 트랜지스터쌍 중 어느 하나의 트랜지스터의 소스에 연결된 일단을 갖는 제 1 저항;
    상기 제 1 저항의 타단과 상기 차동 트랜지스터쌍 중 다른 하나의 트랜지스터의 소스 사이에 연결된 제 2 저항; 및
    상기 제 2 저항에 병렬 연결된 임피던스 조절부를 구비하는 것을 특징으로 하는 적응적 이퀄라이저.
  19. 제 18 항에 있어서, 상기 임피던스 조절부는
    상기 제 2 저항의 일단에 연결된 일단을 갖는 n(n은 1 이상의 자연수) 개의 제어 커패시터들; 및
    상기 n 개의 제어 커패시터들 각각의 타단과 상기 제 2 저항의 타단 사이에 연결되고 상기 제어코드에 의해 제어되는 n 개의 스위치들을 구비하는 것을 특징으로 하는 적응적 이퀄라이저.
  20. 제 19 항에 있어서, 상기 n 개의 스위치들은 각각
    상기 제어코드 중 1 비트가 인가되는 게이트를 갖는 MOS 트랜지스터로 구성된 것을 특징으로 하는 적응적 이퀄라이저.
  21. 제 1 항에 있어서, 상기 이퀄라이저 제어회로는
    상기 천이정보신호에 기초하여 다중위상 클럭들 사이의 구간들 중 입력 데이터의 천이가 발생한 클럭구간의 수를 카운트하고 상기 제어코드의 값을 바꾸는 작업을 소정 횟수 반복하는 것을 특징으로 하는 적응적 이퀄라이저.
  22. 제 1 항에 있어서, 상기 이퀄라이저 제어회로는
    상기 제어코드의 값이 상부 한계 값(upper limit)에 도달하면, 상기 입력 데이터의 천이가 발생하는 클럭구간의 수가 가장 적은 경우의 제어코드를 최적 제어코드로 설정하는 것을 특징으로 하는 적응적 이퀄라이저.
  23. 제어코드와 입력 데이터에 응답하여 등화된 신호를 발생시키는 이퀄라이저;
    다중위상을 갖는 클럭신호의 제어하에 등화된 신호쌍을 샘플링하고 샘플링된 신호를 출력하는 샘플러;
    상기 샘플링된 신호에 응답하여 복원된 데이터와 복원된 클럭신호를 발생시키고, 다중위상 클럭들 사이의 구간 내에 있는 입력 데이터의 천이의 수에 대한 정보를 갖고 있는 천이정보신호를 발생시키는 클럭/데이터 복원회로; 및
    상기 천이정보신호에 응답하여 상기 제어코드를 발생시키는 이퀄라이저 제어 회로를 구비하는 것을 특징으로 하는 통신 수신기.
  24. 제 23 항에 있어서, 상기 이퀄라이저는
    상기 제어코드와 상기 입력 데이터에 응답하여 등화된 신호를 발생시키는 이퀄라이저부; 및
    다중위상 클럭들 사이의 구간 내에 있는 입력 데이터의 천이의 수에 대한 정보를 갖고 있는 천이정보신호에 응답하여 상기 제어코드를 발생시키는 이퀄라이저 제어회로를 구비하는 것을 특징으로 하는 통신 수신기.
  25. 제 24 항에 있어서, 상기 입력 데이터와 상기 등화된 신호는
    각각 쌍으로 이루어진 것을 특징으로 하는 통신 수신기.
  26. 제 25 항에 있어서, 상기 이퀄라이저부는
    상기 입력 데이터쌍이 인가되는 게이트를 갖는 차동 트랜지스터쌍;
    상기 차동 트랜지스터쌍의 소스들 사이에 연결된 커패시터; 및
    상기 커패시터에 병렬 연결된 임피던스 조절부를 구비하는 것을 특징으로 하는 통신 수신기.
  27. 제 26 항에 있어서, 상기 임피던스 조절부는
    상기 커패시터의 일단에 연결된 일단을 갖는 n(n은 1 이상의 자연수) 개의 제어 저항들; 및
    상기 제어 저항들 각각의 타단과 상기 커패시터의 타단 사이에 연결되고 상기 제어코드에 의해 제어되는 n 개의 스위치들을 구비하는 것을 특징으로 하는 통신 수신기.
  28. 제 27 항에 있어서, 상기 n 개의 스위치들은 각각
    상기 제어코드 중 1 비트가 인가되는 게이트를 갖는 MOS 트랜지스터로 구성된 것을 특징으로 하는 통신 수신기.
  29. 제 23 항에 있어서, 상기 이퀄라이저 제어회로는
    상기 천이정보신호에 기초하여 다중위상 클럭들 사이의 구간들 중 입력 데이터의 천이가 발생한 클럭구간의 수를 카운트하고 상기 제어코드의 값을 바꾸는 작업을 소정 횟수 반복하는 것을 특징으로 하는 통신 수신기.
  30. 제 23 항에 있어서, 상기 이퀄라이저 제어회로는
    상기 제어코드의 값이 상부 한계 값(upper limit)에 도달했으면 상기 입력 데이터의 천이가 발생하는 클럭구간의 수가 가장 적은 경우의 제어코드를 최적 제어코드로 설정하는 것을 특징으로 하는 통신 수신기.
  31. 이퀄라이저 제어코드를 초기화하는 단계;
    다중위상 클럭들 사이의 구간에 대해 입력 데이터의 천이가 발생하는 클럭 구간의 수를 카운트하고 기록하는 단계;
    상기 이퀄라이저 제어코드의 값이 상부 한계 값에 도달했는지를 판단하는 단계;
    상기 이퀄라이저 제어코드의 값이 상기 상부 한계 값에 도달하지 않았으면 상기 이퀄라이저 제어코드를 단위 값 증가시키는 단계; 및
    이퀄라이저 제어코드의 값이 상부 한계 값에 도달했으면 상기 입력 데이터의 천이가 발생하는 클럭구간의 수가 가장 적은 경우의 이퀄라이저 제어코드를 최적 이퀄라이저 제어코드로 설정하는 단계를 구비하는 것을 특징으로 하는 수신기의 적응적 이퀄라이즈 방법.
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