JP2007525061A6 - パーシャルレスポンス受信機 - Google Patents
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Abstract
電気信号導体を介して送信された信号を受信するための受信回路。第1のサンプリング回路は、信号が第1の閾値レベルを越えるかどうかを示す第1のサンプル値を生成し、第2のサンプリング回路は、信号が第2の閾値レベルを越えるかどうかを示す第2のサンプル値を生成する。第1の選択回路は第1および第2サンプリング回路からの第1および第2のサンプル値を受信し、選択されたサンプル値として出力されるべき第1のサンプル値か第2のサンプル値のいずれかを以前に生成されたサンプル値に従って選択する。
Description
関連出願の相互参照
本出願は2003年4月9日申請の米国仮特許出願第60/461,729号明細書と、2003年9月16日申請の米国特許出願第10/662,872号明細書の優先権を主張するものであり、完全なる参照のためこれらを共に本明細書に加える。
本出願は2003年4月9日申請の米国仮特許出願第60/461,729号明細書と、2003年9月16日申請の米国特許出願第10/662,872号明細書の優先権を主張するものであり、完全なる参照のためこれらを共に本明細書に加える。
発明の分野
本発明は一般的には通信分野に関し、特には集積回路装置内および集積回路装置間の高速電子信号方式に関する。
本発明は一般的には通信分野に関し、特には集積回路装置内および集積回路装置間の高速電子信号方式に関する。
背景
帯域制限された信号経路上へ送信された電気パルスは送信元から送信先へ移動するにつれて時間とともに分散する。レベルが符号化された電気パルス系列としてデータが送信されるシステムでは、このような時間領域における分散により隣接パルスが混合することになる(分散型符号間干渉(ISI)として知られる効果)。分散型ISIは、より高速の通信速度ではより顕著となり最終的には元の送信信号レベル間の差異が失われ得る点まで信号品質を低下させる。
帯域制限された信号経路上へ送信された電気パルスは送信元から送信先へ移動するにつれて時間とともに分散する。レベルが符号化された電気パルス系列としてデータが送信されるシステムでは、このような時間領域における分散により隣接パルスが混合することになる(分散型符号間干渉(ISI)として知られる効果)。分散型ISIは、より高速の通信速度ではより顕著となり最終的には元の送信信号レベル間の差異が失われ得る点まで信号品質を低下させる。
図1は、信号経路102上の信号送信から生じる分散型ISIを軽減するための等化出力ドライバ109と等化受信機103を有する従来技術の信号システムを示す。受信機103は、入力信号がディジタル化されたサンプル106を生成するサンプリング回路105と、ごく最近受信されたサンプルのうちある数(N)を格納するシフトレジスタ107と、シフトレジスタ107内に格納されたサンプルに基づいて等化信号114を生成する等化器112とを含む。等化信号114は、理想的には入力信号のうち以前に受信されたN個のサンプルの送信路102上の残留信号レベルを表わすので、差分回路115において入力信号から等化信号114を減じることにより前の送信に起因する分散型ISIは相殺される。サンプリング回路105の以前の決定がサンプリング回路の入力へ等化信号114形式で帰還されるので、一般的に受信機103は判定帰還型等化器(DFE)と呼ばれる。
DFE103の主要な制約の1つは、最小待ち時間(least latent)サンプル(すなわちごく最近捕獲されたサンプル106)が等化帰還信号114に含まれる場合、サンプリング回路105から差分回路115へまでの全体帰還経路における時間遅れが、直後に続くデータ値の信号レベルを等化するための等化帰還信号114を時間内に生成することを困難にすることである。ごく短期間(例えば、毎秒1ギガビットを越える通信速度に対して1ナノ秒未満)、入力符号が信号経路102上に存在する最近の高速信号システムにおいては、等化信号内に最小待ち時間サンプルを含むことは特に難しい。最小待ち時間サンプル問題の1つの解決策は、1つ以上の最小待ち時間サンプルが判定帰還等化信号の生成に寄与することを省略することである。あいにく、当該入力符号に時間的に最も近い最小待ち時間サンプルは、分散型ISIに対する最大の寄与要素となり、従ってDFEにより相殺される主要な対象となる傾向がある。結局、最小待ち時間サンプルが判定帰還等化への寄与から省略された信号システムでは、多くの場合、送信側のプリエンファシスが使用され最小待ち時間符号により生じる分散型ISIを減少させる。すなわち、与えられた符号が等化出力ドライバ109により送信される場合、シフトレジスタ113に格納された1つ以上前に送信された符号(すなわち、出力符号に対し最小待ち時間符号)が、受信機で観測される分散型ISIを減少するための出力波形を予め成形するように使用される。あいにく、図2に示す原パルス応答と等化パルス応答において理解できるように、最小待ち時間サンプルDN−1を無理やりゼロ(あるいはゼロ近く)にすると全体の信号レベルに著しい減衰をもたらし、これにより信号マージンを減少させ最終的には信号システムのデータレートを制限することになる。
本発明は一例として添付図面の図において示されるがこれに制限されるものではない。図中、同様な参照番号は同様の素子を参照する。
詳細な説明
以下の説明および添付の図面における特定の用語および図面の符号は、本発明を完全に理解できるように定義される。いくつかの例ではその用語および符号が、本発明を実行するためには必要とされない特定の詳細を意味する場合がある。例えば、回路素子あるいは回路ブロック間の相互接続を複数の導体信号線あるいは単一の導体信号線として図示するかあるいは説明する場合がある。該複数導体信号線のそれぞれが二者択一で単一導体信号線であってもよいし、また単一導体信号線のそれぞれが二者択一で複数導体信号線であってもよい。シングルエンドとして図示するかあるいは説明した信号および信号経路が差動であってよいし逆も同様である。同様に、アクティブ・ハイあるいはアクティブ・ローの論理レベルを有するものとして説明し、あるいは図示された信号が別の実施形態では逆の論理レベルを有してもよい。別の例としては、金属酸化膜半導体(MOS)トランジスタを含んで説明あるいは図示された回路が、別の場合ではバイポーラ技術か、あるいは信号制御された電流を実現できる他の技術を使用することにより実現できる。用語に関しては、信号が特定の状態を示すローまたはハイの論理状態に駆動された(あるいはハイの論理状態へ充電されたか、ローの論理状態へ放電された)場合、信号は「アサートされた」と言う。逆に、信号がアサートされた状態以外の状態(ハイかローの論理状態、あるいは回路を駆動する信号がオープンドレインあるいはオープンコレクタの状態のようなハイインピーダンス状態へ移行された場合に発生し得るフローティング状態を含む)に駆動された(すなわち充電または放電された)ことを示すために信号は「アサートされなかった」と言う。信号駆動回路が信号駆動回路と信号受信回路間に接続された信号線上の信号をアサートする(あるいは、文脈により明確に説明または示された場合はアサートしない)場合、信号駆動回路が信号受信回路へ信号を「出力する」と言う。信号が信号線上でアサートされた場合、信号線は「アクティブにされる」と言い、信号がアサートされなかった場合は「非アクティブにされる」と言う。さらに、信号の名称に添えられた接頭部符号「/」は、信号がアクティブ・ローの信号である(すなわち、アサートされた状態が論理的なロー状態である)ことを示す。信号名の上の線(例えば、
)もアクティブ・ローの信号を示すために使用される。
以下の説明および添付の図面における特定の用語および図面の符号は、本発明を完全に理解できるように定義される。いくつかの例ではその用語および符号が、本発明を実行するためには必要とされない特定の詳細を意味する場合がある。例えば、回路素子あるいは回路ブロック間の相互接続を複数の導体信号線あるいは単一の導体信号線として図示するかあるいは説明する場合がある。該複数導体信号線のそれぞれが二者択一で単一導体信号線であってもよいし、また単一導体信号線のそれぞれが二者択一で複数導体信号線であってもよい。シングルエンドとして図示するかあるいは説明した信号および信号経路が差動であってよいし逆も同様である。同様に、アクティブ・ハイあるいはアクティブ・ローの論理レベルを有するものとして説明し、あるいは図示された信号が別の実施形態では逆の論理レベルを有してもよい。別の例としては、金属酸化膜半導体(MOS)トランジスタを含んで説明あるいは図示された回路が、別の場合ではバイポーラ技術か、あるいは信号制御された電流を実現できる他の技術を使用することにより実現できる。用語に関しては、信号が特定の状態を示すローまたはハイの論理状態に駆動された(あるいはハイの論理状態へ充電されたか、ローの論理状態へ放電された)場合、信号は「アサートされた」と言う。逆に、信号がアサートされた状態以外の状態(ハイかローの論理状態、あるいは回路を駆動する信号がオープンドレインあるいはオープンコレクタの状態のようなハイインピーダンス状態へ移行された場合に発生し得るフローティング状態を含む)に駆動された(すなわち充電または放電された)ことを示すために信号は「アサートされなかった」と言う。信号駆動回路が信号駆動回路と信号受信回路間に接続された信号線上の信号をアサートする(あるいは、文脈により明確に説明または示された場合はアサートしない)場合、信号駆動回路が信号受信回路へ信号を「出力する」と言う。信号が信号線上でアサートされた場合、信号線は「アクティブにされる」と言い、信号がアサートされなかった場合は「非アクティブにされる」と言う。さらに、信号の名称に添えられた接頭部符号「/」は、信号がアクティブ・ローの信号である(すなわち、アサートされた状態が論理的なロー状態である)ことを示す。信号名の上の線(例えば、
電気信号システムにおいて用いられる新規な信号受信回路を種々の実施形態で開示する。一実施形態では、信号受信回路は入力電気信号をそれぞれの閾値レベルと比較する1対の比較器を含んでおり、各閾値レベルは以前に受信された信号の分散された成分のレベルに従って設定される。より具体的には、一方の閾値レベルは、第1のディジタル状態を表す、以前に送信された信号により導入される分散型ISIに対応し、また、他方の閾値レベルは、以前に送信された信号が第2のディジタル状態を表す場合に導入される分散型ISIに対応する。2進信号システムの場合は、以前に送信された信号は受信回路により2状態のうちの1状態に分解され、後続のサンプル対を選択するために使用されるサンプルをどちらの比較器が供給するかを選択するように使用される。この配置によって、各比較器は入力信号と、それぞれのISIの予想レベルに従って定格値からオフセットされた閾値とを比較する。上記各比較器は、最終的にサンプルソースとして選択される、前に受信された信号の状態に対応する方向に閾値レベルオフセットを有する。サンプルは、以前に捕獲されたサンプル(すなわち最小待ち時間サンプル)の可能な両方の状態に起因する分散型ISIを前提として捕獲されるので、以前に捕獲されたサンプルの状態が分解されると両方のサンプルはその後の選択に利用することができる。こうして、分散型ISIの可能な様々なレベルに従って別々の閾値レベルを確立するとともに入力信号を各閾値レベルと比較することにより、最小待ち時間サンプルを含む等化信号の生成に伴うタイミング問題が回避される。各比較器に供給される閾値レベルは、以前に送信された信号に対する信号経路の残留パーシャルレスポンスに基づいたオフセットを含むので、このようなオフセット閾値の比較器を有する受信回路をここではパーシャルレスポンス受信機と呼ぶ。
本発明の別の実施形態においては、多値信号受信機(すなわち単一の2進ビットより多いビットを表す符号を受信可能な受信機)を2進信号のパーシャルレスポンス・モードに切り替えることができる。一実装例においては、パーシャルレスポンス動作を支援するために追加の比較器が必要とならないように、多重PAM受信機(パルス振幅変調受信機:一種の多値信号受信機)は可能な様々なレベル(例えば4−PAM受信機の4レベル、8−PAM受信機の8レベル等)を識別するための複数の比較器を含む。その代りに、パーシャルレスポンス・モードが使用可能となった場合、比較器に供給される閾値レベルは、最小待ち時間符号(あるいはN個の最小待ち時間符号の一組)のためのパーシャルレスポンス・レベルと一致するように調整されるとともに、比較器出力の後処理は符号復号化動作からサンプル選択動作に切り替えられる。
本発明の他の実施形態では、パーシャルレスポンス閾値レベルを生成する方法と回路が開示される。選択された前の送信ビットからのパーシャルレスポンスを含むパーシャルレスポンス・データ信号を送信する方法と回路もまた開示される。さらに、パーシャルレスポンス・データ信号からクロック信号を回復する方法と回路も開示される。
信号システムの概要
図3は、本発明の実施形態を使用することができる信号システム117を示す。システム117は、高速信号経路122を介して相互に接続された等化送信機118および等化受信機116と、相対的に低速である信号経路142A、142Bとを介して送信機118および受信機116にそれぞれ接続された制御装置141とを含む。一実施形態では、信号の送信路122は構成要素の信号経路122A、122B、122C(例えば、ゼロでない伝播遅延をそれぞれ導入し、それぞれのインピーダンス特性を示す送信線)により形成され、各信号経路は回路基板インタフェース125と127(例えばコネクター)を介して相互に接続された各回路基板に配置される。具体的な実装例では、信号の送信路122Bはバックプレーン上に形成され、信号の送信路122Aと122Cは、回路基板インタフェース125と127を介してバックプレーンに取り外し可能に接続されるそれぞれのドーターボード(例えばラインカード)上に形成される。送信機118と受信機116は、ドーターボードに搭載されたそれぞれの集積回路(IC)装置にて実現される。汎用あるいは特殊用途プロセッサ、ステートマシン、あるいは他の論理回路であってもよい制御装置は、さらに別の回路基板に搭載された第3の集積回路装置内に実現される。図3の実施形態において、信号経路142Aと142Bは、コンフィギュレーション情報を制御装置141から送信機118および受信機116のそれぞれに伝達するように使用されるとともに、同一回路基板(または複数の回路基板)上に信号経路122として配置することができるか、あるいはケーブルのような代替構造により実現することができる。あるいは、制御装置は分岐方式バスのような共用の信号経路により送信機118と受信機116に接続してもよい。制御装置141の動作について以下詳細に議論する。別の実施形態では、送信機118、受信機116、制御装置141を含むIC装置は、IC装置(例えば回路基板へ搭載され、回路基板トレースを介して相互に接続された3つのICすべて、あるいは、ボンディング線か他の導電構造によりIC間に形成された信号経路122と142を有する単一のマルチチップ・モジュール内にパッケージされた3つのすべてのIC)に直接接続された信号経路122、142A、142Bを有する共通構造に搭載することができる。また、送信機118、受信機116と制御装置141、あるいはそれらの任意のサブセットは同一のIC装置(例えばシステム・オンチップ)に含むことができ、金属層あるいは他の導電構造により実現された信号経路122及び/または142はIC装置内に含むことができる。
図3は、本発明の実施形態を使用することができる信号システム117を示す。システム117は、高速信号経路122を介して相互に接続された等化送信機118および等化受信機116と、相対的に低速である信号経路142A、142Bとを介して送信機118および受信機116にそれぞれ接続された制御装置141とを含む。一実施形態では、信号の送信路122は構成要素の信号経路122A、122B、122C(例えば、ゼロでない伝播遅延をそれぞれ導入し、それぞれのインピーダンス特性を示す送信線)により形成され、各信号経路は回路基板インタフェース125と127(例えばコネクター)を介して相互に接続された各回路基板に配置される。具体的な実装例では、信号の送信路122Bはバックプレーン上に形成され、信号の送信路122Aと122Cは、回路基板インタフェース125と127を介してバックプレーンに取り外し可能に接続されるそれぞれのドーターボード(例えばラインカード)上に形成される。送信機118と受信機116は、ドーターボードに搭載されたそれぞれの集積回路(IC)装置にて実現される。汎用あるいは特殊用途プロセッサ、ステートマシン、あるいは他の論理回路であってもよい制御装置は、さらに別の回路基板に搭載された第3の集積回路装置内に実現される。図3の実施形態において、信号経路142Aと142Bは、コンフィギュレーション情報を制御装置141から送信機118および受信機116のそれぞれに伝達するように使用されるとともに、同一回路基板(または複数の回路基板)上に信号経路122として配置することができるか、あるいはケーブルのような代替構造により実現することができる。あるいは、制御装置は分岐方式バスのような共用の信号経路により送信機118と受信機116に接続してもよい。制御装置141の動作について以下詳細に議論する。別の実施形態では、送信機118、受信機116、制御装置141を含むIC装置は、IC装置(例えば回路基板へ搭載され、回路基板トレースを介して相互に接続された3つのICすべて、あるいは、ボンディング線か他の導電構造によりIC間に形成された信号経路122と142を有する単一のマルチチップ・モジュール内にパッケージされた3つのすべてのIC)に直接接続された信号経路122、142A、142Bを有する共通構造に搭載することができる。また、送信機118、受信機116と制御装置141、あるいはそれらの任意のサブセットは同一のIC装置(例えばシステム・オンチップ)に含むことができ、金属層あるいは他の導電構造により実現された信号経路122及び/または142はIC装置内に含むことができる。
等化送信機118は、ここにではシンボル時間と呼ばれる連続時間中に、データを信号経路122上へ送信する。図4のタイミング図に示す一実施形態において、各シンボル時間TSは送信クロック信号TCLKの半周期に対応するので、2つのデータ値(例えば、値AとB)は送信クロック周期ごとに信号経路122上へ送信される。送信データ信号は伝播時間TP後に等化受信機116の入力に到達し、受信クロック信号RCLKのエッジに応答して受信機116によりサンプリングされる。受信クロック信号は外部クロック回路を介して受信回路内に受信してもよいし、あるいは基準クロック信号を再生したものでよい(例えば、遅延ロックループかフェーズロックループ回路により再生される)。以下に議論される他の実施形態においては、受信クロック信号は送信データ信号から再生することができる。さらに図4を参照すると、各サンプルがデータ・アイの中点で捕獲されるように受信クロック信号は、入力データ信号のデータ有効ウィンドウ(すなわちデータ・アイ)に対して直交位相の関係を有する。別の実施形態では、受信機116における信号のセットアップおよびホールド時間の要件を満たす必要性に応じて、サンプリング時点はデータ・アイの中点に対してずらしてもよい。また、送信クロック信号の周期毎により多い、またはより少ない符号を送信してもよい。
等化送信機118は、転送シフトレジスタ124、出力ドライバ121、転送等化器129を含み、転送等化器129自身はシフトレジスタ120と1列の出力ドライバ131を含む。各シンボル時間の開始時に、ここでは1次データ値と呼ばれる転送シフトレジスタ124の先頭(すなわち出力)のデータ値が出力ドライバ121により信号経路122へ駆動され、同時に送信等化器129は、等化信号を信号経路122へ駆動する。この種の等化をここでは送信プリエンファシスと呼ぶ。一実施形態では、出力ドライバ121により信号経路122へ駆動された信号(ここでは一次信号と呼ぶ)は、可能な4つの状態(例えば、4つの互いに異なる信号領域により定義される)のうちの1つを有する多値信号であり、従って2個の2進ビット情報を表す符号を構成する。別の実施形態では、一次信号はより多い、またはより少ない可能な状態を有することができ、従って2個の2進ビットより多い、またはより少ないビットを表現することができる。また、一次信号はシングルエンドでも差動でもよく(差動の場合は、相補信号を搬送するために追加の信号線が用意される)、また電圧モードの信号でも電流モードの信号でもよい。
送信等化器129内の各出力ドライバ131は、ソースデータ値が送信済み(ポスト−タップデータ)か、未送信(プリ−タップデータ)かによってプリ−タップ・ドライバかポスト−タップ・ドライバかのいずれかを形成する。図3の具体的な実施形態では、等化器はシフトレジスタ120内のデータ値が供給されるN個のポスト−タップ・ドライバと、送信シフトレジスタ124内の1つのデータ値が供給される1個のプリ−タップ・ドライバと、を含む。従って、結果として生じたデータ経路122上に駆動された等化信号は、−1、1、2、…Nのシンボル・レイテンシィ(symbol latency)を有するデータ値に従った信号レベルを有する。ここで、与えられたデータ値のシンボル・レイテンシィとはシンボル時間数をいい、このシンボル時間数分だけデータ値の送信が一次値の送信に先行する。別の実施形態では、種々の数のポスト−タップとプリ−タップ・ドライバを設けることができ、これにより種々のシンボル・レイテンシィを有する値に基づいた等化が可能となる。
さらに図3を参照すると、等化受信機116は、パーシャルレスポンス受信回路123、バッファ132(例えばシフトレジスタ)、タップ選択回路128、タップ選択ロジック139を含む。データ信号はパーシャルレスポンス受信回路123によりサンプリングされ、バッファ132に格納され、最終的にアプリケーション・ロジック(図示せず)により利用されるディジタル化されたサンプルを生成する。バッファデータは少なくとも所定の時間の間格納され、所定数のシンボル・レイテンシィまでの履歴データを表わすので、バッファデータがポスト−タップデータ値のソースを形成する。このソースは、等化器タップを受信側等化器回路へ供給するタップ選択回路128により選択することができる。バッファデータ値のサブセットは、反射と他の高レイテンシィ歪みの正確なシンボル・レイテンシィに従って選択することができるので、比較的少数のバッファデータ値を選択することにより上記歪みのレイテンシィに一致するレイテンシィを有する受信側等化タップを形成することができる。この配置により、受信機の寄生容量を大幅に増加させる(すなわち多数の受信側等化タップから生じる)ことなく高レイテンシィ歪みを受信側の等化により減少することができる。一実施形態では、タップ選択ロジック139は、コンフィギュレーション値に従ってタップ選択信号134を出力するコンフィギュレーション回路である。コンフィギュレーション値はシステム117により自動的に生成される(例えばシステム始動時に)か、あるいは経験的に決定され、コンフィギュレーション回路内か、あるいはシステム117内の他の場所に格納することができる。
図3の実施形態では、バッファ132は、M個の記憶素子を有する空き領域部133と、R個の記憶素子を有する選択可能な領域部135とを有するシフトレジスタにより形成され、タップ選択回路128は選択可能領域部135に接続され、タップ・データ・ソースのサブセットをそこから選択する。別の実施形態では、データを受信するとともにバッファ132へデータを転送するのに必要な時間に依存して、バッファ132の空き領域部は、M個より少ない記憶素子を含むかあるいは記憶素子はゼロ個でもよい。また、タップ選択回路128は、空き領域の大きさが送信回路118の構成に従ってプログラム可能な空き領域部133内の1つ以上の記憶素子に接続することができる。最後に、以下の議論のようにバッファ132は、構成部品133、135により形成されたシフトレジスタに加えてさらに(あるいはその代わりに)1つ以上の並列レジスタを含んでよい。
さらに図3を参照すると、多くの別タイプの等化回路を受信機116内で使用することができる。例えば、一実施形態では、受信機116は、入力信号のシンボル時間と同時に等化信号を信号経路122上へ(従ってパーシャルレスポンス受信回路123の入力へ)駆動するための出力ドライバ140(その随意性を示すために図3では破線で示す)を含む。別の実施形態では、パーシャルレスポンス受信回路123は等化サブサーキットを備えた前置増幅器を含む。
多重双峰信号分布:パーシャルレスポンス
図5は、分散型ISIの主要なソースが直前のシンボル時間に送信された信号である場合に、信号受信機で観測された2進信号の双峰分布(bimodal distribution)を示す。すなわち、時刻TN−1でサンプリングされた符号は時刻TNでサンプリングされた符号の分散型ISIの主要なソースであり、時刻TNでサンプリングされた符号は時刻TN+1でサンプリングされた符号の分散型ISIの主要なソースであり、以下同様である。時刻TNの信号レベルを参照すると、前の符号が論理「1」ならば、前の符号に対するパーシャルレスポンスが時刻TNの信号レベルを円で囲まれたレベル「11」あるいは「01」のうちの1つに引き上げるであろうことは理解できる(「11」と「01」ビット列の第2ビットは時刻TN−1の信号の状態に対応する)。前の符号が論理「0」ならば、前の符号に対するパーシャルレスポンスは、時刻TNの信号レベルを直交表記レベル「10」か「00」のうちの1つへ低下させる。シングルエンド信号システムでは、入力信号はサンプリングされ、定常状態の両極値間の中点(すなわち’11…1’と’00…0’信号レベルの中間)の基準電圧値と比較される。従って、信号が「1」から「0」あるいはその逆に遷移した場合に最悪ケースの電圧マージン(すなわち信号と基準電圧間の最小電圧差)が発生し、「10」と「01」の信号レベルはパーシャルレスポンス・レベル(すなわち前の符号送信の残留信号レベル)が大きい場合に判別不能となる。差動信号システムでは、入力信号とその補数信号は、例えば相補信号レベル間の差を増幅する差動アンプによりサンプリングされる。シングルエンドの場合と同様に、最悪ケースの電圧マージンは差動信号が「1」から「0」あるいはその逆に移行する場合に発生し、パーシャルレスポンスが「10」と「01」のレベルを同相モード(すなわち差動信号対の平均)へ押し下げる場合に「10」と「01」の信号レベルは判別不能となる。
図5は、分散型ISIの主要なソースが直前のシンボル時間に送信された信号である場合に、信号受信機で観測された2進信号の双峰分布(bimodal distribution)を示す。すなわち、時刻TN−1でサンプリングされた符号は時刻TNでサンプリングされた符号の分散型ISIの主要なソースであり、時刻TNでサンプリングされた符号は時刻TN+1でサンプリングされた符号の分散型ISIの主要なソースであり、以下同様である。時刻TNの信号レベルを参照すると、前の符号が論理「1」ならば、前の符号に対するパーシャルレスポンスが時刻TNの信号レベルを円で囲まれたレベル「11」あるいは「01」のうちの1つに引き上げるであろうことは理解できる(「11」と「01」ビット列の第2ビットは時刻TN−1の信号の状態に対応する)。前の符号が論理「0」ならば、前の符号に対するパーシャルレスポンスは、時刻TNの信号レベルを直交表記レベル「10」か「00」のうちの1つへ低下させる。シングルエンド信号システムでは、入力信号はサンプリングされ、定常状態の両極値間の中点(すなわち’11…1’と’00…0’信号レベルの中間)の基準電圧値と比較される。従って、信号が「1」から「0」あるいはその逆に遷移した場合に最悪ケースの電圧マージン(すなわち信号と基準電圧間の最小電圧差)が発生し、「10」と「01」の信号レベルはパーシャルレスポンス・レベル(すなわち前の符号送信の残留信号レベル)が大きい場合に判別不能となる。差動信号システムでは、入力信号とその補数信号は、例えば相補信号レベル間の差を増幅する差動アンプによりサンプリングされる。シングルエンドの場合と同様に、最悪ケースの電圧マージンは差動信号が「1」から「0」あるいはその逆に移行する場合に発生し、パーシャルレスポンスが「10」と「01」のレベルを同相モード(すなわち差動信号対の平均)へ押し下げる場合に「10」と「01」の信号レベルは判別不能となる。
図6は、図5に示した4つのパーシャルレスポンス信号レベルの同相モードレベルLCMに対する関係を示す。差動信号システムの場合、前の符号に対するパーシャルレスポンスは、定格差動振幅に対する差動振幅(すなわち差動信号対を形成する信号間の振幅差)を増加させるか減少させるものと考えることができる。定格差動振幅に対する正と負の信号レベルをそれぞれ1と−1として標準化すると、同相モードレベルLCMは0となり、また可能な4つの信号レベルは1+α、1−α、−1+α、−1−αとなる。ここでαは前の符号に対するパーシャルレスポンスの大きさを表わす。こうして、前の符号DN−1が「0」である場合、DNが「1」か「0」かに依存して入力符号DNは1−αか−1−αのいずれかの信号レベルにより表わされる。同様に、DN−1=1の場合、現在の符号の状態に従って入力符号は1+αあるいは−1+αのいずれかの信号レベルにより表わされる。前者の場合(すなわちDN−1=0の場合)、ボックス151内に示されたように2つの補数信号レベル−1−αと1−αは、−αの同相モードを有する。後者の場合(すなわちDN−1=1の場合)、ボックス153内に示されるように、2つの補数信号レベル、1+αと−1+αは+αの同相モードを有する。
パーシャルレスポンス受信機
図7は、図5と図6で図示された信号レベルの双峰特性を利用する本発明の実施形態によるパーシャルレスポンス受信回路200を示す。パーシャルレスポンス回路200は入力データ信号DNをサンプリングするための比較回路202と、比較回路202により生成されたデータ・サンプルに基づいて出力データ値(すなわち受信データ値)を生成する判断回路204とを含む。サンプリングされた信号が同相モード閾値より上かあるいはその下にあるかに基づいて2進信号レベルを識別する単一の比較器ではなく、比較回路202は、前の符号に対する2つの可能なパーシャルレスポンスにより同相モード閾値からオフセットされる閾値レベルを有する2つの比較器201、203を含む。すなわち、比較器201の閾値レベルは+αレベルに設定され、また比較器203の閾値レベルは−αレベルに設定される。この配置により、前の符号が「1」(すなわちDN−1=1)の場合、信号レベルがパーシャルレスポンス・レベル+αより上かあるいはそれより下かを比較器201が決定することにより入力信号を「1」あるいは「0」として分解する。逆に、DN−1=0の場合、信号がパーシャルレスポンス・レベル−αより上であるかあるいはそれより下であるかを決定することにより、比較器203は入力信号を「1」あるいは「0」として分解する。両方の比較は各入力符号に対して実行されるので、どちらの比較器出力が符号の状態を表わすかの選択は、前の符号の状態が分解されるまで遅延させることができる。パーシャルレスポンス受信回路200では、例えば比較器201と203により出力されたサンプル値は判断回路204に出力される。ここでは該サンプル値が記憶素子208と209(例えばDフリップ−フロップあるいは他のタイプの記憶回路)に選択的に格納され、選択回路205(例えばマルチプレクサ)のそれぞれの入力ポートに供給される。選択回路205により選択されたサンプル値は、サンプリングクロック信号210(または他のタイミング制御信号)に応答して記憶回路207に格納され、この時点でサンプル値はDN−1サンプル値となる。記憶回路207に格納されたDN−1サンプル値は、比較器201と203により生成された2つのサンプル値の1つを選択する選択回路205の選択入力へ帰還される。すなわち、DN−1サンプル値は、比較器201と203のどちらがDNサンプルを供給するかを、選択回路205を介して選択するように使用される。記憶素子208と209を含む実施形態では、記憶回路207の出力がDN−2のサンプル値となって、記憶素子208と209から出力されたDN−1のサンプル値のうちの1つを選択するように使用される。
図7は、図5と図6で図示された信号レベルの双峰特性を利用する本発明の実施形態によるパーシャルレスポンス受信回路200を示す。パーシャルレスポンス回路200は入力データ信号DNをサンプリングするための比較回路202と、比較回路202により生成されたデータ・サンプルに基づいて出力データ値(すなわち受信データ値)を生成する判断回路204とを含む。サンプリングされた信号が同相モード閾値より上かあるいはその下にあるかに基づいて2進信号レベルを識別する単一の比較器ではなく、比較回路202は、前の符号に対する2つの可能なパーシャルレスポンスにより同相モード閾値からオフセットされる閾値レベルを有する2つの比較器201、203を含む。すなわち、比較器201の閾値レベルは+αレベルに設定され、また比較器203の閾値レベルは−αレベルに設定される。この配置により、前の符号が「1」(すなわちDN−1=1)の場合、信号レベルがパーシャルレスポンス・レベル+αより上かあるいはそれより下かを比較器201が決定することにより入力信号を「1」あるいは「0」として分解する。逆に、DN−1=0の場合、信号がパーシャルレスポンス・レベル−αより上であるかあるいはそれより下であるかを決定することにより、比較器203は入力信号を「1」あるいは「0」として分解する。両方の比較は各入力符号に対して実行されるので、どちらの比較器出力が符号の状態を表わすかの選択は、前の符号の状態が分解されるまで遅延させることができる。パーシャルレスポンス受信回路200では、例えば比較器201と203により出力されたサンプル値は判断回路204に出力される。ここでは該サンプル値が記憶素子208と209(例えばDフリップ−フロップあるいは他のタイプの記憶回路)に選択的に格納され、選択回路205(例えばマルチプレクサ)のそれぞれの入力ポートに供給される。選択回路205により選択されたサンプル値は、サンプリングクロック信号210(または他のタイミング制御信号)に応答して記憶回路207に格納され、この時点でサンプル値はDN−1サンプル値となる。記憶回路207に格納されたDN−1サンプル値は、比較器201と203により生成された2つのサンプル値の1つを選択する選択回路205の選択入力へ帰還される。すなわち、DN−1サンプル値は、比較器201と203のどちらがDNサンプルを供給するかを、選択回路205を介して選択するように使用される。記憶素子208と209を含む実施形態では、記憶回路207の出力がDN−2のサンプル値となって、記憶素子208と209から出力されたDN−1のサンプル値のうちの1つを選択するように使用される。
図6に示した信号配置を参照し図7のパーシャルレスポンス受信回路200の動作について考察すると、比較器201、203のいずれかの信号マージン(すなわち「1」と「0」の状態を表す信号レベル間の差)は、最悪の場合のパーシャルレスポンス状態間の信号マージンを越えることがわかる。すなわち、最悪の場合のパーシャルレスポンス状態間(10から01)の信号マージンは(1−α)−(−1+α)=2ー2αとなり、一方、分離された信号コンステレーションのいずれかの対の信号マージンは(1−α)−(1−α)=2となる。こうして、αが大きくなるにつれて単一の比較器の受信機の信号マージンは減少し、αが1に近づくにつれて0に向かう。対照的に、図7のパーシャルレスポンス受信回路200の信号マージンは、αが大きくなっても実質的に一定で2のままである。実質的には、比較器201と203の閾値をそれぞれパーシャルレスポンス・レベル+αと−α分だけオフセットすることにより前の符号に対するパーシャルレスポンスは相殺され、したがって入力符号の全応答が符号状態を分解するのに利用できるようにする。
さらに図7を参照すると、閾値発生器211は比較器201と203に供給される±αの閾値を生成するように使用される。シングルエンド信号システムの場合、閾値±αは、擬似差動信号検出を可能にする(すなわち、入力信号レベルと閾値電圧レベルとを比較してサンプル値のディジタル状態を分解する)ように比較器201と203のそれぞれの基準入力に印加される電圧レベルでよい。差動信号システムの場合、閾値±αは、比較器の同相モードを図6に示した±αの電圧レベルまでオフセットするように印加される電圧か電流でよい。閾値±αは、比較器201と203内のディジタル/アナログ変換器(DAC)を制御するためのディジタル値でもよい。一実施形態では、閾値発生器211は、例えば1回以上の校正動作時に±α閾値レベルを一回かあるいは定期的に判定する回路を含む。他の実施形態では、±α閾値レベルは、選択されたデータ・パターンにより生成された入力信号レベルに基づいて適応的に生成される。閾値発生器211の実施形態は以下にさらに詳細に議論する。
多重データレート信号方式
図7のパーシャルレスポンス受信回路200では、サンプリングクロック信号210の各周期中に単一の符号が捕獲される。すなわち、入力データ信号のサンプルを捕獲するためにサンプリングクロックの立ち上がり(または立ち下がり)エッジが使用される。多重データレートシステムでは、サンプリングクロック信号210の1周期ごとに複数の符号が捕獲される。このようなシステムではクロック生成回路が設けられ、サンプリングクロック信号の1周期(1/周波数)内に位相配分されたサンプリングクロック信号210の複数のインスタンスを生成する。例えば、図8はサンプリングクロック信号の各期間(すなわち周期時間)中に2つの符号が連続して送信される2倍データレート信号方式プロトコルを示す。従って、サンプリングクロック信号の2つのインスタンス:偶数番号符号DN、DN+2、DN+4…をサンプルする偶数位相のサンプリングクロックSCLKEと、奇数番号符号DN−1、DN+1、DN+3…をサンプルする奇数位相のサンプリングクロックSCLKOとが用意される。この技術は拡張することができ、4倍データレート(1サンプリングクロック周期毎に4符号)、8倍データレート(1サンプリングクロック周期毎に8符号)、10倍データレート(1サンプリングクロック周期毎に10符号)等を含む事実上任意のデータレートを実現できる。
図7のパーシャルレスポンス受信回路200では、サンプリングクロック信号210の各周期中に単一の符号が捕獲される。すなわち、入力データ信号のサンプルを捕獲するためにサンプリングクロックの立ち上がり(または立ち下がり)エッジが使用される。多重データレートシステムでは、サンプリングクロック信号210の1周期ごとに複数の符号が捕獲される。このようなシステムではクロック生成回路が設けられ、サンプリングクロック信号の1周期(1/周波数)内に位相配分されたサンプリングクロック信号210の複数のインスタンスを生成する。例えば、図8はサンプリングクロック信号の各期間(すなわち周期時間)中に2つの符号が連続して送信される2倍データレート信号方式プロトコルを示す。従って、サンプリングクロック信号の2つのインスタンス:偶数番号符号DN、DN+2、DN+4…をサンプルする偶数位相のサンプリングクロックSCLKEと、奇数番号符号DN−1、DN+1、DN+3…をサンプルする奇数位相のサンプリングクロックSCLKOとが用意される。この技術は拡張することができ、4倍データレート(1サンプリングクロック周期毎に4符号)、8倍データレート(1サンプリングクロック周期毎に8符号)、10倍データレート(1サンプリングクロック周期毎に10符号)等を含む事実上任意のデータレートを実現できる。
図9は、2倍データレート信号システムで用いられるパーシャルレスポンス受信回路215を示す。パーシャルレスポンス受信回路215は、奇数位相のサンプリングクロック信号210O(SCLKO)によりクロック作動される奇数位相の受信回路216と、偶数位相のサンプリングクロック210E(SCLKE)によりクロック作動される偶数位相の受信回路217とを含む。奇数および偶数位相受信回路216、217は図7のパーシャルレスポンス受信回路200に類似している。但し、それらが生成するサンプルのインタリーブ的性質により、奇数位相の受信回路216の選択回路225は偶数位相の受信回路217の選択回路239により選択されたサンプルがラッチされたインスタンスにより制御され、逆に偶数位相の受信回路217の選択回路239は、奇数位相の受信回路216の選択回路225により選択されたサンプルのラッチされたインスタンスにより制御される。サンプルDN+/DN−は比較器232と233により生成され、記憶回路235と237に格納され、次に選択回路239により選択されて図10に示した偶数位相のパイプライン(偶数パイプ)を形成する(選択回路239の出力は偶数位相のサンプリングクロック信号210Eに応答して選択的に記憶回路243へバッファされる)。同様に、サンプルDN+1 +/DN+1 −は比較器218と219により生成され、記憶回路221と223に格納され、次に選択回路225により選択されて図10に示した奇数位相のパイプライン(奇数パイプ)を形成する(選択回路225の出力は奇数位相のサンプリングクロック信号210Oに応答して選択的に記憶回路227へバッファされる)。こうして奇数位相サンプルDN−1が選択回路225により選択された場合、DN−1サンプルは偶数位相の受信回路のラッチ素子241内へラッチされ(これにより偶数位相クロック信号210Eの全1周期間、DN−1を利用可能にする)、その後は後続の偶数位相サンプルDNを選択するのに使用される。次に、選択された偶数位相サンプルDNは奇数位相の受信機のラッチ素子228内にラッチされ、その後は後続の奇数位相サンプルDN+1を選択するのに使用される。より高いデータレートに対しては、部分的周期の受信回路(回路216と217のそれぞれは半周期の受信回路である)の数をデータレートに従って増加してもよい。例えば4倍データレートシステムでは、パーシャルレスポンス受信機は相互に連結された4つの4分の1周期受信回路を含み、これにより第1の4分の1位相受信回路内のサンプルNが第2の4分の1位相位相受信回路内のサンプルN+1を選択するように用いられ、第2の4分の1位相受信回路内のサンプルN+1が第3の4分の1位相位相受信回路内のサンプルN+2を選択するように用いられ、サンプルN+2が第4の4分の1位相受信回路内のサンプルN+3をを選択するように用いられ、サンプルN+3が第1の4分の1位相受信回路内のサンプルN+4を選択するように用いられ、以下同様である。本明細書の他の箇所では、様々なパーシャルレスポンス受信回路の実施形態を単一のデータレート(SDR)信号システムとして説明する。開示された各実施形態は図8−図10を参照して説明したように多重データレート信号方式を支援するように変更することができる。
閾値レベルの生成
本発明の一実施形態では、ここでは組み込み式スコープ(embedded scoping)と呼ばれる技術がパーシャルレスポンス受信回路の比較器内に印加される±α閾値レベルを決定するように使用される。組み込み式スコープは、受信機における符号系列を繰り返し受信する工程と、エラーのない受信であることを確認するために受信符号系列と、該系列の局所生成とを比較する工程とにかかわる。それぞれの受信と確認を繰り返すことにより、入力信号における符号値間を識別するために使用される閾値電圧は、系列内の符号がもはや期待値と一致しないところまで漸進的に増加される分だけ校正レベルからオフセットされる。不合格(failure)が発生するところの閾値電圧オフセットをここでは合格/不合格(pass/fail)オフセットと呼び、不合格が発生したサンプリング瞬間での信号レベルの測定値を表わす。こうして、符号系列の各符号の合格/不合格オフセットが検出されるまで閾値電圧をある範囲の閾値電圧にわたり掃引することにより入力信号に対するサンプル・プロットを発生することができる。さらに、増分系列の位相オフセットにより受信クロック信号を掃引し、各位相オフセットの合格/不合格オフセットを決定することにより入力信号の完全なトレースを生成することができる。また、波形トレースを入力信号内の選択された関心点(例えば所期のサンプリング時点から±N°、Nは掃引角度を表わす)に限定するように、位相オフセット及び/または閾値電圧ステップの細分化と開始/終了点は制御することができる(例えばプログラム可能な回路あるいはレジスタを構成することにより)。
本発明の一実施形態では、ここでは組み込み式スコープ(embedded scoping)と呼ばれる技術がパーシャルレスポンス受信回路の比較器内に印加される±α閾値レベルを決定するように使用される。組み込み式スコープは、受信機における符号系列を繰り返し受信する工程と、エラーのない受信であることを確認するために受信符号系列と、該系列の局所生成とを比較する工程とにかかわる。それぞれの受信と確認を繰り返すことにより、入力信号における符号値間を識別するために使用される閾値電圧は、系列内の符号がもはや期待値と一致しないところまで漸進的に増加される分だけ校正レベルからオフセットされる。不合格(failure)が発生するところの閾値電圧オフセットをここでは合格/不合格(pass/fail)オフセットと呼び、不合格が発生したサンプリング瞬間での信号レベルの測定値を表わす。こうして、符号系列の各符号の合格/不合格オフセットが検出されるまで閾値電圧をある範囲の閾値電圧にわたり掃引することにより入力信号に対するサンプル・プロットを発生することができる。さらに、増分系列の位相オフセットにより受信クロック信号を掃引し、各位相オフセットの合格/不合格オフセットを決定することにより入力信号の完全なトレースを生成することができる。また、波形トレースを入力信号内の選択された関心点(例えば所期のサンプリング時点から±N°、Nは掃引角度を表わす)に限定するように、位相オフセット及び/または閾値電圧ステップの細分化と開始/終了点は制御することができる(例えばプログラム可能な回路あるいはレジスタを構成することにより)。
図11は、入力データ信号286の時間基準トレース290を生成する組み込み式スコープの効用を示す。入力信号286がサンプリングされる閾値電圧オフセットの範囲はVTにより表示され、信号がサンプリングされる位相オフセットの領域はφにより表示される。掃引内の各サンプリング点は、サンプリング点280のグリッド内のそれぞれの点により示される。なお、掃引は各φの値に対しVT値の全範囲にわたり電圧閾値を進めることにより、あるいは二者択一的に各VT値に対しφ値の全範囲にわたりクロック位相を進めることにより得られる。
さらに図11を参照すると参照番号288は、合格/不合格状態が検知されたサンプル対を示す。当該の合格/不合格オフセット(PFO)は、校正されたVTレベル(VT(CAL))と、合格と不合格サンプル間のVTオフセットの平均値との差に従って決定されて入力信号の測定値として記録される。すなわち、合格/不合格オフセットは図示したようにトレース290内のデータ点を確立するように使用することができる。グリッド280内のすべてのサンプリング点にわたって掃引した後に(この掃引は、平均値を捕獲し統計的な外れ値を捨てるために何度も繰り返すことができる)、トレース290によりグラフで示されたような入力信号の測定値が得られる。
組み込み式スコープは従来の信号の測定技術を越える多くの利点を有する。第1に、この技術は非侵入性なので(すなわちプローブ接触はない)、試験中のシステムの電気的特性が変更されることは無く、したがってより正確な結果をもたらし得る。また、上記トレースは受信回路自体の観点から生成される。このことは受信回路のすべての非理想的特性は、結果として生じた信号のトレース情報において説明がつくということを意味する。最後に、組み込み式スコープに必要なすべての構成要素は完成した信号システム内に含むことができるので、組み込み式スコープは反射のレイテンシィと振幅、および信号システム内の他の歪みを決定する工程(限定するものではないが)を含むパーシャルレスポンス測定に加えて、多くの実行時分析を行うのに利用することができる。
図12は本発明の実施形態による信号システム300を示す。信号システム300は送信装置301と、パーシャルレスポンス振幅を決定する組み込み式スコープを採用する受信装置309とを含む。送信装置301はパターン発生器303、データセレクター305、等化送信機307、アプリケーション・ロジック302を含む。アプリケーション・ロジック302は、送信装置(例えば信号処理、命令処理、経路制御あるいは他の任意の機能)の中核的機能を実行し、データセレクター305の第1の入力へ送信データ(TX DATA)を供給する。通常動作中、アプリケーション・ロジック302は論理ローのスコープ信号(SCOPE)306をデータセレクター305に出力し、データセレクター305は送信データを選択し、信号経路122(コネクター、ビア、スタブなどのような多数の不連続性ソースを含むかあるいはそれらに接続され得る)を介して受信装置309へ送信する等化送信機307へそれを渡す。スコープ動作モード中、アプリケーション・ロジック302はスコープ信号306をハイに駆動して送信装置301内のスコープ動作モードを使用可能にする。スコープ・モードでは、データセレクター305はパターン発生器303により生成された繰り返しの単一符号パルス系列(例えば00100…00100…00100…などのテスト信号)を選択し、受信装置309へ送信する。受信装置309は、入力データ信号を受信するパーシャルレスポンス受信機310と、上記単一符号パルス系列の局所版を格納するパターン・レジスタ311と、パターン・レジスタ311が負荷モードとバレル−シフトモード間で切り替えられるようにするマルチプレクサ312と、受信されたデータ系列をローカルに生成された系列と比較するXORゲート313と、パーシャルレスポンス受信回路内で使用される閾値電圧をそのスコープ範囲にわたって進めるように閾値電圧調整信号(THRESH ADJ)を生成するアプリケーション・ロジック315(または他のロジック)と、を含む。一実施形態では、パーシャルレスポンス受信回路の複数の比較器に印加された閾値は、組み込み式スコープの目的のために同じ定格開始値に設定されそして一斉に進められる。別の実施形態では、スコープ・モードが使用可能となった場合、パーシャルレスポンス受信回路のうちの1つの比較器だけが使用される。アプリケーション・ロジックは、サンプリングクロック信号の1周期内の位相オフセット系列にわたってサンプリングクロックを進めるためのクロック調整信号(図示せず)をさらに生成してよい。アプリケーション・ロジック315はXORゲート313の出力に基づいてトレース記録(すなわち入力データ系列を表すデータ)をさらに構築する。
受信装置309がスコープ動作モードにある場合、マルチプレクサ312は当初、パターン・レジスタ311へパーシャルレスポンス受信機310の出力をロードするように設定される。所望のデータ系列(例えば単一符号のパルス系列)がパターン・レジスタ311にシフトされた後、マルチプレクサ312はパターン・レジスタ311のバレル−シフトモードを使用可能にするように設定される。すなわち、マルチプレクサ312がパターン・レジスタ311の入力に帰還されるパターン・レジスタ311の出力を選択するので、パターン・レジスタ311の内容がパターン・レジスタ311を通して連続的に循環される(すなわちバレルシフト動作)。この配置により、パターン・レジスタ311へロードされたデータ系列はXORゲート313の第1の入力へビット毎に繰り返し出力される。パーシャルレスポンス受信機310により受信されたデータ系列はXORゲート313の第2の入力へ入力されるので、受信されたデータ系列はパターン・レジスタ311内に格納されたデータ系列とビット毎に比較される。繰り返し送信されるデータ系列の長さをパターン・レジスタ311の記憶サイズと一致するように選択することにより、パターン・レジスタの内容と、同じデータ系列を新しく受信したもの(すなわち推定上は同じデータ系列)とが繰り返し比較される。すべての受信エラーは結果的には受信値とパターン・レジスタ内の対応する値間の不整合となるので、XORゲート313により比較されるとXORゲート313からアプリケーション・ロジック315へ出力されるエラー信号となる。次に、アプリケーション・ロジック315は、エラーが発生したところの被調整閾値電圧(と、随意にクロックの位相オフセット)を波形トレース内の信号レベルとして記録することができる。
図13は、図12の信号システム内の組み込み式スコープにより捕獲されたパルスレスポンスのサンプル波形トレース320を示す。図示したように、波形は、図5と図6を参照して議論した−1−αレベルに対応する定常的な低レベルで始まり低レベルで終わる。パルス(すなわちD=1)は時刻T3で受信され、パルスのパーシャルレスポンスは時刻T4で受信される。前の0値符号に起因して、時刻T3でサンプリングされた信号レベルは1−αレベルに対応する。同様に、前の1値符号に起因して、時刻T4でサンプリングされた信号レベルは−1+αレベルに対応する。−1+αレベルと−1−αレベル間の差は、図12のアプリケーション・ロジック315(または他の回路)により決定されるとともに、±αを決定するために使用することができる。すなわち、α=((1+α)−(−1−α))/2。標準化された信号レベル、1は特定のクロック・リカバリ動作(以下に議論する)において使用可能であり、パルス・レベルと定常的なローレベルから決定することができる(すなわち1=((1+α)−(−1−α))/2)。いったん決定すると、パーシャルレスポンス動作を可能にするためにαレベルをパーシャルレスポンス受信回路の比較器へ印加することができる。
図14は、パーシャルレスポンス閾値レベル±αを適応的に生成する回路を含むパーシャルレスポンス受信機325を示す。パーシャルレスポンス受信機325は、パーシャルレスポンス受信回路200、レベルサンプリング回路327、適応モジュール329を含む。図7で説明したように、パーシャルレスポンス受信回路200は、通常、入力信号DNとオフセット閾値±αとの比較(比較器201と203における)に基づいて1対のサンプル値を生成するように動作する。サンプルは記憶素子208と209内にサンプルDN−1 +とDN−1 −(「+」と「−」は相対的に正と負であるパーシャルレスポンスに対応するようなサンプルを表す)として格納される。選択回路205は記憶回路207に格納されたDN−2のサンプルの状態に基づいて、選択されるDN−1サンプルとなるべきDN−1 +とDN−1 −サンプルのうちの1つを選択する。上記議論のように多重データレートシステムでは、DN−2のサンプルは、サンプリングクロック信号210の位相シフトされたものによりクロック作動される相手方部(counterpart)のパーシャルレスポンス受信回路により供給することができる。単一あるいは多重データレートのいずれの場合も、2時刻以上離れて隣接したサンプル値が適応モジュール329へ供給される(すなわちその中にバッファされる)。図14の実施形態ではサンプル値DN−2とDN−1が適応モジュール329へ提供されるが、別の実施形態ではより高次あるいはより低次のレイテンシィ・サンプルを提供することができる。
レベルサンプリング回路327は、入力符号DNの信号レベルと、図5の双峰信号配置に対応する4つの信号レベルのそれぞれとを比較する4つの比較器3311−3314を含む。すなわち、比較器3314は入力信号を1+αの閾値レベルと比較し、入力信号が1+αレベルより上か下かによって対応するエラーサンプルE11を生成する。同様にして、比較器3313、3312、3311は、DN信号レベルを閾値レベル1−α、−1+α、−1−αのそれぞれと比較し、対応するエラーサンプルE10、E01、E00を生成する。各エラーサンプルは、適応モジュール329へ供給される前にそれぞれの記憶回路3351−3354内へバッファされる。この配置によりエラーサンプルはパーシャルレスポンス受信回路200により生成されたDN−1サンプルと同じレイテンシィを備えて、適応モジュール329に到達する。
パーシャルレスポンス受信回路200内の比較器201、203と、レベルサンプリング回路327内の比較器3311−3314へ供給される閾値を選択的に更新することにより、適応モジュール329はパーシャルレスポンス受信回路200からのデータ・サンプルと、レベルサンプリング回路327からのエラーサンプルとに応答する。例えば、データ・サンプルが11状態(すなわちD[N−1:N−2]=11)を示す場合、適応モジュール329は、エラーサンプルE11により示される入力信号レベルが1+αの閾値レベルより上か下かによって1+αの閾値レベルを増加あるいは減少する。同様にして、データ・サンプルが10、01、00状態をそれぞれ示すと、適応モジュールはエラーサンプルE10、E01、E00に基づいて1−α、−1+α、−1−αの閾値を更新する。以下に議論するように、±αのレベルは、1+α、1−α、−1+α、−1−αの閾値レベル、あるいはそれのサブセットから導き出すことができる。
図14の適応モジュール329の実施形態を図15に示す。適応モジュールは、2:4デコーダ353、アップ/ダウンカウンタ3571−3574、平均化回路361と365、ディジタル/アナログ変換器(DAC)3591−3596、および随意的にフィルタ回路351を含む。2:4デコーダ353は、入力データ・サンプルDN−1とDN−2(ここでは、D[N−1:N−2]としても表現される)の状態に従って4本のイネーブル信号線3541−3544のうちの1本をアクティブにする(すなわち、信号線上にイネーブル信号をアサートする)。各カウンタ357は、4つのエラーサンプル(すなわちE00、E01、E10、E11)のそれぞれを受信するように接続されたアップ/ダウン入力(U/D)、イネーブル信号線354のそれぞれ接続されたカウント・イネーブル入力(CEN)、およびサンプリングクロック信号210を受信するように接続されたストローブ入力を有する。この配置により、サンプリングクロック信号210の各周期中に、アクティブにされたイネーブル信号線354に接続されたカウンタ357は、対応するエラーサンプルの状態に従って増加または減少される。こうして、D[N−2:N−1]=11の場合、入力信号レベルが1+αの閾値レベルより上にあることをエラーサンプルE11が示した場合、カウンタ3574が増加され、入力信号レベルが1+α閾値レベル未満であることをE11が示した場合は減少される。同様にして、カウンタ3573、3572、3571に保存された計数値はそれぞれのイネーブル信号線354により使用可能にされると、エラーサンプルE10、E01、E00に従ってそれぞれ増加または減少される。一実施形態では、フィルタ回路351を用いて、例えば、当該計数値が調整される前に、同じ状態のエラーサンプルの所定数が所与の時間内に受信されることを要求することにより、入力エラーサンプルをフィルタリングする。別の実施形態では、他のタイプのエラーサンプル・フィルタリングを適用することができる。また、フィルタ351は完全に省略してよい。
カウンタ3571−3574内に保存された計数値は、1+α、1−α、−1+α、−1−αのレベルを生成するDAC3591−3594それぞれに対する制御値として出力される。こうして、適応モジュール329は、受信データ値D[N−1:N−2]の状態に従って1+α、1−α、−1+α、−1−αの閾値レベルを選択的に更新するように動作する。
平均化回路361と365は、カウンタ3571−3574からの制御値出力を平均化することにより±αの閾値レベルを生成する。平均化回路365は、例えばカウンタ3574と3572からの制御値C1+αとC−1+αをそれぞれ加算する加算回路366と、所望のα閾値レベル(すなわち(C1+α+C−1+α)/2=Cα)に対応する制御値Cαを生成する2分割素子367(加算の最下位ビットを省略することによりアクティブ回路無しで達成できる)とを含む。同様に、平均化回路361は、カウンタ3573と3571からの計数値C1−αとC−1−αを加算する加算回路362と、制御値C−αを生成する2分割素子363とを含む。一実施形態では、カウンタ357と平均化回路361、365により生成された各制御値は、図14のパーシャルレスポンス受信回路200の比較器とレベルサンプリング回路327で使用される閾値レベルを生成するそれぞれのDAC3591−3596に入力される。他の実施形態では、パーシャルレスポンス受信回路200の各比較器とレベルサンプリング回路327は内部DACを含み、制御値自身の形式(すなわちCα、C−α、C1+α、C1−α、C−1+α、C−1−α)でそれぞれの閾値を受信する。また、差動の実施形態では(およびある種のシングルエンドの実施形態では)、C+αとC−α値がお互いに補数であってもよいので平均化回路361あるいは365の1つを多重ビット−インバータで置き換えることができる。さらに、C1+αとC−1−α値は補数であってよく、またC1−αとC1+α値は補数であってもよいので図14のレベルサンプリング回路327内の比較器のうちの2つ、および適応モジュール329内のカウンタ357のうちの2つ(と、使用されれば、DAC359のうちの2つ)を省略することができる。
図16に、図15の平均化回路361と365の代わりに使用可能な他の回路構成375を示す。C+α値を生成するためにC1+αとC−1+αの計数値を平均する代わりに、C+αは、C1+αとC1−αの制御値間の差を半分にすることにより生成される(すなわちCα=((C1+α)−(C1−α))/2)。同様に、C−α値は、C−1−αとC−1+αの制御値間の差を半分にすることにより生成される。こうして、図16の回路は、C1+α制御値からC1−α制御値を減じることにより2αを生成する差分回路376と、2α値を半分にすることによりCαを生成する2分割素子377(上記差の最下位ビットを省略することにより実現できる)とを含む。差分回路379と2分割素子380は同様に使用され、当該の方法で計数値、C−1+αとC−1−αからC−αを生成する。
差動比較器
図17は、図7、図9と図14の受信回路とレベルサンプリング回路内で使用可能な比較器400を示す。比較器400は前置増幅器401とサンプリング回路425とを含む。前置増幅器401は1対の差動アンプ402、403を含み、各差動アンプは電流DAC(IDAC)411と413それぞれによりバイアスをかけられ、それぞれの抵抗素子Rを介して供給電圧に接続された第1および第2の出力節点418と419を有する。上記抵抗素子は、ダイオード構成のトランジスタ、バイアスをかけたトランジスタ、抵抗、あるいは抵抗値を確立する他の任意のアクティブ回路あるいは受動回路を使用することにより実現することができる。差動アンプ402内のトランジスタ405と404はそれぞれ幅W1とW2を有し、W1はW2より大きい。差動アンプ403内のトランジスタ408と407もまた、それぞれ幅W1とW2を有する。信号成分Dと/Dから構成される差動入力信号は、Dがトランジスタ404と408へ接続され/Dがトランジスタ405と407へ接続されるように、各差動アンプ402、403に接続される。この配置により、Cαと/Cαが実質的に等しい場合(例えば8ビットの制御ワード、Cα=128、/Cα=127の場合)差動アンプ402と403は実質的に平衡が保たれ、実質的に幅W1+W2の構成要素トランジスタを有する単一の差動アンプとして動作する。こうして、Dが/Dより大きい場合、トランジスタ404と408は、トランジスタ405と407より大きな電流を、共同で流し、これにより出力節点418の電圧を出力節点419の電圧より引き下げる(すなわち出力節点418に接続された抵抗素子Rを介して)。
図17は、図7、図9と図14の受信回路とレベルサンプリング回路内で使用可能な比較器400を示す。比較器400は前置増幅器401とサンプリング回路425とを含む。前置増幅器401は1対の差動アンプ402、403を含み、各差動アンプは電流DAC(IDAC)411と413それぞれによりバイアスをかけられ、それぞれの抵抗素子Rを介して供給電圧に接続された第1および第2の出力節点418と419を有する。上記抵抗素子は、ダイオード構成のトランジスタ、バイアスをかけたトランジスタ、抵抗、あるいは抵抗値を確立する他の任意のアクティブ回路あるいは受動回路を使用することにより実現することができる。差動アンプ402内のトランジスタ405と404はそれぞれ幅W1とW2を有し、W1はW2より大きい。差動アンプ403内のトランジスタ408と407もまた、それぞれ幅W1とW2を有する。信号成分Dと/Dから構成される差動入力信号は、Dがトランジスタ404と408へ接続され/Dがトランジスタ405と407へ接続されるように、各差動アンプ402、403に接続される。この配置により、Cαと/Cαが実質的に等しい場合(例えば8ビットの制御ワード、Cα=128、/Cα=127の場合)差動アンプ402と403は実質的に平衡が保たれ、実質的に幅W1+W2の構成要素トランジスタを有する単一の差動アンプとして動作する。こうして、Dが/Dより大きい場合、トランジスタ404と408は、トランジスタ405と407より大きな電流を、共同で流し、これにより出力節点418の電圧を出力節点419の電圧より引き下げる(すなわち出力節点418に接続された抵抗素子Rを介して)。
前置増幅器401が平衡を保たれる(すなわちCαが実質的に/Cαと等しい)と、Dと/Dが同相モード電位にある場合(すなわちDと/Dが遷移の際に互いに交差する時のように)には前置増幅器出力節点418と419の電圧は実質的に等しい。こうして、前置増幅器401、従って全体としては比較器400の実効的な閾値はDと/Dの同相モードで発生する。対照的に、/Cαに対してCαを増やすことにより前置増幅器が不平衡になると、同一値のDと/Dにより出力節点419は出力節点418より下に引っぱられる結果となる。これはトランジスタ405がトランジスタ404より広い(そして、従ってより大きな利得を有する)ことと、減少された制御値/Cαにより差動アンプ403の補正(バランス)効果が削減されることによる。このようにして、/Cαに対してCαを増加することにより前置増幅器の実効的な閾値を同相モードより大きくする。「0」と「1」の信号レベル間の閾値がαに設定される点までCαを増やすことにより、αの閾値レベルを有する差動比較器が実現される。対応する比較器(図示せず)の電流DACに対してCαと/Cα値の接続を逆にすることにより−αに閾値レベルを有する差動比較器が実現される。
サンプリング回路425は、トランジスタ423と424により形成された差動アンプ426、背中合わせに接続されたインバータ428と429により形成されたセンスアンプ427、セット−リセット・フリップ−フロップにより形成された記憶回路436とを含む。差動アンプ426は、前置増幅器401の出力節点418と419にそれぞれ接続された制御入力と、インバータ428と429のソース端子にそれぞれ接続された出力節点431と433と、を含む。サンプリングクロック信号210(または他のサンプル制御信号)により切替可能に制御されるバイアス・トランジスタ430は、差動アンプ426と接地基準(または他の低い電圧基準)間に接続される。サンプリングクロック信号210はさらに、インバータ428と429の供給電圧(例えばVDD)と出力節点間に接続された正にドープされたMOS(PMOS)トランジスタ434と435の制御入力に接続される。この配置により、サンプリングクロック信号210がローの場合、トランジスタ430はスイッチオフし、トランジスタ434と435はスイッチオンしてインバータ428と429の出力節点を供給電圧まであらかじめ充電する。インバータ428と429の出力節点は記憶回路436のアクティブ・ローのセットとリセット入力にそれぞれ接続されるので記憶回路436の内容はサンプリングクロック信号210がローである半周期の間、保存される。サンプリングクロック信号210がハイになるとバイアス・トランジスタ430はスイッチオンとなり、差動アンプ426の2つのトランジスタ424と423を介して前置増幅器401の出力節点418と419に発生した電圧に比例した電流を引き出す。こうして、節点419に発生した電圧が節点418の電圧より高い場合、トランジスタ430にバイアスをかけることにより引き出された電流は主としてトランジスタ423を介して流れることになる。逆に、節点418に発生した電圧が419の電圧より高い場合、バイアス・トランジスタにより引き出された電流は、主としてトランジスタ423を介して流れることになる。トランジスタ434と435は、ハイに向かうサンプリングクロック信号210に応答してスイッチオフとなるので、インバータ428と429の予め充電された出力はトランジスタ423と424を介して流れる電流により放電される。この動作により、入力信号(D)はコモンモード電圧((D+/D)を2で割ったもの)より+αの閾値レベルを越える分だけ大きくなる(すなわち、入力信号は+α閾値レベルを越える)と、トランジスタ430にバイアスをかけることにより引き出された電流は主としてトランジスタ423を介して流れることになる。結局、インバータ429の出力節点はインバータ428の出力節点よりも、より急速に放電されインバータ429の出力をローに駆動するとともにインバータ428の出力をハイに駆動する(すなわち、インバータ428内のPMOSトランジスタはスイッチオンとなり、インバータ428内のNMOSトランジスタはスイッチオフとなる)。インバータ429のロー出力は記憶回路436のアクティブ・ローのセット入力へ印加され、記憶回路436に論理「1」のサンプルデータ値を格納させる。対照的に、入力信号レベルが+α閾値レベルを越えない場合、トランジスタ430にバイアスをかけることにより引き出された電流は主としてトランジスタ424を介して流れ、これによりインバータ428をローに駆動し(かつ、インバータ429をハイに駆動し)、論理「0」のサンプルデータ値を記憶回路436内へ格納する。
図18は、図17の電流DAC411の実施形態を示す。電流DAC411は制御トランジスタ4370−437N−1とバイアス・トランジスタ4390−439N−1を含む。各制御トランジスタ4370−437N−1は、基準電圧(この例では接地)と出力節点438(すなわち差動アンプ402を形成するトランジスタのソース端子に接続された節点)との間に、接続するトランジスタ対を形成するバイアス・トランジスタ4390−439N−1のうちの対応する1つへ直列に接続される(例えばソースからドレインまで)。制御トランジスタ4370−437N−1のゲート端子は、多重ビット制御値Cα(または制御値/Cα)のそれぞれの成分信号、Cα[0]−Cα[N−1]、を受信するように接続される。対応する制御信号成分がハイの場合、IREFx2i(iは、位置0、1、2…、N−1の第i番目のトランジスタを表わす)の電流が制御トランジスタ437iを通って流れるように、各制御トランジスタ4370−437N−1が2進の重みが付けられた利得を有する。こうして、制御値Cα[N−1:0]の構成ビットがすべてハイであると、IREFは制御トランジスタ4370を通って流れ、IREFx2はトランジスタ4371を通って流れ、IREFx4は制御トランジスタ4372を通って流れ、以下同様にしてIREFx2N−1を導通させるトランジスタ437N−1を制御する。従って、制御トランジスタ4370−437N−1はそれぞれx1、x2…、x2N−1トランジスタで表わされる。この配置により、制御値Cα[N−1:0]は、IREFの増加量が0からIREFx2N−1までの範囲のバイアス電流を選択する2N個の値のうちのいずれかに設定することができる。バイアス・トランジスタ4390−439N−1はバイアス電圧(VBIAS)を受け入れるように接続されたゲート端子を有し、該バイアス電圧は、所望のIREFを確立するかあるいは維持する必要性に応じて調整される(例えばバイアス回路により)。
一実施形態では、電流DAC411(と、従ってサブドライバの駆動力)を実現するために使用される様々なトランジスタの相対利得(すなわちトランスコンダクタンス値)は、個々の制御トランジスタ437及び/またはバイアス・トランジスタ439の幅と長さの比(すなわちW/L)を調整することにより確立される。例えば、x2の制御トランジスタ4371の幅と長さの比は、x1の制御トランジスタ4370の幅と長さの比の2倍であり、x4の制御トランジスタ4372の幅と長さの比は、x2の制御トランジスタ4371の幅と長さの比の2倍であり、以下同様である。バイアス・トランジスタ439は相互に、同じ利得比を持つことができる(例えば、図18に示したようにx1、x2、x4、x2N−1)。別の実施形態では、制御トランジスタ437とバイアス・トランジスタ439の相対利得を調整するために他の技術を使用してもよい。また、2進の重み付け以外の重み付けを利用してもよい。例えば、一実施形態では各制御トランジスタ437は、他の各制御トランジスタ437と同等の利得を有するので電流DAC411により引き出された電流は制御値Cαにおける論理「1」ビットの数に比例する。
図19は、図7、図9、図14で示された比較器を実現するのに使用可能な差動比較器450の別の実施形態を示す。比較器450はサンプリング回路452とオフセット制御回路440を含む。Dと/Dを搬送する入力信号線がトランジスタ423と424のコントロール端子へそれぞれ直接に接続されていることを除いて、サンプリング回路452は一般的には図17のサンプリング回路425(および差動アンプ426、センスアンプ427、バイアス・トランジスタ430、記憶回路436を含む)と同じ方法で実現される。オフセット制御回路440は、サンプリング回路452の節点431と433へ接続された出力節点を有する差動アンプ446を含む。差動アンプ446のトランジスタ447と449のコントロール端子は、Cαと/Cαにより制御されたそれぞれの電圧DACによってバイアスされる(例えば、それぞれ抵抗性のプルアップ素子451と453に接続された電流DAC443と445により実現される)。この配置により、サンプリングクロック信号がハイになると、サンプリング回路452の出力節点433を通る電流は、サンプリング回路452のトランジスタ423と、オフセット制御回路440のトランジスタ447とにより引き出された電流の和となる。同様にして、サンプリング回路452の節点431を通る電流は、サンプリング回路452のトランジスタ424と、オフセット制御回路440のトランジスタ449とにより引き出された電流の和となる。図17を参照して上に議論したように、節点431を通る電流が節点433を通る電流より大きいと、論理「1」が記憶回路436に格納され、逆に節点433を通る電流が節点431を通る電流より大きいと、論理「0」が記憶回路436に格納される。
DACの制御値Cαと/Cαが実質的に同じであると、比較器450は平衡となり、実効的な閾値はDと/Dの信号レベルの同相モードで発生する。すなわち、Dがコモンモード電圧(VCM=((D+/D)÷2)より大きい場合は、節点433を通る電流は節点431を通る電流より大きくなり、論理「1」がサンプルデータ値として捕獲される。Cαが増加され/Cαが減少されるにつれ差動アンプの実効的な閾値は増加されるので、Dは、オフセット制御回路のトランジスタ449により引き出されたさらなる電流に打ち勝つのに必要な量だけ/Dより高くなければならない。したがって、Cαを増加し/Cαを減少することによりサンプリング回路の実効的な閾値をパーシャルレスポンス・レベルαに設定することができる。すなわち、D間の差がコモンモード電圧VCMよりα分を越えて大きくなると、論理「1」がサンプルデータ値として出力され、そうでなければ論理「0」が出力される。−αの閾値を有する相手方部の比較器は、DAC443と445へのCαと/Cα入力を入れ替えることにより設けることができる。
単一レベル適応比較器を有する閾値レベル生成器
図20は別の実施形態によるパーシャルレスポンス受信機500を示す。パーシャルレスポンス受信機500は、一般的には、図7と図14を参照して説明したように動作するパーシャルレスポンス受信回路200、レベルサンプリング回路501、および適応モジュール503を含む。図14のレベルサンプリング回路327とは対照的にレベルサンプリング回路501は、入力信号が、適応モジュール503により生成されたデータレベル閾値より大きいか小さいかによってエラーサンプルEDLEVを生成する単一の比較器507を含む。図20の実施形態では、データレベル閾値は適応モジュールにより生成された多重ビット制御値(CDLEV)により確立される。別の実施形態では、データレベル閾値は適応モジュール503により生成されたアナログ電圧または電流により確立することができる。エラーサンプルは適応モジュール503に転送される前に1つ以上の記憶回路509でバッファしてもよく、これによりエラーサンプルのレイテンシィを、パーシャルレスポンス受信回路200により生成されたデータ・サンプルに整合させる。
図20は別の実施形態によるパーシャルレスポンス受信機500を示す。パーシャルレスポンス受信機500は、一般的には、図7と図14を参照して説明したように動作するパーシャルレスポンス受信回路200、レベルサンプリング回路501、および適応モジュール503を含む。図14のレベルサンプリング回路327とは対照的にレベルサンプリング回路501は、入力信号が、適応モジュール503により生成されたデータレベル閾値より大きいか小さいかによってエラーサンプルEDLEVを生成する単一の比較器507を含む。図20の実施形態では、データレベル閾値は適応モジュールにより生成された多重ビット制御値(CDLEV)により確立される。別の実施形態では、データレベル閾値は適応モジュール503により生成されたアナログ電圧または電流により確立することができる。エラーサンプルは適応モジュール503に転送される前に1つ以上の記憶回路509でバッファしてもよく、これによりエラーサンプルのレイテンシィを、パーシャルレスポンス受信回路200により生成されたデータ・サンプルに整合させる。
適応モジュール503は、レベルサンプリング回路501からエラーサンプルを受信し、パーシャルレスポンス受信回路200からデータ・サンプルDN−1とDN−2を受信し、これを受けて±αレベルをパーシャルレスポンス受信回路200内に確立するための制御値Cαと/Cαを生成し、またデータレベル閾値をレベルサンプリング回路501内に確立するための制御値CDLEVを生成する。一実施形態では、適応モジュール503はデータレベル閾値が1+αのデータレベルと一致することを比較器507が示すまで、1+αのデータ・パターン(すなわち、D[N−1:N−2]=11)の受信を検出すると最初にCDLEV値を更新する。その後、DLEV閾値が1−αデータレベルと一致するまで、適応モジュール503は、1−αデータ・パターン(10)に応答してCDLEV値を更新する。制御値(Cα)は、例えば2つのCDLEV値(すなわちC1+αとC1−α)間の差を半分にすることにより生成することができ、また/Cα制御値はCα値の補数をとることにより生成することができる。
図21は、一実施形態による図20の適応モジュール503の動作を示す。最初に、ブロック521では、制御値Cα、CDLEV、と内部に保存された制御値C2αのそれぞれが定格値ゼロに設定される。一実施形態では、定格のゼロ値はDACの中点に対応する。例えば8ビットのDACでは、10000000b(「b」は2進表記法を表す)の中点、すなわち10進の128を定格ゼロ値として使用することができる。C−α値はフルスケールのDAC値からCα値を減じることにより生成することができる。こうして8ビットの例では、C+α=128の場合、C−α=(28−1)−128=127となる。この結果がCαの補数をとる(すなわち/Cα=C−α)ことにより取得できることは明らかである。
判断ブロック523では、CDLEV値に印加された増加操作および減少操作の履歴が評価され、1+α信号レベルに対応する閾値レベルに到達したかどうかを判断する(すなわち、上方DLEVの検出(UPPER DLEV FOUND))。一実施形態では、CDLEV値に関し、直前のN回の更新にわたって増加操作回数と減少操作回数間の差が所定の値より小さい場合は、データレベル閾値が1+α信号レベルのまわりをうろついている(dither)とみなされ、従って上方のデータレベル閾値を検出したと考えられる。上方のデータレベル閾値が検出されなかった場合、パーシャルレスポンス受信回路により生成されたサンプル値(D[N−1:N−2])は判断ブロック525で評価され、1+αレベルの信号レベルが受信されたかどうかを決定する。受信されたのであれば、レベルサンプリング回路EDLEVにより生成されたエラーサンプルは判断ブロック527で評価され、入力信号レベルがCDLEVの現在値により確立された閾値レベルより大きいか小さいかを決定する。エラーサンプルが「1」であれば、入力信号レベルは閾値レベルより大きく、CDLEV値は529で増加されてそのデータレベル閾値を増加する。エラーサンプルが「0」であれば、信号レベルはデータレベル閾値未満であり、CDLEV値は531で減少されてそのデータレベル閾値を減少する。図15を参照し上に議論したたように、CDLEV値を増加あるいは減少する前に、あるレベルのフィルタリングを適用してもよい。CDLEV値が増加または減少された後(すなわちブロック529あるいは531で)、CDLEVの増加/減少の履歴は再び判断ブロック523で評価され上方のデータレベル閾値が検出されたかどうかを判断する。
判断ブロック525に戻ると、D[N−1:N−2]が「11」でない場合、エラーサンプルEDLEVは評価されず、525での操作が後続のデータ・サンプルセットに対して繰り返される。こうして、ブロック523−531により形成されるレベル適応ループにおいて、適応モジュールは選択的にCDLEV値を更新し、したがってパーシャルレスポンス受信回路により生成されたデータ・サンプルの状態に従ってデータレベル閾値を更新する(すなわち、1+αのサンプル・パターンの検出に応答してCDLEV値を更新する)。
判断ブロック523で、上方のデータレベルが検出されたと判断されると、増加操作および減少操作の履歴はクリアされ判断ブロック535で第2のレベル適応ループが開始される。判断ブロック535では増加と減少操作の履歴が評価され、1−αデータレベルに対応するデータレベル閾値が検出されたかどうかを決定する(すなわち、下方DLEVの検出(LOWER DLEV FOUND))。一実施形態では、CDLEV値に関し、直前のN回の更新にわたって増加操作と減少操作の回数間の差が所定の値より小さい場合、データレベル閾値は1−α信号レベルのまわりをうろついていると見なされ、従って下方データレベル閾値が検出されたとみなされる。下方のデータレベル閾値が検出されなかった場合は、パーシャルレスポンス受信回路(D[N−1:N−2])により生成されたサンプル値が判断ブロック537で評価され、1−αレベルの信号レベルが受信されたかどうかを決定する。受信されなかった場合は1−αレベルの信号レベルが受信されるまで、後続のサンプル値対は判断ブロック537に繰り返し入力される。1−αレベルに対応するデータ・サンプルが検出されると、レベルサンプリング回路EDLEVにより生成されたエラーサンプルは判断ブロック539で評価され、入力信号レベルが、CDLEVの現在値により確立されたデータ閾値レベルより上か下かを判断する。当初がそうであるようにエラーサンプルが「0」の場合、信号レベルはデータ閾値レベルより低く、CDLEV値はDLEV閾値レベルを減少するように543で減少され、そしてC2α制御値は上方と下方とのデータレベル閾値間の差を追跡するように増加される。エラーサンプルが判断ブロック537で「1」であると判断された場合、CDLEVはブロック541で増加されC2αは減少される。この配置によって、データレベルの閾値が1−αデータレベルに到達すると制御値C2αは+α閾値レベルの2倍を表すことになる。従って、ブロック545でC2αを2で割ることによりCα値が生成される(例えばC2αの最下位ビットを右にシフトするかそうでなければそれを削除することにより)。C−α値はCα値の補数をとることにより生成することができる。その後、当該処理は繰り返され、判断ブロック523から始まる。別の方法として、ある更新値C2αは下方のデータレベル閾値から上方のデータレベル閾値まで戻る増加量を計数することにより生成することができ、また、他の更新値C2αは、下方のデータレベル閾値へその後戻る際に生成することができ、以下同様である。Cα値はC2α値の各再生後に更新することができる。また、1+αと1−αのデータレベルを検出するのではなく、1+αと−1+αのデータレベルは決定してもよく、対応するデータレベル制御値を平均化してCα値を生成する。
デュアルモード受信機
図22は、多値信号モードあるいはパーシャルレスポンス・モードのいずれかで動作可能なデュアルモード受信機550の実施形態を示す。モード選択信号572(MSEL)が第1の状態(例えば論理ロー状態)にある場合、1符号当たり2ビットの多値信号モードが選択される。図23に示した一実施形態では、各入力符号の信号レベルは、3つの閾値レベルにより区別される4つの電圧範囲のうちの1つに分類される。各レベルで表される1対のデータ・ビットに従って4つの電圧範囲が図23の10、11、01、00で指定される。各符号は4つの可能な振幅のうちの1つを有するパルスを構成するので、ここでは入力多値信号を4−PAM(パルス振幅変調)信号と呼ぶ。別の実施形態では、種々のPAMレベル(例えば8−PAM、10−PAMなど)が使用可能である。
図22は、多値信号モードあるいはパーシャルレスポンス・モードのいずれかで動作可能なデュアルモード受信機550の実施形態を示す。モード選択信号572(MSEL)が第1の状態(例えば論理ロー状態)にある場合、1符号当たり2ビットの多値信号モードが選択される。図23に示した一実施形態では、各入力符号の信号レベルは、3つの閾値レベルにより区別される4つの電圧範囲のうちの1つに分類される。各レベルで表される1対のデータ・ビットに従って4つの電圧範囲が図23の10、11、01、00で指定される。各符号は4つの可能な振幅のうちの1つを有するパルスを構成するので、ここでは入力多値信号を4−PAM(パルス振幅変調)信号と呼ぶ。別の実施形態では、種々のPAMレベル(例えば8−PAM、10−PAMなど)が使用可能である。
多値信号モードでは、比較器557は入力信号と中点閾値(ここではゼロ閾値と呼ぶ)とを比較して符号の最上位ビット(MSB)の状態を判断する。図22と図23の実施形態において、信号レベルがゼロ閾値を越える場合、MSBは「1」に決定され、信号レベルがゼロ閾値を越えない場合には「0」に確定される。比較器553と555は、入力信号と、各閾値レベル+α、−αとを比較する。例えば、4−PAM信号モードでは、+α閾値レベルは、定常的ハイレベルとローレベル間の差の5/6を定常的ローレベルに加えて設定され、−α閾値は、定常的ハイレベルとローレベル間の差の1/6を定常的ローレベルに加えて設定される。図23を参照すると、入力信号レベルが+α閾値レベルを越えた場合、比較器553と555は共に論理ハイのサンプル値を生成し、信号レベルが−α閾値レベルより低い場合、比較器553と555は共に論理ローのサンプル値を生成する。対照的に、入力信号レベルが+αと−α閾値レベルの間にある場合、比較器553と555は異なる状態を有する出力を生成する。こうして、信号レベルが+α閾値レベルを越えるか−α閾値レベルより下の場合には入力シンボルの最下位ビット(LSB)を論理「0」となるように割り当て、また信号レベルが+αと−α閾値間の場合には論理「1」となるように割り当てることにより、LSBは比較器553と555により生成されるサンプル値の排他的ORにより生成することができる。従って、排他的ORゲート561は、比較器553と555により生成されたサンプル値を受信するように接続され(すなわち、サンプル値が記憶回路554と556にバッファされた後)、LSBを選択回路565の第1のポートへ出力する。モード選択信号がデュアルモード受信機の4−PAMモードを選択する場合、LSBが選択されて次段の記憶回路567と578に渡され、最終的には選択回路579により選択され、適応モジュール581へ供給される。こうして、4−PAMモードでは、適応モジュール581が、比較器553、555、557により生成された各サンプル値セットに対してLSBとMSB(MSBビットは、LSBとのレイテンシィ整合のために記憶回路558、571、573に連続して格納される)を受信する。
図23を参照して説明した閾値レベルとデータ信号レベルは、差動とシングルエンドの両信号システムで使用可能であるということに注意されたい。シングルエンドの信号システムの場合、閾値とデータ信号の電圧レベルは、接地基準のように共通で実質的に固定された電圧基準からのオフセットとして表わされる。差動信号システムの場合、データ信号と閾値はそれぞれ差動信号対により表わされ、データ信号あるいは閾値の電圧レベルは、2つの差動信号間の電圧差である(例えば、1方の信号の電圧レベルを他方から減じる)。
さらにデュアルモード受信機550の4−PAMモードを参照すると、比較器551はエラーサンプルEDLEVを生成し、このエラーサンプルは記憶回路552と570でバッファされその後適応モジュール581へ供給される。一実施形態では、適応モジュールはMSB/LSB=11でのデータ信号レベルと、次にMSB/LSB=00での信号レベルと、を確定することにより、4−PAMモードの閾値レベル制御値C0、C+α、C−α(すなわち比較器557、553、555にそれぞれ供給される制御値)を生成する。例えば、C+α値は11と00の信号レベル間の差の3分の2だけ00信号レベルからオフセットされ、C0は11と00の信号レベル間の中点に設定され、C−αは、11と00の信号レベル間の差の3分の1だけ00信号レベルからオフセットされる。図14を参照して説明した適応モジュールと同様に、比較器551により生成されたエラーサンプルは、定常状態の11信号レベルと定常状態の00信号レベルを取得するためにフィルタリングしてもよい。
さらに図22を参照すると、モード選択信号572がハイの場合、デュアルモード受信機550はパーシャルレスポンス・モードに切替えられる。パーシャルレスポンス・モードにおいて比較器553と555は、入力データ信号と、各パーシャルレスポンス閾値レベル+α、−αとを比較するように使用される。比較器553と555により生成されたサンプル値は、記憶回路554と556へそれぞれバッファされ、次に以前に受信されたサンプルの状態に従ってサンプルの1つを選択する選択回路563へ供給される。すなわち、記憶回路554と556に格納されたDN−1サンプルの1つが選択されて、以前に記憶回路567に格納されたDN−2のサンプルに従って記憶回路567へ格納される。DN−2のサンプルはDN−3サンプル値を生成する記憶回路578に格納される。所定のシンボル時間に、DN−2とDN−3サンプルは共に選択回路579と575を介して各適応モジュール581へ供給される。こうして、4−PAMモードでは、適応モジュール581は各入力の4−PAM符号に対するMSB/LSB対を受信し、またパーシャルレスポンス・モードでは、適応モジュール581は図5に示した双峰信号の4状態のうちの1つを表わすD[N−2:N−3]サンプル値を受信する。
さらに図22を参照すると、パーシャルレスポンス・モードでは、比較器551と適応モジュール581は、図20と図21を参照して説明したように+αと−αレベルを生成するように動作する。あるいは、MSB比較器557はパーシャルレスポンス・モードでは通常使用されないので、比較器557は1−αのパーシャルレスポンス状態のレベルを判断するために使用することができ、これにより1+αと1−α信号レベルの両方が同時に決定できるようにする。次に、±αレベルは、1+αと1−α信号レベル(すなわちCα=((C1+α)−(C1−α))/2、C−α=/Cα)に基づいて生成することができる。別の実施形態では、MSB比較器は、−1+α信号レベルを決定するために使用してもよく、これにより±αは、1+αと−1+αの信号レベルを平均することにより決定される。MSB比較器E10(またはE01)により生成された誤差信号は、その随意性を示すために破線574により示される。
図22のデュアルモード受信機550について考察すると、4−PAM動作のために設けられた回路(例えば4つの比較器(551、553、555と557)、記憶回路(552、554、556、558、567、570、571、578、573)と適応モジュール581)の多くは、2−PAMパーシャルレスポンス・モードにおいて再使用されるのでこれにより比較的少ない追加のハードウェア・オーバヘッドを有するパーシャルレスポンス動作を実現できることが理解できる。モード選択信号572は、外部ソースからか、あるいはデュアルモード受信機550を含む集積装置内のコンフィギュレーション制御回路から供給することができる。一実施形態では、コンフィギュレーション制御回路は、デュアルモード受信機550のモードを確立するようにシステム(例えばホスト・プロセッサあるいは同様の制御装置)内の1つ以上の他の集積回路によりプログラム可能なコンフィギュレーションレジスタである。コンフィギュレーション制御回路は、モード選択値によりプログラム可能な不揮発性メモリか、可溶性回路あるいは同様な回路などの不揮発性制御回路であってもよい。さらに、他の実施形態では、コンフィギュレーション制御回路は、被選択システムの状態の検出(例えば、一動作モードあるいは他の動作モード時の閾値エラーレートを検出する)に応答してモード選択信号の状態を動的に変化させることができる。
クロック・リカバリ
図24は、クロック・データ・リカバリ(CDR)機能を実行するパーシャルレスポンス受信機600の実施形態を示す。すなわち、パーシャルレスポンス受信機600は入力データ信号DNからデータとクロック情報の両方を再生する。パーシャルレスポンス受信機600は、データ受信・レベルサンプリング回路601、適応モジュール603、クロック・リカバリ回路605、エッジ・サンプリング比較器607、および1つ以上の記憶回路609と、を含む。データ受信・レベルサンプリング回路601は、図14と図20を参照し説明したように1つ以上のエラーサンプルEDLEVとデータ・サンプルD[N−1:N−2]を生成するように動作する。データ受信・レベルサンプリング回路601もまた、図22を参照して説明したように多重PAMモードで動作することができる。適応モジュール603は、データ受信・レベルサンプリング回路601へ供給される1つ以上の閾値制御値を生成するが、これらは1つ以上のデータレベル制御値CDLEV、パーシャルレスポンス制御値C+α、C−αを含む。上記の制御値は、上に議論したようにパーシャルレスポンス比較回路(すなわち±α比較器)および1つ以上のレベル適応比較器における閾値を確立するために使用される。
図24は、クロック・データ・リカバリ(CDR)機能を実行するパーシャルレスポンス受信機600の実施形態を示す。すなわち、パーシャルレスポンス受信機600は入力データ信号DNからデータとクロック情報の両方を再生する。パーシャルレスポンス受信機600は、データ受信・レベルサンプリング回路601、適応モジュール603、クロック・リカバリ回路605、エッジ・サンプリング比較器607、および1つ以上の記憶回路609と、を含む。データ受信・レベルサンプリング回路601は、図14と図20を参照し説明したように1つ以上のエラーサンプルEDLEVとデータ・サンプルD[N−1:N−2]を生成するように動作する。データ受信・レベルサンプリング回路601もまた、図22を参照して説明したように多重PAMモードで動作することができる。適応モジュール603は、データ受信・レベルサンプリング回路601へ供給される1つ以上の閾値制御値を生成するが、これらは1つ以上のデータレベル制御値CDLEV、パーシャルレスポンス制御値C+α、C−αを含む。上記の制御値は、上に議論したようにパーシャルレスポンス比較回路(すなわち±α比較器)および1つ以上のレベル適応比較器における閾値を確立するために使用される。
クロック・リカバリ回路605は、エッジ・サンプリング比較器607により生成された遷移サンプルTN−1と、データ受信・レベルサンプリング回路601により生成されたデータならびにエラーサンプル(すなわち、EDLEVとD[N−1:N−2])とに応答して、サンプリングクロック信号210(SCLK)とエッジ・クロック信号610(ECLK)を生成する。サンプリングクロック信号210は、データ受信・レベルサンプリング回路601内の比較器と記憶回路の動作のタイミングをとるために使用され、少なくとも一実施形態では、入力データ・アイの中点(すなわち入力データ信号DNにおけるデータ有効期間の中点)と位相整合される。別の実施形態においては、サンプリングクロック信号210は入力データ・アイの中点からオフセットされ、例えばデータ受信・レベルサンプリング回路601の比較器あるいは他の回路における非対称のセットアップおよびホールド時間の要件を調節することができる。単一のサンプリングクロック信号210のみが示されたが、多重サンプリングクロックはクロック・リカバリ回路により生成することができ多重データレート信号の受信が可能になることに注意されたい。例えば、2倍のデータレートシステムにおいて、クロック・リカバリ回路は、サンプリングクロック210の奇数と偶数位相双方におけるデータならびに信号レベルのサンプルの捕獲を可能にするSCLKと/SCLKを生成することができる。
クロック・リカバリ回路605は、エッジ・クロック信号610と、入力データ・アイ間の遷移点と、の位相整合を維持する(すなわち、エッジ・クロック信号610は入力データ信号におけるデータ有効期間とエッジが整合される)ようにエッジ・クロック信号610の位相を調整する。エッジ・クロック信号610は、入力データ信号における遷移をサンプリングするタイミングをとるために使用されるエッジ・サンプリング比較器607へ供給される。エッジ・クロック信号610は、また、遷移サンプルTN−1をデータ・サンプルDN−1にレイテンシィ整合するために設けられた1つ以上の記憶回路609へ供給される。ローからハイへのデータ信号遷移の場合、論理「1」の遷移サンプル(すなわちTN−1=1)は、エッジ・クロックの遷移がデータ信号遷移後に発生したことと、従ってエッジ・クロック信号610がデータ信号遷移に遅れるということを示す。逆に、論理「0」の遷移サンプルは、エッジ・クロックの遷移がローからハイへのデータ信号遷移より前に発生したこと、従ってエッジ・クロック信号610がデータ信号遷移に先行するということを示す。エッジ・サンプリング比較器607からの遷移サンプルと、データ受信・レベルサンプリング回路601からのデータ・サンプルはクロック・リカバリ回路605内で使用され、エッジ・クロック信号610と入力データ信号遷移間の整合を維持する必要性に応じてエッジ・クロック信号610の位相を調整する。一実施形態では、エッジ・クロック信号610とデータ信号遷移間の位相整合が、サンプリングクロック信号210と入力データ・アイの中点間の所望の位相整合をもたらすように、サンプリングクロック信号210はエッジ・クロック信号610から実質的に一定の位相オフセットで維持される。
図25は、入力データ信号が図5に示した双峰分布を有する場合の多くの可能なデータ信号遷移を示す。すなわち、入力データ信号がパーシャルレスポンス状態11、10、01、00に対応する4つの双峰信号レベルの1つを有する場合、信号は11か10レベルのいずれかから01レベル(すなわち、D[N−1:N−2]=11または10、かつD[N:N−1]=01)へ遷移することができ、信号は00か01レベルから10レベルまで遷移することができる。10レベルから11レベルへの信号遷移(破線631で示す)および01レベルから00レベルへの信号遷移(破線632で示す)もまた可能であることに注意されたい。
10から01および01から10への遷移を考察すると、各遷移は時刻T1にデータ・アイ628と630の中心間の中ほどで中点閾値(すなわちゼロ閾値レベル)を横切ることが理解できる。すなわち、エッジ・クロック信号610が入力データ信号遷移と位相整合されると、10から01および01から10へのデータ信号遷移は、エッジ・クロックの遷移と同時に(すなわち位相整合して)上記中点閾値を横切る。従って、10から01および01から10への遷移はゼロ閾値レベル(図25の「0」で示される)と比較され、エッジ・クロック信号の位相を調整するための遷移サンプルを生成することができる。11から01および00から10への遷移の信号振幅はゼロ閾値レベルに関して対称でないので、11から01および00から10への遷移は、10から01および01から10への遷移と同時にはゼロ閾値レベルと交差せず、むしろいくらか後にゼロ閾値レベルと交差する(円636により示す)ことに注意されたい。結局、零交叉時刻(すなわちゼロ閾値レベルが交差される時刻)を決定するために11から01および00から10への遷移を利用することで、再生されたエッジおよびサンプリングクロック信号610と210に位相誤差及び/または双峰的なジッタをもたらす場合がある。従って、本発明の一実施形態では、入力データ信号における遷移は零交叉特性にしたがって選択され、この選択された遷移がエッジおよびサンプリングクロック信号610、210の位相を調整するために使用される。
図26は、入力データ信号において検出された、選択された遷移に基づいてエッジ・クロック信号610とサンプリングクロック信号210の位相を調整するクロック・リカバリ回路650の実施形態を示す。クロック・リカバリ回路650は、遷移検出回路651、早い/遅い・検出器(early/late detector)661、早い/遅い・カウンタ(early/late counter)663、多数決検出器665、補間回路667、および基準ループ669を含む。図26の実施形態では、入力データ信号内で01から10か、または10から01への遷移を検知次第、遷移検出回路651が遷移検出信号652(TDET)をアサートする。より具体的には、入力データ・サンプルDN−1とDN−2は、遷移が発生したどうかを決定する排他的ORゲート653において比較され、信号DNとDN−2は、DNの状態がDN−2の状態と一致するかどうかを決定する排他的NORゲート657において比較される。排他的ORと排他的NORゲート653、657の出力は、遷移検出信号652を生成するANDゲート659へ供給される。この配置により、D[N:N−2]=010または101の場合、遷移検出信号652はハイとなる(すなわち01から10への遷移か、あるいは10から01への遷移に応答して)。遷移検出信号652は、早い/遅い・カウンタ663のカウント・イネーブル入力(CEN)に印加され、早い/遅い・計数値を早い/遅い・検出器661の出力に従って増加または減少できるようにする。一実施形態では、早い/遅い・検出器661は排他的ORゲートにより実現され、従って遷移サンプル(TN)がデータ・サンプルDNと一致しない場合は早い信号654(例えば、論理ハイの信号)をアサートし、TNがDNと一致する場合は遅い信号(例えば、論理ローの信号654)をアサートする。すなわち、遷移サンプルがDN−1からDNへの遷移後に捕獲されると、遷移サンプルはDNサンプルと一致するのでエッジ・クロック信号遷移がデータ信号遷移に比べて遅いということを示す。逆に、遷移サンプルがDN−1からDNへの遷移前に捕獲されると、遷移サンプルはDNサンプルと一致しないのでエッジ・クロック信号遷移がデータ信号遷移に比べて早いということを示す。
一実施形態では、早い/遅い・カウンタ663は零レベルに初期化され、次に、早い信号(すなわち早い/遅い・検出器661からの)に応答して増加され、また遅い信号に応答して減少される。この配置により、早い/遅い・カウンタ663内に保存された早い/遅い・計数の正負符号ビット(例えばMSB)は、遅い信号より多い早い信号か、あるいは早い信号より多い遅い信号か、が早い/遅い・検出器から受信されたかどうかを示す(すなわち、早い信号より多い遅い信号が検出されると計数値はアンダーフローを起こし負数になる)。従って、所定数の遷移検出をアサートした後(あるいは所定時間後)、多数決検出器665は早い/遅い・計数の正負符号を評価し、これに応じてアップ/ダウン信号668を補間回路へアサートする。次に、早い/遅い・計数値は零にリセットされ、後続の組の早い/遅い信号のアサーションを計数する。
一実施形態では、補間回路667は、論理ハイのアップ/ダウン信号668に応答して増加されるとともに論理ローのアップ/ダウン信号668に応答して減少されるディジタル制御ワードを保存する。ディジタル制御ワードの最上位ビットは、基準ループ669により生成されたN個の位相ベクトル672のセットから1対の位相ベクトルを選択するために使用され、ディジタル制御ワードの最下位ビットは選択された対の位相ベクトル間を補間するために使用される。制御ワードが増加されるにつれて、補間は、位相ベクトルの進相するものから位相ベクトルの遅相するものへと徐々にシフトされ、これによりエッジおよびサンプリングクロック信号610と210の位相をますます遅らせる。逆に、制御ワードが減少されるにつれて、補間は、選択された位相ベクトルの進相するものへと徐々にシフトされ、これによりエッジ・クロック信号610とサンプリングクロック信号210の位相をますます進める。
一実施形態では、基準ループ669は、基準クロック信号670を受信し、これを受けて基準クロック信号670の1周期時間内に位相分配された複数個の位相ベクトル672を生成する遅延ロックループ(DLL)により形成される。あるいは、基準ループ669は、基準クロック周波数より高い周波数を有する複数個の位相ベクトル672を生成するように基準クロック周波数を逓倍する位相ロックループ(PLL)であってもよい。別の実施形態において、基準ループ669は、基準クロック信号670を必要としないように内部のタイミング基準発生器(例えば、リング発振器か、または他のクロック生成回路)を備えてもよい。また、上に議論したように、補間回路667は任意の数のサンプリングクロック信号とエッジ・クロック信号を生成することができる。例えば、2倍のデータレートシステムにおいては、補間回路はエッジ・クロック信号および相補のエッジ・クロック信号と、サンプリングクロック信号および相補サンプリングクロック信号とを生成する。なおサンプリングクロック信号はエッジ・クロック信号の4分の1周期(90度)分だけエッジ・クロック信号からオフセットされる。4分の1周期オフセットは、例えば、エッジ・クロック信号を生成するために用いられる制御ワードに対し90度のディジタル・オフセットを有する制御ワードを保存する第2の補間回路により実現することができる。別の実施形態では、エッジ・クロックからサンプリングクロックまでのオフセットを生成するために他の技術を使用してもよい。4倍データレートシステムにおいては、補間回路は4つのエッジ・クロック信号および4つのサンプリングクロック信号を生成するが、これら8つのクロック信号の組み合わせはエッジ・クロック信号の1周期間にわたって位相同期されて分配される(すなわち、連続するクロック・エッジ間で45度の増加)。この手法を拡張することにより事実上任意のデータレートをサポートすることができる。
図26のクロック・リカバリ回路に対しては、本発明の範囲を逸脱することなく多くの変更がなされ得るということに注意されたい。例えば、別の一実施形態において、アップ/ダウン信号は2ビットの信号であって、00状態は、補間回路内に保存された制御ワードが調整されていない、保持状態を示す。このような実施形態では、多数決検出器は早い/遅い・カウンタから全ての早い/遅い・計数を受信し、計数値が早い/遅い検出の平衡した受信を示す(例えば、早い/遅い・計数はゼロ)場合に00状態のアップ/ダウン信号を出力することができる。別の方法としては、多数決検出器をすべて省略してもよく、早い/遅い・計数値の正負符号は、エッジおよびサンプリングクロック信号の位相調整を制御する補間回路へ直接出力してもよい。
図25に戻ると、11から01への遷移が1+αと−1+αの信号レベル間で発生し、したがって+α閾値レベルにおいて、データ・アイ628と630の中心間の中点(すなわち時刻T1)を横切ることが理解できる。すなわち、11から01への遷移が所望のエッジ・クロック信号610遷移時刻と同時に+α閾値を横切る。同様に、00から10への遷移は、所望のエッジ・クロック信号610遷移時刻と同時に−α閾値を横切る。さらに、11から01および00から10への遷移は、10から01および01から10への遷移より高速のスルーレートを有するので、より正確なタイミングエッジをもたらす傾向がある。すなわち、信号は準安定の領域をより速く通過することにより、より少ないタイミングジッターを生成する。従って、一実施形態においては、追加のエッジ比較器が設けられて、+α及び/または−α閾値において遷移サンプルを生成する。追加の回路は、また図26のクロック・リカバリ回路650内に設けられ、11から10及び/または00から01の遷移を検出し、これを受けて当該遷移サンプルに従って早い/遅い・カウンタを更新する。この配置により、クロック・リカバリに使用されるデータ信号遷移の全体数が増加され、これによりクロック・リカバリのために入力信号において必要とされる遷移密度を緩和する。
±αレベルを適応させる(すなわち、最初に、校正されるか経験的に決定され一回だけプログラムされるのとは対照的に)パーシャルレスポンス受信機の実施形態においては、当初、±αレベルが正しくない場合がある(例えば、0でスタートされる)ので±αレベルに基づいたエッジ比較は望ましくないかもしれない。このようなシステムにおいては、ゼロ閾値エッジ比較器(例えば図24のエッジ・サンプリング比較器607)は、当初エッジおよびサンプリングクロック信号を再生するために使用することができ、±αエッジ比較器への切り替えは±αレベルが決定された後に生じる。次に、ゼロ閾値エッジ比較器により生成された遷移期のサンプルは無視してもよいし、あるいはそのサンプルを続けて使用してもよい。
±α閾値を横切ることに基づいてエッジおよびサンプリングクロック信号を再生し、1+αと1−α信号レベル間の差に基づいて±αレベルを適応させるシステムでは、ある状態において±α閾値レベルが収束しないことが発生し得る。図27に示した双峰分布を参照すると、サンプリングクロック位相が左へ(すなわち、ますます遅れる方向へ)移動するにつれて信号レベル682と684間の差が増加することがわかる。あいにく、増加した信号レベル682と684間の差は±α閾値レベルに対してより大きな振幅をもたらし、これにより、図25のダイアグラムでわかるようにエッジおよびサンプリングクロック信号の位相をさらに遅れる方向に(すなわち、さらに左へ)シフトさせ、したがってクロック位相誤差をさらに増加させる。クロック位相誤差が大きくなりすぎると正確なデータ・サンプルとエッジ・サンプルはもはやパーシャルレスポンス受信機によって受信されないので±α閾値レベルは所望の目標値に収束しない。
さらに図27を参照すると、上記非収束問題の1つの解決策は、使用されるデータ・サンプルを制限して±α閾値レベルを太線681と683で示したものに適応させることである。すなわち、D[N:N−1]=11に対するサンプルの場合、前の状態が10(すなわち、D[N−1:N−2]=10)であった場合のみ+αレベルが更新される。同様に、D[N:N−1]=10のサンプルの場合、前の状態が01(すなわち、D[N−1:N−2]=01)であった場合のみ−αレベルが更新される。この配置により、エッジおよびサンプリングクロック信号が所望の位相オフセットから遅れ始めるにつれて(すなわち、TSAMPLEが図27の線図で左へ移動する)、+αと−α閾値レベル間の差は減少し、これによりエッジおよびサンプリングクロック信号を進相方向にシフトさせる逆効果を生じる。図21を参照して説明したレベル適応手順は修正可能であり、判断ブロック525での評価をD[N−1:N−3]=110へ変化させるとともに判断ブロック537での評価をD[N−1:N−3]=101へ変化させることにより上記変化に対応できる。なお、これらのサンプル・パターンは、ビットD[N:N−2]に対するパターンとして図27に示されている。一般的には、レベル適応に依存するデータ・サンプルは任意のレイテンシィを有することができる。
図28は、クロック・データ・リカバリを備えたデュアルモードパーシャルレスポンス受信機700の実施形態を示す。パーシャルレスポンス受信機700は、デュアルモードデータ受信/レベルサンプリング回路701、適応モジュール703、エッジ比較器707、708、709、およびクロック・リカバリ回路705を含む。デュアルモードデータ受信/レベルサンプリング回路701と適応モジュール703は、通常、図22を参照して説明した回路と同様に動作する。すなわち、モード選択信号が4−PAM動作モードを選択した場合、データ受信・レベルサンプリング回路は、入力の4−PAM信号をサンプリングして捕獲されたサンプルごとにMSBとLSBを生成し、そして、適応モジュールが定常状態のハイ信号レベルとロー信号レベル間のフルスケールの差を決定できるようにするデータレベルエラーサンプル(EDLEV)を生成する。次に、+α、−α、ゼロ閾値レベルは、適応モジュール703によりCα=2/3フルスケール・レベル、C−α=1/3フルスケール・レベル、およびC0=1/2フルスケール・レベルそれぞれに確立される(別の実施形態では他の閾値レベルを使用してよい)。モード選択信号が2−PAM動作モードを選択した場合、データ受信・レベルサンプリング回路701は、パーシャルレスポンス比較器(すなわち±α閾値レベルを受信する比較器)間で選択することによりデータ・サンプルを生成し、選択されたサンプルを対で適応モジュール703に供給する。これにより、パーシャルレスポンス状態のどちらが、データレベル比較器(または複数のデータレベル比較器)により生成されたエラーサンプルEDLEVにより反映されるかを確定できる。次に、適応モジュール703は、データレベル比較器により決定された入力データ信号レベルに従って±α閾値レベルとゼロ閾値レベルを調整する。
エッジ比較器707、708、709は、エッジ・クロック信号ECLKの遷移に応答して入力データ信号の遷移サンプルTN−2(+α)、TN−2(−α)、TN−2(0)それぞれを捕獲し、遷移サンプルをクロック・データ・リカバリ回路705へ供給する。データ受信・レベルサンプリング回路701により捕獲された4−PAM/パーシャルレスポンスのデータ・サンプル(すなわち4−PAMモードではMSB/LSB、パーシャルレスポンス・モードではD[N−2:N−3])もまた、クロック・データ・リカバリ回路705へ供給される。クロック・データ・リカバリ回路は、遷移サンプルとデータ・サンプルに基づいて選択的にエッジ・クロック信号610とサンプリングクロック信号210の位相を調整する。
図29は、連続する4−PAM符号間の可能な信号遷移を示す。図示したように、入力データ信号は4つの可能な信号レベルのそれぞれから他の3つの信号レベルのいずれかに移行できる。例えば、+α(データ状態10に対応する)を越えた信号レベルは、+αと0間(データ状態11)の信号レベル、0と−α間(データ状態01)の信号レベル、および−α(データ状態00)より下の信号レベルに移行できる。上記の様々な可能遷移を調べると、3つの閾値レベルを横切る遷移はすべて所望のデータ・サンプリング瞬間の間のタイミング中心(T1)でゼロ閾値レベルを横切るということが理解できる。同様に、単一の閾値レベルを横切る遷移は、T1でゼロ閾値レベル、+α閾値レベル、または−α閾値レベルのいずれかを横切ることになる。対照的に、3つではなく2つの閾値レベルを横切る任意の遷移は、T1でゼロ、+αあるいは−α閾値レベルを横切らない。T1でゼロ閾値、+α閾値、−α閾値レベルを横切る様々な遷移をそれぞれ遷移タイプ(1)、(2)、(3)として列挙すると、タイプ(1)の遷移は、MSBが状態を変化させるとともに、LSBは「1」か「0」のいずれかで無変化のままであり(すなわち、(MSBN xor MSBN−1)&(LSBN xnor LSBN−1))、タイプ(2)の遷移は、LSBが状態を変化させるとともに、MSBはハイのままであり(すなわち、MSBN&MSBN−1&(LSBN xor LSBN−1))、タイプ(3)の遷移は、LSBが状態を変化させるとともに、MSBはローのままである(すなわち/MSBN&/MSBN−1&(LSBN xor LSBN−1))ということがわかる。こうして、一実施形態では、モード選択信号712が図28のパーシャルレスポンス受信機700の4−PAM動作モードを選択した場合、クロック・リカバリ回路はデータ受信・レベルサンプリング回路701により生成されたデータ・サンプルと、以下の表に従って比較器707、708、709により生成された遷移サンプルとに応答してエッジおよびサンプリングクロック信号の位相を調整する。
さらに図28を参照すると、パーシャルレスポンス受信機700がパーシャルレスポンス・モードで作動された場合の興味ある遷移は図30に示したものである。すなわち、10から01あるいは10から01へのパーシャルレスポンス状態の遷移は、所望のエッジ・クロックの遷移時刻T1でゼロ閾値レベルを横切り、状態遷移11から01はT1で+α閾値レベルを横切り、そして00から10への状態遷移はT1で−α閾値レベルを横切る。T1でゼロ閾値+α閾値と−α閾値レベルを横切るパーシャルレスポンス・モードの遷移を遷移タイプ(1)、(2)、(3)としてそれぞれ列挙すると、タイプ(1)の遷移は現在のデータサンプルDNが直前のデータ・サンプルDN−1と一致せず、該データ・サンプルDN−1が2個隔たったデータ・サンプルDN−2と一致しない(DN xor DN−1)&(DN−1 xor DN−2))遷移であり、タイプ(2)の遷移は現在のデータサンプルDNがローであり、かつ直前の2つのデータ・サンプルDN−1とDN−2がハイである遷移であり(すなわち/DN&DN−1&DN−2)、タイプ(3)の遷移は現在のデータ・サンプルDNがハイであり、かつ直前の2つのデータ・サンプルDN−1とDN−2がローである遷移である(すなわちDN&/DN−1&/DN−2)。こうして一実施形態では、モード選択信号712がパーシャルレスポンス受信機700のパーシャルレスポンス・モードの動作を選択した場合、クロック・リカバリ回路705は、以下の表に従って回路701および比較器707、708、709により生成されたデータおよび遷移サンプルに応答してエッジ・クロックとサンプリングクロック信号610、210の位相を調整する。
さらに図30を参照すると、+αと−α閾値レベルが参照符号741で示したゼロに当初設定されると、エッジ・クロックの整合は所望のエッジ・サンプリング点T1に対して位相遅延した点へ当初収束しようとすることが理解できる。しかしながら、±αのレベルがそれらの最終目標値742と743に向かって進むにつれて、エッジ・クロックの位相整合は所望のサンプリング点T1へ収束する。
図31は、図28のクロック・リカバリ回路705において使用可能な遷移検出回路725とサンプル選択回路740を示す。遷移検出回路はデータ受信・レベルサンプリング回路701により生成されたデータ・サンプル対を受信し、連続するデータ・サンプル対、モード選択信号712(MSEL)、および遷移選択信号728(TS[3:1])の状態に従って遷移検出信号732(TDET)を生成する。遷移検出回路は、遷移選択回路740へ出力される成分遷移検出信号7331、7332、7333(すなわち、それぞれTDET(0)、TDET(+α)、TDET(−α))をさらに生成する。遷移選択回路は対応する遷移選択信号7331−7333の状態に従って遷移サンプルTN(0)、TN(+α)、TN(−α)をゲート制御するANDゲート7411、7412、7413を含む。ANDゲート741の出力は早い信号734を生成するためのORゲート743へ入力される。遷移検出信号732それ自身は、ORゲート733における成分遷移検出信号733を論理ORで組合せることにより生成される。この配置により、成分遷移検出信号733のいずれかがアサートされる(例えば論理ハイ状態へ)と、遷移検出信号732はアサートされ、当該遷移サンプルTNの状態は早い信号734として出力される。
遷移検出回路725は、図29と図30を参照して説明したタイプ(1)、タイプ(2)、タイプ(3)の遷移タイプに従って4−PAMとパーシャルレスポンス・データ状態の両方に対してタイプ(1)、タイプ(2)、タイプ(3)の遷移検出信号730を生成する1組の組み合わせ論理回路7271、7272、7273を含む。図31の実施形態において、組み合わせ論理回路7271は、4−PAMタイプ(1)の遷移検出信号7301Aと2−PAMパーシャルレスポンス・タイプ(1)の遷移検出信号7301Bと、を以下のように生成する。
信号7301A=(MSBN xor MSBN−1)&(LSBN xnor LSBN−1);および
信号7301B=(DN xor DN−1)&(DN−1 xor DN−2)。
同様に、組み合わせ論理回路7272と7273は4−PAMタイプ(2)とタイプ(3)の遷移検出信号7302Aと7303Aとを生成し、2−PAMパーシャルレスポンス・タイプ(2)、(3)の遷移検出信号7302Bと7303Bを以下のように生成する。
信号7302A=(MSBN&MSBN−1)&(LSBN xor LSBN−1);
信号7303A=(/MSBN&/MSBN−1)&(LSBN xor LSBN−1);
信号7302B=/DN&DN−1&DN−2;および
信号7303B=DN&/DN−1&/DN−2。
パーシャルレスポンス・モードと4−PAMモードの両モードでは、2つの連続する対のデータ・サンプルが遷移検出回路725で使用されて(例えば4−PAMモードではMSB/LSBNとMSB/LSBN−1;パーシャルレスポンス・モードではDN/DN−1とDN−1/DN−2)、遷移検出信号730を生成するということに注意されたい。1つ以上のデータ・サンプル対は遷移検出回路725の記憶回路内かあるいはデュアルモード受信機内の他のどこかへバッファすることができ、様々な組み合わせ論理回路727で利用可能となる。また、図31で参照したデータ・サンプルのレイテンシィは、N、N−1、N−2と表現されているが、図28のデータ受信・レベルサンプリング回路701から出力されたデータ・サンプルのレイテンシィと一致するために必要とされる任意のレイテンシィでよい。
信号7301A=(MSBN xor MSBN−1)&(LSBN xnor LSBN−1);および
信号7301B=(DN xor DN−1)&(DN−1 xor DN−2)。
同様に、組み合わせ論理回路7272と7273は4−PAMタイプ(2)とタイプ(3)の遷移検出信号7302Aと7303Aとを生成し、2−PAMパーシャルレスポンス・タイプ(2)、(3)の遷移検出信号7302Bと7303Bを以下のように生成する。
信号7302A=(MSBN&MSBN−1)&(LSBN xor LSBN−1);
信号7303A=(/MSBN&/MSBN−1)&(LSBN xor LSBN−1);
信号7302B=/DN&DN−1&DN−2;および
信号7303B=DN&/DN−1&/DN−2。
パーシャルレスポンス・モードと4−PAMモードの両モードでは、2つの連続する対のデータ・サンプルが遷移検出回路725で使用されて(例えば4−PAMモードではMSB/LSBNとMSB/LSBN−1;パーシャルレスポンス・モードではDN/DN−1とDN−1/DN−2)、遷移検出信号730を生成するということに注意されたい。1つ以上のデータ・サンプル対は遷移検出回路725の記憶回路内かあるいはデュアルモード受信機内の他のどこかへバッファすることができ、様々な組み合わせ論理回路727で利用可能となる。また、図31で参照したデータ・サンプルのレイテンシィは、N、N−1、N−2と表現されているが、図28のデータ受信・レベルサンプリング回路701から出力されたデータ・サンプルのレイテンシィと一致するために必要とされる任意のレイテンシィでよい。
各選択回路7291、7292、7293は、4−PAMタイプ(1)、タイプ(2)、タイプ(3)の遷移検出信号7301A、7302A、7303Aのそれぞれ1つを受信するように、それぞれ接続された第1の入力ポートと、2−PAMパーシャルレスポンス・タイプ(1)、タイプ(2)、タイプ(3)の遷移検出信号7301B、7302B、7303Bのそれぞれ1つを受信するようにそれぞれ接続された第2の入力ポートと、を有する。モード選択信号712が4−PAM動作モードを選択するローである場合、4−PAM遷移検出信号7301A、7302A、7303AがANDゲート7311、7312、7313の入力にそれぞれ供給されるように、モード選択信号712は各選択回路729の選択入力に接続される。対照的に、モード選択信号712がハイである場合、2−PAMパーシャルレスポンス遷移検出信号7301B、7302B、7303Bは、ANDゲート731のそれぞれの入力へ供給される。図31の実施形態では、遷移選択信号728は、成分遷移検出信号7331、7332、7333の生成をゲート制御するANDゲート7311、7312、7313それぞれに入力される3つの成分信号TS[1]、TS[2]、TS[3]を含む。こうして、遷移選択信号728を選択的に使用して、様々なタイプのデータ信号遷移がクロック・リカバリのために使用できるようにする。例えば、TS[3:1]=001の場合、タイプ(1)の遷移の検出(すなわち、所望の時刻でゼロ閾値を横切る)を動作可能にするが、タイプ(2)およびタイプ(3)の遷移の検出(すなわち、所望の時刻で±α閾値を横切る)を動作不能にする。TS[3:1]=111の場合は、図29と図30に示された3つのタイプの遷移すべての検出が可能となる。他の組合せの様々な遷移タイプを検出できるように遷移選択信号の他の設定を使用してもよい。一実施形態では、実行時間がプログラム可能なコンフィギュレーション回路に格納された遷移選択値に従って遷移選択信号が生成される(例えばホスト・プロセッサか他のシステム制御構成要素により)。別の方法として、上記遷移選択値は(例えば生産時に)不揮発性記憶回路内に、あるいは同様なハードウェア・コンフィギュレーション回路(例えば所望の構成を確立するためにヒューズを切断する)内にプログラムすることができる。
遷移検出回路725と遷移選択回路740により生成された遷移検出信号732と早い信号734は、図26を参照した方法で1つ以上のサンプリングクロック信号および1つ以上のエッジ・クロック信号の位相を制御するために使用可能である。例えば、一実施形態では、遷移検出信号732は、早い/遅い・カウンタのカウント・イネーブル入力に印加され、早い信号734がアップ/ダウン入力へ印加される。別の方法では、遷移検出信号732と早い信号734が、検出された遷移がエッジ・クロック信号に比べて早く発生するかあるいは遅く発生するかを決定する他の論理回路へ供給されてもよい。
遷移検出回路725と遷移選択回路740に関しては、本発明の精神と範囲を逸脱することなく多くの変更を行うことができる。例えば、クロック・リカバリに使用されるデータ信号遷移が図29と図30で示した3つの遷移タイプのサブセットである場合、遷移選択信号(と、組み合わせ論理727、選択回路729、およびゲート回路731、741の対応する成分)の1つ以上の成分の信号を省略することができる。さらに、遷移タイプが所定のアプリケーション(例えば、図29と図30に示された3つのタイプすべての遷移か、あるいはその任意のサブセットか単一のもの)に対して固定される場合は、遷移選択信号は、すべての未使用の遷移タイプ用の組み合わせ論理およびゲート回路と共にすべて省略してよい。
図32は、図28のパーシャルレスポンス受信機700がパーシャルレスポンス・モードで作動される場合に検出できるすべての遷移セットを示す。特に、それぞれタイプ(4)、タイプ(5)と呼ばれる遷移750と751(すなわち、10から11、01から00への遷移)が所望のエッジ・サンプリング点T1で定格の1閾値レベルと−1閾値レベル(ここでは、単一閾値レベルと呼ぶ)それぞれを横切るのがわかる。これらの遷移では、入力信号が01から10および10から01への遷移より本質的に速く変化するので、より正確な(及び/またはよりジッタのない)クロック位相情報ソースとなり得ることに注意されたい。従って、一実施形態では、追加のエッジ比較器(図示せず)が図28の回路内に設けられ、また、タイプ(4)及び/または(5)の遷移に基づいてクロック・リカバリを可能にするために、追加の対応ロジックが図31の遷移検知選択回路(725、740)に加えられる。あるいは、一実施形態では、±α閾値レベルが確立された(例えば、図30で示された点742と743へ収束した)後、図28のゼロ閾値比較器709は単一閾値比較器機能に再度割り当てられる。図33は、ゼロと単一閾値レベルそれぞれに対する制御値C0とC1間の選択に使用される閾値選択回路760の実施形態を示す。当初、閾値選択信号762(LSEL)は、第1の状態では、マルチプレクサ761(または他の選択回路)へ供給され、エッジ比較器709へ供給されるべきC0制御値を選択する。これにより、±αレベルが適応化されるにつれて10から01および01から10への遷移がクロック・リカバリのために使用可能となる。±αレベルが収束点に達した後(例えば、ふらふらし始める)、閾値選択信号762は、エッジ・サンプルの生成に使用されるC1制御値を選択する別の状態へ切替えられる。図22を参照して議論した上記技術を使用することにより、C1制御値を図28の適応モジュール703により生成することができる。C0及び/またはC1制御値は、図33に示すようなレジスタ763と765(または他の記憶回路)でバッファされるか、あるいは適応モジュールからマルチプレクサ761へ直接供給してもよい。
図28のパーシャルレスポンス受信機700を再び参照すると、二者択一で、受信機は、図28、図29、図31を参照して説明したクロック・リカバリ機能を有する単一モードの4−PAM回路であってもよい(すなわち、パーシャルレスポンス・モードを可能にするために使用される組み合わせ回路およびモード選択回路を省略する)ことに注意されたい。すなわち、4−PAM回路は、2ビット(または、M−PAM、M>4の場合にはデータ・サンプルごとにより多くのビット)のデータ・サンプル系列を捕獲するためのデータ受信回路と、0、+α、−α閾値レベルのうち1つ以上の閾値レベルで遷移サンプルを捕獲するとともに選択的に上記遷移サンプルを使用して連続データ・サンプルの状態に従ってサンプリングクロック信号およびエッジ・クロック信号を再生するクロック・リカバリ回路と、を含むことができる。逆に、4−PAM動作モードを使用可能にするのに必要となる回路を削除して、0、+α、−α閾値レベルのうちの1つ以上の閾値レベルで遷移サンプルを捕獲するとともに選択的に上記遷移サンプルを使用して連続データ・サンプルの状態に従ってサンプリングクロック信号およびエッジ・クロック信号を再生するクロック・リカバリ回路をパーシャルレスポンス受信機に設けてよい。
別の実施形態では、図28のパーシャルレスポンス受信機700は、2進信号の受信とクロック・リカバリとがパーシャルレスポンスには無関係に実行される第3の非パーシャルレスポンス動作モードを含むことができる。すなわち、データ・サンプリング回路とエッジ・サンプリング回路内の+αと−α比較器を動作不能にしてよく、データ・サンプリング回路とエッジ・サンプリング回路内のゼロ閾値比較器が入力信号のデータおよびエッジをサンプリングするように使用される。あるいは、非パーシャルレスポンス・モードではデータおよびエッジ・サンプリング回路内の比較器がすべてゼロ閾値比較を実行するように±α閾値レベルをゼロに設定してもよい。さらに他の実施形態では、図28のパーシャルレスポンス受信機700は4−PAMまたは2進モードのいずれかで動作可能であり、パーシャルレスポンス信号検出は、いずれかのモードで別個に動作可能となる。すなわち、パーシャルレスポンス受信機700は、2進の非パーシャルレスポンス・モード、2進のパーシャルレスポンス・モード、4−PAM・非パーシャルレスポンス・モード、または4−PAM・パーシャルレスポンス・モードのいずれかで動作可能である。さらに、パーシャルレスポンス内に含まれる最小待ち時間データ・サンプルの数は任意の数まで拡張できる。より一般的には、受信回路700はM−PAMから(M−X)−PAM(Mは任意の整数、XはM−1未満の任意の整数)までのPAMモードで動作することができ、各PAMモードのパーシャルレスポンスに関係して、あるいは無関係に動作することができる。拡張ビットのパーシャルレスポンス動作と4−PAMパーシャルレスポンス動作とを支援する回路について以下にさらに詳しく説明する。
追加のデータ履歴を含むためのパーシャルレスポンス補償の拡張
これまでのところ、パーシャルレスポンス受信機については、現在の符号DNと前の符号DN−1に基づく双峰分布の点から説明してきた。別の実施形態では、任意の数の前の符号に対するパーシャルレスポンスをデータ・サンプルの生成という点で説明することができる。例えば、図34はごく最近に受信した2つの符号が残留チャネル応答の主要ソースであるシステムにおける、データ・プラス・パーシャルレスポンス信号のレベルの分布770を示す(すなわち、チャネル記憶装置は、直前の符号DN−1に対するパーシャルレスポンスαと、2倍離れた前の符号DN−2に対するパーシャルレスポンスβとを含む)。簡単のために、図34に示した信号レベルのコンステレーションは、実質的に均等な分布の8つのパーシャルレスポンス信号レベル;1+α+β、1+α−β、1−α+β、1−α−β、−1+α+β、−1+α−β、−1−α+β、および−1−α−βを想定する。当該チャネル特性によっては他の信号分布が生じ得る。図示のように、上記コンステレーションは、それぞれが4つの可能なパーシャルレスポンス・レベルα+β、α−β、−α+β、−α−βのうちの1つを中心とする7711から7714までの4つの信号範囲を定義していると考えられる。
これまでのところ、パーシャルレスポンス受信機については、現在の符号DNと前の符号DN−1に基づく双峰分布の点から説明してきた。別の実施形態では、任意の数の前の符号に対するパーシャルレスポンスをデータ・サンプルの生成という点で説明することができる。例えば、図34はごく最近に受信した2つの符号が残留チャネル応答の主要ソースであるシステムにおける、データ・プラス・パーシャルレスポンス信号のレベルの分布770を示す(すなわち、チャネル記憶装置は、直前の符号DN−1に対するパーシャルレスポンスαと、2倍離れた前の符号DN−2に対するパーシャルレスポンスβとを含む)。簡単のために、図34に示した信号レベルのコンステレーションは、実質的に均等な分布の8つのパーシャルレスポンス信号レベル;1+α+β、1+α−β、1−α+β、1−α−β、−1+α+β、−1+α−β、−1−α+β、および−1−α−βを想定する。当該チャネル特性によっては他の信号分布が生じ得る。図示のように、上記コンステレーションは、それぞれが4つの可能なパーシャルレスポンス・レベルα+β、α−β、−α+β、−α−βのうちの1つを中心とする7711から7714までの4つの信号範囲を定義していると考えられる。
図35は、図34に示したパーシャルレスポンス状態に従って動作するパーシャルレスポンス受信機800を示す。4つの比較器8011、8012、8013、8014が設けられており、入力符号DNの信号レベルを4つのパーシャルレスポンス閾値レベルα+β、α−β、−α+β、−α−βのそれぞれと比較する。各比較器801の出力は第1段目の記憶回路8021−8024に格納され(例えば、図示しないサンプリングクロック信号に応答して)、+α閾値レベル(すなわちDN−1(α+β)とDN−1(α−β))に対応するサンプル値が第1の選択回路810へ供給され、−α閾値レベル(すなわちDN−1(−α+β)とDN−1(−α−β))に対応するサンプル値が第2の選択回路812へ供給される。第1と第2の選択回路810、812はそれぞれ、記憶回路820に格納された、前に分解されたサンプル値DN−3の状態に従って、それぞれの入力サンプル対間で選択する。より具体的には、分解されたサンプル値DN−3が「1」である場合、DN−3に対するパーシャルレスポンスβは正の値であり、選択回路810と812は正のβ状態に対応するサンプル値DN−1(α+β)とDN−1(α+β)をそれぞれ選択する。DN−3サンプルが論理「0」値である場合、βは負の数であり、選択回路810と812は負のβ状態に対応するサンプル値DN−1(α−β)、DN−1(α−β)を選択する。選択回路810と812により選択されたDN−1サンプル値は+αと−αパーシャルレスポンス状態にそれぞれ対応し、DN−2のサンプル値DN−2(α)とDN−2(−α)を供給する記憶回路814と816に格納される。DN−2(α)とDN−2(−α)のサンプルは、記憶回路814、816から選択回路818のそれぞれの入力まで出力される。DN−3サンプル値の状態は、DN−2信号におけるパーシャルレスポンスの寄与分の正負符号を示す。すなわち、DN−3=1ならばαは正であり、DN−3=0ならばαは負である。従って、DN−3サンプル値は選択回路818の選択入力へ供給されてDN−2(+α)かDN−2(−α)のいずれかを選択する。こうして、図35のパーシャルレスポンス受信機800は、入力データ信号を4つの異なるパーシャルレスポンス閾値に対して同時に比較し、次に出力サンプル値(DN−3)となるべき4つのサンプル値の1つを、以前に分解されたαおよびβパーシャルレスポンス成分の状態に基づいて選択する。2を越える以前に受信された符号からのパーシャルレスポンス成分は、分解されるべきパーシャルレスポンス・レベルの数と一致するように比較器の数を増加し次に所望のパーシャルレスポンス・サンプルを前に分解されたサンプル値により示されるパーシャルレスポンス成分に基づいて選択することにより同様にして設けることができる。
図36は本発明の別の実施形態によるパーシャルレスポンス受信機840を示す。パーシャルレスポンス受信機840は、パーシャルレスポンス受信回路800、レベルサンプリング回路841、および適応モジュール850を含む。図35を参照して説明したようにパーシャルレスポンス受信回路800は通常、適応モジュール850に供給されるサンプル値DN−3を生成するように動作する。8つの比較器8421−8428が、図34に示された可能な8レベルのパーシャルレスポンスのそれぞれに対するエラーサンプル(すなわちE000、E001、…E110、E111)へ供給されることを除いて、レベルサンプリング回路841は通常、図14のレベルサンプリング回路と同様に動作する。レベルサンプリング回路は、比較器842により生成されたエラーサンプルとパーシャルレスポンス受信回路800により生成されたデータ・サンプルD[N−3]とをレイテンシィ整合させる記憶回路844をさらに含む。比較器842内に印加された8つのパーシャルレスポンス閾値レベルの各制御値が、サンプル値D[N−3:N−5]に対する8つの可能なデータ・パターンのうち対応する1つの受信に応答して更新されることを除いて、適応モジュール850は図14−図16を参照して説明した適応モジューとル同様に動作する(なお、データ・サンプルDN−4とDN−5は、適応モジュール850内のパーシャルレスポンス受信回路800から受信したデータ・サンプルをバッファすることにより生成できる)。すなわち、D[N−3:N−5]=111の場合、制御値C1+α+βは比較器8428により生成されたエラーサンプルE111の状態に従って増加または減少され、D[N−3:N−5]=110の場合、C1+α−βはエラーサンプルE110の状態などに従って増加または減少され、以下、D[N−3:N−5]=000の場合にC−1−α−βを更新するように使用されるエラーサンプルE000まで同様である。
一実施形態では、パーシャルレスポンス受信回路800に供給される4つの閾値制御値(すなわち、Cα+β、Cα−β、C−α+β、とC−α−β)のそれぞれは、レベルサンプリング回路841に出力された制御値のそれぞれの対を平均することにより生成される。すなわち、
Cα+β=(C1+α+β+C1+α+β)/2;
Cα−β=(C1+α−β+C1+α−β)/2;
C−α+β=(C1−α+β+C−1−α+β)/2;
C−α−β=(C1−α−β+C−1−α−β)/2
Cα+β=(C1+α+β+C1+α+β)/2;
Cα−β=(C1+α−β+C1+α−β)/2;
C−α+β=(C1−α+β+C−1−α+β)/2;
C−α−β=(C1−α−β+C−1−α−β)/2
あるいは、パーシャルレスポンス受信回路800に供給された閾値制御値は、レベルサンプリング回路841に出力された制御値のそれぞれの対の間の差を半分にすることにより生成してもよい(例えばCα+β=(C1+α+β−C1−α−β)/2)。
パーシャルレスポンス、多重PAM受信機
2進信号との関連で説明したパーシャルレスポンス動作は、多重PAM受信機へ拡大適用することができる。例えば、図37は4−PAM信号システムにおいて可能な信号レベルのコンステレーションを示す。より具体的には、与えられたデータ符号が定格値ゼロを中心とした4つのレベル+3、+1、−1または−3のうちの1つを有することと、一次的なパーシャルレスポンスが直前の符号に起因するということを仮定すると、16のパーシャルレスポンス状態が可能となる。すなわち、名目上+3レベルで送信された符号は、受信機で観測された際、前の符号の信号レベルが+3、+1、−1、あるいは−3であったかどうかに依存して状態3+3α、3+α、3−α、あるいは3−3αのうちのいずれかを有し得る。同様に、名目上+1、−1、あるいは−3のレベルで送信された符号は、前の符号レベルの加算あるいは減算効果に対応する4状態のうちのいずれかを有し得る。図37に示すように、可能なパーシャルレスポンス状態を前の符号の信号レベルに従ってグループ化することにより、前の符号が+3であったならば次に送信される符号は3αによりオフセットされ、従って−3+3αから+3+3αへの範囲の信号レベルを有することが理解できる。同様に、前の符号が+1であったならば、次に送信される符号は1αによりオフセットされた信号レベルを有し、以下、前の符号が−1(オフセット=−1α)と−3(オフセット=−3α)についても同様である。従って、3α、+α、−α、−3αのパーシャルレスポンス・レベルのそれぞれ1つによりオフセットされた閾値をそれぞれ有する4つの4−PAM受信回路をそれぞれ設けることにより、パーシャルレスポンス動作モードを4−PAM受信機内で使用可能とすることができる。
2進信号との関連で説明したパーシャルレスポンス動作は、多重PAM受信機へ拡大適用することができる。例えば、図37は4−PAM信号システムにおいて可能な信号レベルのコンステレーションを示す。より具体的には、与えられたデータ符号が定格値ゼロを中心とした4つのレベル+3、+1、−1または−3のうちの1つを有することと、一次的なパーシャルレスポンスが直前の符号に起因するということを仮定すると、16のパーシャルレスポンス状態が可能となる。すなわち、名目上+3レベルで送信された符号は、受信機で観測された際、前の符号の信号レベルが+3、+1、−1、あるいは−3であったかどうかに依存して状態3+3α、3+α、3−α、あるいは3−3αのうちのいずれかを有し得る。同様に、名目上+1、−1、あるいは−3のレベルで送信された符号は、前の符号レベルの加算あるいは減算効果に対応する4状態のうちのいずれかを有し得る。図37に示すように、可能なパーシャルレスポンス状態を前の符号の信号レベルに従ってグループ化することにより、前の符号が+3であったならば次に送信される符号は3αによりオフセットされ、従って−3+3αから+3+3αへの範囲の信号レベルを有することが理解できる。同様に、前の符号が+1であったならば、次に送信される符号は1αによりオフセットされた信号レベルを有し、以下、前の符号が−1(オフセット=−1α)と−3(オフセット=−3α)についても同様である。従って、3α、+α、−α、−3αのパーシャルレスポンス・レベルのそれぞれ1つによりオフセットされた閾値をそれぞれ有する4つの4−PAM受信回路をそれぞれ設けることにより、パーシャルレスポンス動作モードを4−PAM受信機内で使用可能とすることができる。
図38は本発明の実施形態による4−PAMパーシャルレスポンス受信機875を示す。受信機875は、4つのパーシャルレスポンス・レベル(3α、α、−α、あるいは−3α)のうちの1つによりオフセットされた閾値レベルをそれぞれ有する4つの4−PAM受信回路8771−8774を含む(すなわち、それぞれは入力符号の信号レベルを、可能な4つの2ビットの組合せのうちの1つに分解することができる)。受信回路8774の場合、例えば3αオフセット(前の符号レベル10に対応する)は、4−PAM信号を分解するために生成された内部レベルのそれぞれに印加される。すなわち入力信号を−2、0、2のレベルと比較する代わりに、入力信号は、−2+3α、3α、2+3α(すなわち、図37に示されたコンステレーション3+3α、1+3α、−1+3α、−3+3α間の閾値)と比較される。同様にして、4−PAM受信回路8773は入力信号をα(すなわち、−2+α、α、2+α)によりオフセットされた閾値と比較し、比較器8772は入力信号を−α(すなわち、−2−α、−α、2−α)によりオフセットされた閾値と比較し、比較器8771は入力信号を−3α(すなわち、−2−3α、−3α、2−3α)によりオフセットされた閾値と比較する。この配置により入力信号は、前の符号に対し可能な4つのパーシャルレスポンスのそれぞれに従って4つの2ビットのサンプル値に分解される。MSB/LSB[N−2]の状態に従って選択された前の符号(MSB/LSB[N−1])は記憶素子881に格納され、そして入力信号レベルに従って生成された4つのサンプル値の1つを選択する選択回路879の選択入力に印加される。パーシャルレスポンス動作に関して、単一の前の符号に基づいてパーシャルレスポンス選択を使用可能にする4−PAM受信機の観点から説明してきたが、上述の回路および動作は他のPAMレベル(例えば8−PAM、10−PAMなど)へ拡張することができ、及び/またはさらに加わった前のビットに対するパーシャルレスポンスを含むように拡張することができる。
図39は、本発明の実施形態による複数のパーシャルレスポンス受信機8871−887Mを含む入力回路885を示す。各パーシャルレスポンス受信機8871−887Mは、データ信号D1−DMのうちの対応する1つを受信するように信号線8831−883Mのそれぞれに接続される。一実施形態では、データ信号D1−DMのそれぞれは、サンプル値S1−SMの対応する1つを生成する対応するパーシャルレスポンス受信機887内でサンプリングされる連続ストリームのデータ値(例えばデータ・アイ)である。サンプル値S1−SMは、パーシャルレスポンス受信機887により導入されたレイテンシィに応じて1つ以上のシンボル時刻iだけ対応するデータ値に対して遅延される。こうして、データ値DM[N]がパーシャルレスポンス受信機887Mの入力で有効であるシンボル時間中に、パーシャルレスポンス受信機はサンプル値SM[N−i]を出力する。同様に、パーシャルレスポンス受信機8871−887M−1は、データ値D1[N]−DM−1[N]が有効であるシンボル時間中にそれぞれのサンプル値S1[N−i]−SM−1[N−i]を出力する。
一実施形態では、各信号線8931−893Mは、入力回路885を含む第1のIC装置と第2のIC装置間の一方向性または双方向性のポイントツーポイント信号リンクを形成する。双方向性リンクの場合、第1のIC装置がさらに信号線893に接続された送信回路を含んでもよく、第2のIC装置が、入力回路885と同様な入力回路を有する相手方部の入出力回路を含んでもよい。第1と第2のIC装置は、共通基板(例えば回路基板)かあるいは異なる基板に接続された別々のICパッケージ内にあってもよい(例えば、部分的にはドーターボードとバックプレーン上の信号トレースにより形成された信号経路8931−893Mを有するそれぞれのドーターボードか、あるいはドーターボードに接続された第1のIC装置と、マザーボードに接続された第2のIC装置に接続される)。あるいは、第1と第2のIC装置を同じICパッケージ(例えばマルチチップ・モジュール、積層チップパッケージ、紙のように薄いパッケージあるいは1パッケージ内の集積回路ダイスの組合せ)内に含んでよい。別の実施形態では、各信号線8931−893Mは3以上のIC装置に接続された一方向性あるいは双方向性の分岐方式信号リンクを形成し、上記IC装置あるいはそれらの任意のサブセットは同一あるいは異なる基板上、そして同一あるいは異なるICパッケージ内に配置される。
ポイントツーポイントか分岐方式実施形態のいずれにおいては、信号線8931−893Mは多重ビットデータ値送信用の並列信号経路894を構成することができる。例えば、与えられたシンボル時間(すなわち、送信路894から再生されたデータ値D1−DMに対応する)の各サンプル値S1−SMは一体化されたディジタル値を表わすことができる(ここでSMは最上位ビット(MSB)であり、サンプルS1は最下位ビット(LSB)であり、Mは1を越える任意の整数値である)。また、サンプル値S1−SM内のサブセットのビットが、それぞれ一体化されたディジタル値を構成してもよい(例えば、S1−SXはLSBからMSBまで順序付けられた第1の値であり、SX+1−SYはLSBからMSBまで順序付けられた第2のデータ値であり、以下、LSBからMSBまで順序付けられた最後のデータ値を構成するSZ+1、SMまで同様である)。さらに、連続して受信された任意の数のサンプル(すなわち、パケット化された値の送信に対応する)が一体化されたディジタル値を形成してもよい。例えば、S1[N−i]−SM[N−i]、S1[N−i−1]−SM[N−i−1、]、…S1[N−i−Q]−SM[N−i−Q]が合計でQxMビット(Qは1を越える任意の整数値)を有する一体化されたディジタル値を形成してもよく、そのうちの1ビットがLSBで1ビットがMSBである。あるいは、第1のディジタル化された値のビットが、連続するシンボル時間後にパーシャルレスポンス受信機8871−887Xにより生成されると、第2のディジタル化された値のビットが連続するシンボル時間後にパーシャルレスポンス受信機887X+1−887Yにより生成されるように、連続して受信されたサンプルの一組が複数の一体化されたディジタル化された値を形成してもよい。
図39の実施形態では、各パーシャルレスポンス受信機887は、パーシャルレスポンス受信回路888、レベルサンプリング回路889、適応モジュール890、エッジ・サンプリング回路891、およびクロック・データ・リカバリ回路892を含む。パーシャルレスポンス受信回路888は上述のマルチモード受信回路であってもよいし(すなわち、多値信号モードとパーシャルレスポンス・モード間で切替えることができる)、あるいはパーシャルレスポンス動作専用としてもよい。また、パーシャルレスポンス受信回路は、任意のデータレート(例えば単一データレート、2倍データレート、4倍データレート、8倍データレート、10倍データレートなど)を有する2進または多値の入力信号(例えば2−PAM、4−PAM、8−PAM、10−PAM等)で動作することができる。したがって、パーシャルレスポンス受信回路888は、ここに説明したパーシャルレスポンス受信回路実施形態のうちのいずれかによって実現することができる。同様に、レベルサンプリング回路889と適応モジュール890は、ここに説明したレベルサンプリング回路と適応モジュール実施形態のうちのいずれかによって実現することができる。例えば、レベルサンプリング回路889は単一のエラーサンプル(EDLEV)を出力するように示されたが、多重エラーサンプルを適応モジュール890へ出力してもよく、また適応モジュール890が、CDLEV、Cα、/Cα、C0に加えて、あるいはその代わりに任意の数の制御値をレベルサンプリング回路889、パーシャルレスポンス受信回路888、およびエッジ・サンプリング回路891(例えば図14、図28と図36に示したような)へ出力してもよい。また、エッジ・サンプリング回路891とクロック・データ・リカバリ回路892はサンプリングクロック信号(SCLK)とエッジ・クロック信号(ECLK)を再生するものとして図39では示されたが、図24と図26を参照して説明したように任意の数のクロック信号を再生してもよい(例えばマルチデータレート実施形態で使用する)。さらに、エッジ・サンプリング回路891とクロック・データ・リカバリ回路892が、上述のように入力データ信号893のいずれかあるいはすべての遷移から位相情報を再生してもよい(すなわち再生されたクロック信号の位相を調整するために)。クロック信号、ストローブ信号あるいは他のタイミング信号が外部か内部クロック発生器のような別のソースあるいは別のクロック・リカバリ回路によって供給される実施形態では、エッジ・サンプリング回路891とクロック・データ・リカバリ回路892はパーシャルレスポンス受信機887から削除することができる。
図40は、本発明の別の実施形態による入力回路895を示す。入力回路895は、該回路がパーシャルレスポンスの閾値(または代表的な制御値)を生成し、サンプリングクロック信号が複数のパーシャルレスポンス受信回路8881−888M間で共有される以外は、図39の入力回路885と類似している(そして、図39を参照して説明した、代替の実施形態すべてにおいて実現することができる)。すなわち、単一のレベルサンプリング回路889および対応する適応モジュール890は、各パーシャルレスポンス受信回路8881−888Mへ供給される制御値Cα、/Cα、C0(と、多値信号の実施形態およびクロック・リカバリ回路を含まない実施形態における付加的あるいは異なる閾値制御値)を生成するために使用され、単一エッジ・サンプリング回路891および対応するクロック・データ・リカバリ回路892は、各パーシャルレスポンス受信回路8881−888Mへ供給されるサンプリングクロック信号(SCLK)を生成するために使用される。多重データレートの実施形態では、複数のサンプリングクロック信号が生成され、パーシャルレスポンス受信回路8881−888M間で共有することができる。制御閾値を生成するための回路及び/またはサンプリングクロック信号を生成するための回路を共有することにより、入力回路895内の回路量は入力回路885に比べて実質的に減少されるのでホスト集積回路装置の製造コストと運用コストを低減する(すなわち、ダイ面積消費、レイアウトの複雑性、試験および検証時刻間、電力消費等が減少することに起因して)。なお、サンプリングクロック信号がクロック・データ・リカバリ回路以外の回路(例えば、外部クロック・ソース、生成された内部クロック)によって供給される実施形態では、エッジ・サンプリング回路891とクロック・データ・リカバリ回路892を省略することができる。あるいは、プログラム可能なクロック・ソース選択を使用することにより、再生されたサンプリングクロック(すなわち、エッジ・サンプリング回路891とクロック・データ・リカバリ回路892の動作によって再生された)か、あるいはパーシャルレスポンス受信回路8881−888Mへサンプリングクロック信号を供給する別のクロック・ソースのいずれかを選択することができる。図39の実施形態のように、信号線8931−893Mは、個別の直列通信、または関連するビットグループの通信(例えば、1つ以上の多重ビットのディジタル値を表わす、所定のシンボル時間中に受信されたMビット)を配信するために使用することができる。例えば、閾値制御値及び/またはタイミング制御信号が複数の信号経路にわたって実質的に同じ(例えば、実質的に同じ閾値、及び/または同じクロック位相)であると予測される並列バスあるいはその他任意の信号システムの場合がそうである。また、単一のレベルサンプリング回路889および対応する適応モジュール890は、各パーシャルレスポンス受信回路8881−888M用の閾値制御値Cα、/Cα、C0を生成するものとして図40では示されたが、別の実施形態では、複数のレベルサンプリング回路/適応モジュール対がパーシャルレスポンス受信回路8881−888Mのそれぞれのサブセットに対する閾値制御値を生成するように使用することができる。同様にして、それぞれのエッジ・サンプリング回路/クロック・データ・リカバリ回路対は、パーシャルレスポンス受信回路8881−888Mの対応するサブセット用のサンプリングクロック信号を生成するように使用することができる。
さらに図40を参照するとパーシャルレスポンス受信回路8881−888Mは、図17−図19を参照して説明した実施形態(限定するものではない)を含む、ここに説明した実施形態のいずれかにより実現することができる。また、前置増幅器(例えば図17の前置増幅器401)あるいはオフセット制御回路(例えば図19のオフセット制御回路440)が、差動比較器の実効的な閾値を同相モードより上かあるいはその下へ調整するように使用される実施形態では、このような前置増幅器あるいはオフセット制御回路は複数のパーシャルレスポンス受信回路888間で共有され、これによりパーシャルレスポンス受信回路8881−888M内の回路をサンプリング回路(例えば、図17のサンプリング回路452あるいは図19のサンプリング回路425)に縮約する。それぞれの前置増幅器(またはオフセット制御回路)は、また、パーシャルレスポンス受信回路8881−888Mのサブセット間で共用することができる。
パーシャルレスポンス受信機を備えたシステムにおける送信側の等化
図41は、信号経路122を介して相互に接続された送信装置951と受信装置953とを有する信号システム950を示す。送信装置951は等化送信回路957とタップ制御ロジック955を含んでおり、また受信装置953はパーシャルレスポンス受信回路(例えばここに開示された多重モード回路、あるいは他の任意のパーシャルレスポンス受信回路でもよい)、レベルサンプリング回路973、および適応モジュール975を含む。送信装置951と受信装置953は共に、図41に示されない他の多くの回路(例えばアプリケーション・ロジック、付加的な送信回路及び/または受信回路等)を含むことができる。等化送信回路957は送信タイミング信号(図示せず)に応答し、一組の重み付け値W0−WN−1とデータ値D0−DN−1の状態に従って符号を信号経路122上に駆動するための多くの出力ドライバ9610−961N−1を含む。各データ値D0−D−(N−1)はシフトレジスタ959(または同様の記憶回路)内に格納され、信号経路102上の各符号送信内へ符号化されたビット数に従って多くの構成ビットを含む。例えば、4−PAMシステムでは、各データ値D0−D−(N−1)は2つの構成ビットを含む。より一般的には、M−PAMシステムでは、各データ値はlog2(M)個の構成ビットを含む。各符号の送信後、新規のデータ値が位置D0へ移動されるようにシフトレジスタ959の内容は前方へ移動され、位置D−(N−1)のデータ値は位置D−(N−2)のデータ値によって上書きされる。
図41は、信号経路122を介して相互に接続された送信装置951と受信装置953とを有する信号システム950を示す。送信装置951は等化送信回路957とタップ制御ロジック955を含んでおり、また受信装置953はパーシャルレスポンス受信回路(例えばここに開示された多重モード回路、あるいは他の任意のパーシャルレスポンス受信回路でもよい)、レベルサンプリング回路973、および適応モジュール975を含む。送信装置951と受信装置953は共に、図41に示されない他の多くの回路(例えばアプリケーション・ロジック、付加的な送信回路及び/または受信回路等)を含むことができる。等化送信回路957は送信タイミング信号(図示せず)に応答し、一組の重み付け値W0−WN−1とデータ値D0−DN−1の状態に従って符号を信号経路122上に駆動するための多くの出力ドライバ9610−961N−1を含む。各データ値D0−D−(N−1)はシフトレジスタ959(または同様の記憶回路)内に格納され、信号経路102上の各符号送信内へ符号化されたビット数に従って多くの構成ビットを含む。例えば、4−PAMシステムでは、各データ値D0−D−(N−1)は2つの構成ビットを含む。より一般的には、M−PAMシステムでは、各データ値はlog2(M)個の構成ビットを含む。各符号の送信後、新規のデータ値が位置D0へ移動されるようにシフトレジスタ959の内容は前方へ移動され、位置D−(N−1)のデータ値は位置D−(N−2)のデータ値によって上書きされる。
重み付け値W0−WN−1はタップ制御ロジック955によって生成され、各出力ドライバ961の信号駆動力を確立するために使用される。一実施形態では、出力ドライバ9610は、所定のシンボル時間中に送信される符号を重み付け値W0に従って駆動し、出力ドライバ9611−961N−1は、シフトレジスタ959の位置D−1−D−(N−1)に格納されたポスト−タップデータ値と重み付け値W1−WN−1に従って出力信号を等化する一組のポスト−タップドライバを構成する。図41には示されないが、プリ−タップ出力ドライバもまた、プリ−タップデータ値(とプリ−タップ重み付け値)に従って出力信号を等化するように設けることができ、さらに隣接信号線からのクロストークを相殺するために他の出力ドライバを設けてもよい。1つ以上の出力ドライバ961を、例えば、コンフィギュレーションレジスタの設定あるいは外部から受信されたコンフィギュレーション制御信号を介してプリ−タップ等化、ポスト−タップ等化、およびクロス−トーク相殺機能間に動的にあるいは静的に割り当てることができる。
パーシャルレスポンス受信回路971は、予測されるパーシャルレスポンス信号レベルの数に従ってそれぞれのパーシャルレスポンス値を生成するR個の比較回路を含む。例えば、最小待ち時間シンボル(すなわち、入力符号N−iに対してごく最近受信された符号、N−1−i)が、予想される唯一のパーシャルレスポンスへの寄与であるシステムでは、2つの比較回路が設けられ、最小待ち時間符号(すなわちR=2)の可能な2つの状態に従ってパーシャルレスポンス値を生成する。ごく最近受信されたK個の符号がパーシャルレスポンスに寄与すると予想されるシステムでは、2K個の比較回路が設けられ、適応モジュール975によって生成されたK個のパーシャルレスポンスの閾値レベル(CPR)との比較に基づいてそれぞれのデータ・サンプルを生成する。
一実施形態では、送信装置951のタップ制御ロジック955は、受信装置953で観測されるパーシャルレスポンスに寄与するように望まれる符号数に従って重み付け値W0−WN−1を生成する。図42を照会すると、例えば、パーシャルレスポンスが最小待ち時間符号D−1(すなわちK=1)に限定されるシステムでは、タップ制御ロジック955は、符号送信により生成される分散型ISIをD−1後で、かつD0の前に等化するための重み付け値W0−WN−1を生成する。すなわち、図42で示された原パルスレスポンスを参照すると、D+1、D−2からD−(N−1)までの符号に対する信号経路122のパーシャルレスポンスは、プリ−タップ出力ドライバ(図41に図示せず)とポスト−タップ出力ドライバ9612−961N−1とに印加された重み付け値を適切に設定することよって等化される。この配置により、受信装置953により観測される等化された(すなわち、図42で示されたようなパーシャルレスポンスに対して等化された)信号は、受信される符号D0からの寄与と、直前の符号D−1に対するパーシャルレスポンスとを含み、そして他のすべての送信に対するパーシャルレスポンスは減衰される(例えば無視できるレベルか、大幅に減少されたレベルまで)。別の実施形態では、タップ制御ロジック955は、1つ以上の付加的な符号に対するパーシャルレスポンスが、所望数のパーシャルレスポンスの寄与に依存して受信装置953により観測される信号内に残るようにすることができる。パーシャルレスポンス受信回路が非パーシャルレスポンス・モードで選択的に作動することができる多重モード回路では、タップ制御ロジック955は、ポスト−タップデータ値及びプリ−タップデータ値に対するパーシャルレスポンスを相殺(あるいは縮小)する必要性に応じて重み付け値W0−WN−1を生成することができる。
さらに図41を参照すると、受信装置953内のレベルサンプリング回路973は通常、上述のように動作し(例えば、図14−図15と図20−図21を参照して説明した様々な実施形態を参照)、入力信号をデータレベル閾値と比較するとともに、データレベル閾値CDLEVとパーシャルレスポンス閾値CPRとを調整するように使用されるエラーサンプル(EDLEV)を生成する。上記議論のように、データレベル閾値及び/またはパーシャルレスポンス閾値CPRは、パーシャルレスポンス受信回路971とレベルサンプリング回路973の比較回路内の所望の閾値レベルを確立するために使用されるディジタル値、あるいは他のタイプの制御値(例えば、それ自身が閾値レベルであるアナログ電圧及び/または電流レベル)であってよい。
図15を参照して上に議論したように、適応モジュールにより生成される閾値レベルがサンプル毎ではなくて複数のエラーサンプルに基づいて更新されるように、適応モジュールは、レベルサンプリング回路973により生成されたエラーサンプルをフィルタリングするフィルタリング回路を含むことができる。例えば、一実施形態では、適応モジュールはフィルタに印加された一連のエラーサンプルに基づいて閾値レベルを更新する有限インパルス応答(FIR)フィルタを含む。あるいは、適応モジュールはエラーサンプルをフィルタリングするための無限インパルス応答型フィルタ(IIR)あるいは他の任意のタイプのフィルタを含むことができる。
一実施形態では、レベルサンプリング回路973により生成されたデータレベルエラーサンプルEDLEVは、バックチャネル968(例えば帯域外信号方式、図3の制御装置141のような中継装置を介した経路、あるいは信号経路122上の使用可能な帯域幅を通常は使用しない他の通信路)を介して送信装置951へ戻される。エラーサンプルはタップ制御ロジック955内で受信され、パーシャルレスポンスに寄与するように望まれる符号以外の符号の送信から生じるISI(または他の歪みソース)を減少する必要性に応じて、タップ重みW0−WN−1を調整するように使用される。図43を参照すると、例えば、適応モジュール975により生成されたデータレベル閾値が定格のデータレベル985(DLEVNOM)へ収束した後信号データレベル986内で検出されたさらなるジッタは、パーシャルレスポンスに寄与するように望まれる符号以外の符号の送信から生じた残留ISIとして扱うことができる。タップ制御ロジックは残留するISIを減少する必要性に応じ、ポスト−タップ出力ドライバ及び/またはプリ−タップ出力ドライバの重みを増加し、減少することができる。別の実施形態では、タップ重み自身に対する更新(例えば、重みW0−WN−1あるいはそのサブセットから加え、及び/または減じられる値)は、受信装置(または図3の制御装置141のような別の装置)内で決定され、タップ制御ロジック955内のアプリケーション用送信装置へ供給することができる。さらに他の実施形態において、1つ以上の代替のタップ重みが受信装置(または図3の制御装置141のような他の装置)内で決定され、当該タップ重みW0−WN−1の代わりにアプリケーション用の送信装置へ供給することができる。
要約すると、本開示は複数の技術を包含する。例えば、本開示は電気信号導体を介して送信された信号を受信するための集積回路装置を包含する。上記集積回路装置は、信号をサンプリングし信号が第1の閾値レベルを越えるかどうかを示す第1のサンプル値を生成する第1のサンプリング回路と、信号をサンプリングし信号が第2の閾値レベルを越えるかどうかを示す第2のサンプル値を生成する第2のサンプリング回路と、第1および第2のサンプリング回路から第1および第2のサンプル値を受信するように接続されるとともに、選択されたサンプル値として出力されるべき第1のサンプル値あるいは第2のサンプル値のいずれかを以前に生成されたサンプル値に従って選択するように構成された第1の選択回路と、を含むことができる。
本開示は集積回路装置内の動作方法もまた包含する。本方法は、外部の電気信号経路からデータ信号を受信する工程と、データ信号が第1の閾値レベルを越えるかどうかによって少なくとも2つの状態のうちの1つを有する第1のデータ・サンプルを生成する工程と、データ信号が第2の閾値レベルを越えるかどうかによって少なくとも2状態のうちの1つを有する第2のデータ・サンプルを生成する工程と、データ信号の被選択サンプルとなるべき第1のデータ・サンプルあるいは第2のデータ・サンプルのいずれかを選択する工程と、を含むことができる。
本開示は、電気信号導体を介して送信された信号を受信する集積回路装置をさらに包含する。上記集積回路装置は、第1のクロック信号に応答して信号の第1のサンプル対を捕獲する第1の対のサンプリング回路と、第2のクロック信号に応答して信号の第2のサンプル対を捕獲する第2の対のサンプリング回路と、第1の対のサンプリング回路に接続されるとともに、第2のサンプル対のうち選択されたサンプルの状態に応じて第1のサンプル対の1つのサンプルを選択するように構成された第1の選択回路と、を含むことができる。
本開示はデュアルモード受信回路をさらに包含する。上記デュアルモード受信回路は入力データ信号の第1および第2のサンプルを生成する比較回路を含むことができ、該各サンプルは、入力データ信号が第1および第2の閾値レベルのそれぞれを越えるかどうかに従って第1の状態かあるいは第2の状態のいずれかを有する。上記デュアルモード受信回路は、第1および第2のサンプルに基づいて受信データ値を生成する判断回路を含むことができ、上記判断回路は第1のサンプルの状態に応じて最上位ビットを有し、第2のサンプルの状態に少なくとも一部は基づいて最下位ビットを有する、データ値を生成する第1のモードで動作可能であるとともに、上記判断回路が、受信データ値となるべき第1のサンプルかあるいは第2のサンプルのいずれかを選択する第2のモードで動作可能である。
本開示は集積回路装置内の動作方法をさらに包含する。本方法は入力データ信号の第1および第2のサンプルを生成する工程を含むことができ、上記各サンプルは入力データ信号が第1および第2の閾値レベルのそれぞれを越えるかどうかに従って第1の状態か第2の状態かのいずれかを有する。本方法はまた、モード選択信号が第1の状態にある場合は第1および第2のデータ・サンプルに基づいて第1の受信データ値を生成する工程を、モード選択信号が第2の状態にある場合は第1および第2のデータ・サンプルに基づいて第2の受信データ値を生成する工程を、含むことができ、第2の受信データ値は第1の受信データ値より多くの構成ビットを含む。
本開示はクロック・データ・リカバリ回路をさらに包含する。上記クロック・データ・リカバリ回路は、第1のクロック信号に応答して入力データ信号のデータ・サンプルを生成するデータ・サンプリング回路と、第2のクロック信号に応答して入力データ信号のエッジ・サンプルを生成するエッジ・サンプリング回路と、エッジ・サンプルおよびデータ・サンプルを受信するように接続されたクロック・リカバリ回路と、を含むことができる。上記クロック・リカバリ回路は、データ・サンプルの少なくとも3つからなる系列が複数個の所定サンプル・パターンのうちの少なくとも1つのサンプル・パターンと一致することを確定すると、エッジ・サンプルの1つのサンプルの状態に応じて第2のクロック信号の位相を調整するように構成される。
本開示は集積回路装置をさらに包含する。上記集積回路装置は、入力データ信号内の遷移期間に対応する時刻に入力データ信号をサンプリングする第1のサンプリング回路を含み、第1のサンプリング回路は、入力データ信号がサンプリングされた時に選択された閾値レベルを越えるかあるいはそれ以下かどうかによって第1の状態か第2の状態のいずれかを有するサンプル値を生成するように構成される。上記集積回路は、選択された閾値レベルを確立する閾値生成回路を第1のサンプリング回路内に含むことができ、上記閾値生成回路は、モード選択信号が第1の状態の場合は選択された閾値レベルを第1の閾値レベルに確立し、またモード選択信号が第2の状態の場合は選択された閾値を第2の閾値レベルに確立する。
本開示はクロック・データ・リカバリ回路をさらに包含する。上記クロック・データ・リカバリ回路は、第1の時刻にデータ信号の第1のサンプルを捕獲し、第2の時刻にデータ信号の第2のサンプルを捕獲するデータ・サンプリング回路を含むことができ、第1および第2のサンプルのそれぞれはデータ信号の少なくとも3つの可能な信号レベルのそれぞれに対応する。クロック・データ・リカバリ回路は、また、第1の時刻と第2の時刻の中間の時刻にデータ信号の第3のサンプルを捕獲するエッジ・サンプリング回路と、データ・サンプリング回路から第1および第2のサンプルを、またエッジ・サンプリング回路から第3のサンプルを、受信するように接続されたクロック・リカバリ回路と、を含むことができる。上記クロック・リカバリ回路は、第1のサンプルおよび第2のサンプルが少なくとも3つの可能な信号レベル間で可能な遷移の所定サブセットの1つであるデータ信号の遷移を示すと、第3のサンプルに応じて第1のクロック信号の位相を調整するように構成される。
本開示はデータ信号からクロック信号を再生する方法をさらに包含する。本方法は第1の時刻にデータ信号の第1のサンプルを生成し第2の時刻にデータ信号の第2のサンプルを生成する工程を含み、第1および第2のサンプルのそれぞれはデータ信号の少なくとも3つの可能な信号レベルのそれぞれに対応する。本方法は、また、第1の時刻と第2の時刻の中間の時刻にデータ信号の第3のサンプルを生成する工程と、第1のサンプルおよび第2のサンプルが少なくとも3つの可能な信号レベル間の可能な遷移の所定サブセットのうちの1つであるデータ信号における遷移を示す場合に第3のサンプルに応じて第1のクロック信号の位相を調整する工程と、を含むことができる。
本開示は信号システム内の動作方法をさらに包含する。本方法は連続送信期間中にデータ値系列を電気信号導体へ出力する工程を含むことができ、データ値系列は電気信号導体上にデータ信号を形成する。本方法は、また、データ受信期間の各シーケンス中に、電気信号導体の信号レベルが第1の閾値レベルを越えるかどうかによって第1の状態か第2の状態のいずれかを有する第1のデータ・サンプルと、該信号が第2の閾値レベルを越えるかどうかによって第1の状態か第2の状態のいずれかを有する第2のデータ・サンプルと、を生成する工程を含むことができる。本方法は、データ受信期間の第1の期間後の各データ受信期間中に、前の受信期間に選択された少なくとも1つの受信データ値の状態に応じて受信データ値となるべき第1のデータ・サンプルあるいは第2のデータ・サンプルのいずれかを選択する工程をさらに含むことができる。
本開示は信号受信回路をさらに包含する。上記信号受信回路は、第1および第2の抵抗素子を介して基準電圧にそれぞれ接続された第1および第2の出力線と、第1および第2の出力線に接続されるとともに入力信号および相補入力信号のそれぞれの信号レベルに従って第1および第2の電流を第1および第2の抵抗素子を介して引き出すように構成された第1の差動アンプと、を含むことができる。上記信号受信回路は、第1および第2の出力線に接続されるとともに入力信号および相補入力信号のそれぞれの信号レベルに従って第3および第4の電流を第1および第2の抵抗素子を介して引き出すように構成された第2の差動アンプを含むことができる。上記信号受信回路は、第1および第2の出力線に接続されるとともに第1、第2、第3、第4の電流により第1および第2の出力線に生成されたそれぞれの電圧レベルに応じて第1の状態か第2の状態のいずれかを有するサンプルデータ値を格納するように構成されたサンプリング回路を含むことができる。
本開示はさらに集積回路装置内の動作方法を包含する。本方法は、入力信号および相補入力信号の信号レベルに従って第1の差動アンプ内に第1および第2の電流をそれぞれ生成する工程を含むことができ、第1の電流は供給電圧と第1の出力線間に接続された第1の抵抗素子を流れ、第2の電流は供給電圧と第2の出力線間に接続された第2の抵抗素子を流れる。本方法はまた、入力信号および相補入力信号の信号レベルに従って第2の差動アンプ内に第3および第4の電流をそれぞれ生成する工程を含むことができ、第3の電流は第1の抵抗素子を流れ、第4の電流は第2の抵抗素子を流れる。本方法は、第1、第2、第3、第4の電流により第1および第2の出力線に生成されたそれぞれの電圧レベルに応じて第1の状態か第2の状態のいずれかを有するサンプルデータ値を格納する工程をさらに含むことができる。
本開示はさらに多重モード受信回路を包含する。上記多重モード受信回路は、入力データ信号の第1のサンプル、第2のサンプル、および第3のサンプルを生成するように構成された比較回路を含むことができ、第1のサンプルは、入力データ信号が第1の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかを有し、第2のサンプルは、入力データ信号が第2の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかを有し、第3のサンプルは、入力データ信号が第3の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかを有する。上記多重モード受信回路はまた、第1のサンプルの状態に少なくとも一部は基づいて最上位ビットを有するとともに第2のサンプルおよび第3のサンプルの状態に少なくとも一部は基づいて最下位ビットを有する受信データ値を供給する第1のモードで動作するように構成され、以前に受信されたデータ値に少なくとも一部は基づいて受信データ値を供給する第2のモードで動作するように構成された判断回路を含むことができる。
本開示はさらに受信回路における動作の多重モード方法を包含する。本方法は、第1のモードにおいては、入力データ信号の第1のサンプル、第2のサンプル、第3のサンプルを生成する工程と、第1のサンプルの状態に少なくとも一部は基づいて最上位ビットを有し、第2のサンプルおよび第2のサンプルの状態に少なくとも一部は基づいて最下位ビットを有する、受信データ値を供給する工程と、を含むことができる。本方法はまた、第2のモードにおいては、以前に受信されたデータ値に少なくとも一部は基づいて受信データ値を供給する工程を含む。第1のサンプルの状態は入力データ信号が第1の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかであり、第2のサンプルの状態は入力データ信号が第2の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれであり、第3のサンプルの状態は入力データ信号が第3の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかである。
本開示はさらに多重モード受信回路を包含する。上記多重モード受信回路は、入力データ信号が第1の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかを有する第1のサンプルを供給するように構成された比較回路を含むことができる。上記多重モード受信回路は、また、第1のサンプルの状態に少なくとも一部は基づいて受信データ値を供給する第1のモードで動作するように構成されるとともに以前に受信されたデータ値に少なくとも一部は基づいて受信データ値を供給する第2のモードで動作するように構成された判断回路を含むことができる。
本開示はさらに受信回路の動作の多重モード方法を包含する。本方法は、第1のモードにおいては、入力データ信号の第1のサンプル、第2のサンプル、第3のサンプルを生成する工程と、第1のサンプルの状態に少なくとも一部は基づいて受信データ値を供給する工程とを含むことができる。本方法はまた、第2のモードにおいては以前に受信されたデータ値に少なくとも一部は基づいて受信データ値を供給する工程を含む。第1のサンプルの状態は入力データ信号が第1の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかであり、第2のサンプルの状態は入力データ信号が第2の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかにあり、前記第3のサンプルの状態は前記入力データ信号が第3の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかである。
本詳細説明では、各節の標題は参照の便宜のためのみに与えられており、このような節の適用範囲あるいは限界を限定し、制限し、解釈し、あるいは説明するものでは決してない。また、本発明は具体的な実施形態を参照して説明してきたが、本発明のより広範な精神と範囲を逸脱することなく様々な修正および変更を行うことができることは明らかである。従って、本明細書および図面は限定的な意味ではなく例証の意味として考えるべきである。
図面の簡単な説明
従来技術の信号システムを示す。
図1の従来技術の信号システムで観測された原パルス応答と等化パルス応答とを示す。
本発明の実施形態によるパーシャルレスポンス受信機を含む信号システムを示す。
図3の信号システムの一実施形態におけるクロックとデータ信号間の関係を示す。
分散型ISIの一次的ソースが直前のシンボル時刻に送信された信号である場合の信号受信機で観測された2進信号の双峰分布を示す。
同相モードレベルLCMに関連した、図5に示した4つのパーシャルレスポンス信号レベルを示す。
本発明の実施形態によるパーシャルレスポンス受信回路を示す。
2つの符号がサンプリングクロック信号の各周期中に連続して送信される2倍のデータレートの信号方式プロトコルを示す。
2倍のデータレート信号システムで用いられるパーシャルレスポンス受信回路を示す。
図9のパーシャルレスポンス受信回路内で生成されたサンプル値の偶数と奇数のパイプラインを示す。
入力データ信号の時間基準トレースを生成する組み込み式スコープの用途を示す。
本発明の実施形態による信号システムを示す。
図12の信号システム内の組み込み式スコープにより捕獲されたパルス応答の波形トレースを示す。
パーシャルレスポンス閾値レベルを適応的に生成する本発明の実施形態によるパーシャルレスポンス受信機を示す。
図14の適応モジュールの実施形態を示す。
図15の平均化回路の代わりに使用可能な代替回路配置を示す。
図7、図9、図14の受信回路とレベルサンプリング回路内で使用可能な比較器を示す。
図17の電流型DACの実施形態を示す。
図7、図9、図14の受信回路およびレベルサンプリング回路内で使用可能な代替比較器の実施形態を示す。
本発明の別の実施形態によるパーシャルレスポンス受信機を示す。
本発明の実施形態による図20の適応モジュールの動作を示す。
多値信号モードあるいはパーシャルレスポンス・モードのいずれかで動作することができるデュアルモード受信機の実施形態を示す。
図22のデュアルモード受信機内で使用される多値信号プロトコルを示す。
本発明の実施形態によるクロック・データ・リカバリ機能を有するパーシャルレスポンス受信機を示す。
入力データ信号が図5に示した双峰分布を有する場合に可能な多くのデータ信号遷移を示す。
入力データ信号において検出された、選択された遷移に基づいてエッジクロック信号およびサンプリングクロック信号の位相を調整するクロック・リカバリ回路の実施形態を示す。
パーシャルレスポンス閾値レベルを適応的に生成するシステムにおける非収束の潜在的ソースを示す。
クロック・データ・リカバリを備えるデュアルモードパーシャルレスポンス受信機の実施形態を示す。
連続する4−PAM(パルス振幅変調)シンボル間の信号遷移を示す。
図28のデュアルモード受信機がパーシャルレスポンス・モードで作動される場合の、クロック・リカバリに使用可能なデータ信号遷移を示す。
図28のクロック・リカバリ回路内で使用可能な遷移検出回路およびサンプル選択回路を示す。
図28のデュアルモード受信機がパーシャルレスポンス・モードで作動される場合にクロック・リカバリに使用可能な、さらなるデータ信号遷移を示す。
本発明の実施形態による閾値選択回路を示す。
ごく最近受信された2つの符号が残留チャネルレスポンスの主要ソースであるシステムにおける信号レベルの分布を示す。
図34に示すパーシャルレスポンス状態に従って動作する本発明の実施形態によるパーシャルレスポンス受信機を示す。
本発明の別の実施形態によるパーシャルレスポンス受信機を示す。
4−PAM信号システムにおいて可能な信号レベルのコンステレーションを示す。
本発明の実施形態による4−PAMパーシャルレスポンス受信機を示す。
本発明の実施形態による複数のパーシャルレスポンス受信機を含む入力回路を示す。
本発明の別の実施形態による入力回路を示す。
本発明の実施形態によるパーシャルレスポンス信号システムを示す。
原パルスレスポンスと、パーシャルレスポンス・データ受信を可能にする、図41の信号システムにより等化されたパルスレスポンスと、を示す。
図41の信号システム内の送信プリエンファシスにより等化することができる残留符号間干渉を示す。
Claims (203)
- 電気信号導体を介して送信された信号を受信するための集積回路装置であって、
前記信号をサンプリングするとともに、前記信号が第1の閾値レベルを越えるかどうかを示す第1のサンプル値を生成する第1のサンプリング回路と、
前記信号をサンプリングするとともに、前記信号が第2の閾値レベルを越えるかどうかを示す第2のサンプル値を生成する第2のサンプリング回路と、
前記第1および第2のサンプリング回路から前記第1および第2のサンプル値を受信するように接続されるとともに、選択されたサンプル値として出力されるべき前記第1のサンプル値あるいは前記第2のサンプル値のいずれかを前に生成されたサンプル値に従って選択するように構成された第1の選択回路と、を含む集積回路装置。 - 前記前に生成されたサンプル値を格納する第1の記憶回路であって、前記前に生成されたサンプル値をそこへ出力するための、前記第1の選択回路の選択入力に接続された出力を有する第1の記憶回路をさらに含む請求項1記載の集積回路装置。
- 前記第1の記憶回路が、前記選択されたサンプル値を受信するための前記第1の選択回路に接続されたデータ入力と、第1のクロック信号を受信するクロック入力とを有するとともに、前記第1のクロック信号の遷移に応答して前記選択されたサンプル値を格納するように構成された請求項2記載の集積回路装置。
- 前記第1の記憶回路に格納されると、前記選択されたサンプル値が、前記第1および第2のサンプリング回路により生成された後続の1対のサンプル値との関連のもとに前記前に生成されたサンプル値を構成する請求項3記載の集積回路装置。
- 前記前に生成されたサンプル値が、前記第1のサンプル値および第2のサンプル値の生成より前に前記第1および第2のサンプリング回路の1つにより生成された請求項1記載の集積回路装置。
- 前記信号をサンプリングするとともに、前記信号が前記第1の閾値レベルを越えるかどうかを示す第3のサンプル値を生成する第3のサンプリング回路と、
前記信号をサンプリングするとともに、前記信号が前記第2の閾値レベルを越えるかどうかを示す第4のサンプル値を生成する第4のサンプリング回路と、をさらに含む請求項1記載の集積回路装置。 - 前記第3および第4のサンプリング回路から前記第3および第4のサンプル値を受信するように接続されるとともに、前記前に生成されたサンプル値として前記第1の記憶回路に格納されるべき前記第3のサンプル値あるいは前記第4のサンプル値のいずれかを選択するように構成された第2の選択回路をさらに含む請求項6記載の集積回路装置。
- 前記第1および第2のサンプリング回路が第1のクロック信号に応答して信号をサンプリングするように構成され、前記第3および第4のサンプリング回路が第2のクロック信号に応答して前記信号をサンプリングするように構成された請求項7記載の集積回路装置。
- 前記第3および第4のサンプル値が前記第1および第2のサンプル値とは異なる時間に生成されるように、前記第2のクロック信号が前記第1のクロック信号から前記第1のクロック信号の周期の一部だけ位相オフセットされた請求項8記載の集積回路装置。
- 前記第2のクロック信号が前記第1のクロック信号の半周期だけ位相オフセットされた請求項9記載の集積回路装置。
- 前記第1のサンプリング回路は、前記信号が前記第1の閾値レベルを越えるかどうかを決定するために前記信号と第1の閾値電圧とを比較する比較器回路を含む請求項1記載の集積回路装置。
- 前記第1の閾値電圧を生成する閾値生成回路をさらに含む請求項11記載の集積回路装置。
- 前記信号は第1の信号成分および第2の信号成分を有する差動信号であって、前記第2の信号成分が前記第1の信号成分の補数である請求項1記載の集積回路装置。
- 前記第1のサンプリング回路は、前記差動信号を前記第1の閾値レベルと比較する差動比較器回路を含む請求項3記載の集積回路装置。
- 前記第1の閾値レベルが前記差動信号の同相モードを越える請求項14記載の集積回路装置。
- 前記差動信号の同相モードが前記第2の閾値レベルを越える請求項15記載の集積回路装置。
- 前記差動信号の同相モードが前記第1および第2の閾値レベル間の実質上中央に置かれた請求項16記載の集積回路装置。
- 前記第1の閾値レベルが、前記電気信号送信上の少なくとも1つ前の信号送信によって生成された符号間干渉レベルに対応する電圧分だけ差動信号の同相モードより大きい請求項14記載の集積回路装置。
- 信号は2個以上の2進ビットを表す多値信号であり、前記第1のサンプリング回路により生成された前記第1のサンプル値が2個以上の2進ビットを含む請求項1記載の集積回路装置。
- 前記信号を第3の閾値レベルと比較するとともに、前記信号が前記第3の閾値レベルを越えるかそれ未満かを示すエラーサンプルを生成する第3のサンプリング回路と、
前記第3の閾値レベルが前記信号の第1の選択されたレベルに実質上一致することを前記エラーサンプルが示すまで前記第3の閾値レベルを調整する閾値生成回路と、を含む請求項1記載の集積回路装置。 - 前記信号を第4の閾値レベルと比較するとともに、前記信号が前記第3の閾値レベルを越えるかそれ未満かを示すエラーサンプルを生成する第4の比較器回路をさらに含み、前記第4の閾値レベルが前記信号の第2の選択されたレベルと実質上一致することを前記エラーサンプルが示すまで、前記閾値生成回路が前記第4の閾値レベルを調整するように構成された請求項20記載の集積回路装置。
- 前記閾値生成回路はさらに、前記第3および第4の閾値レベルに基づいて第1の制御信号を生成するとともに、前記第1の閾値レベルをその内部に設定するために前記第1の制御信号を前記第1のサンプリング回路へ出力するように構成された請求項21記載の集積回路装置。
- 前記第1の制御信号が前記第1の閾値レベルの電圧である請求項22記載の集積回路装置。
- 前記第1の制御信号が前記第1の閾値レベルを表すディジタル値である請求項22記載の集積回路装置。
- 前記閾値生成回路が前記第3および第4の閾値レベルの平均に基づいて前記第1の制御信号を生成するように構成された請求項22記載の集積回路装置。
- 前記閾値生成回路が前記第3および第4の閾値レベル間の差に基づいて前記第1の制御信号を生成するように構成された請求項22記載の集積回路装置。
- 前記閾値生成回路はさらに、前記第3および第4の閾値レベルに基づいて第2の制御信号を生成するとともに、前記第2の閾値レベルをその内部に設定するために前記第2の制御信号を前記第2のサンプリング回路へ出力するように構成された請求項22記載の集積回路装置。
- 前記閾値生成回路は、さらに前記第1の制御値に基づいて第2の制御信号を生成するとともに、前記第2の閾値レベルをその内部に設定するために前記第2の制御値を前記第2のサンプリング回路へ出力するように構成された請求項22記載の集積回路装置。
- 閾値生成回路は、前記第1の制御値の補数をとることにより前記第2の制御値を生成するように構成された請求項28記載の集積回路装置。
- 外部の電気信号経路からデータ信号を受信する工程と、
前記データ信号が第1の閾値レベルを越えるかどうかによって少なくとも2状態のうちの1つを有する第1のデータ・サンプルを生成する工程と、
前記データ信号が第2の閾値レベルを越えるかどうかによって少なくとも2状態のうちの1つを有する第2のデータ・サンプルを生成する工程と、
前記データ信号の被選択サンプルとなるべき前記第1のデータ・サンプルあるいは前記第2のデータ・サンプルのいずれかを選択する工程と、を含む集積回路装置内の演算方法。 - 前記被選択サンプルとなるべき前記第1のデータ・サンプルあるいは前記第2のデータ・サンプルのいずれかを選択する工程は、第3のデータ・サンプルが第1の状態あるいは第2の状態を有するかどうかによって前記第1のデータ・サンプルかあるいは前記第2のデータ・サンプルのいずれかを選択する工程を含む請求項30記載の方法。
- 前記第1および第2のデータ・サンプルを生成する工程に先立って前記第3のデータ・サンプルを生成する工程をさらに含む請求項31記載の方法。
- 第1のデータ・サンプルを生成する工程は、前記データ信号が第1の閾値を越えるかどうかによって2つの2進状態の1つを有する第1のデータ・サンプルを生成する工程を含む請求項30記載の方法。
- 第1のデータ・サンプルを生成する工程は、3つ以上の可能な状態の1つを有する第1のデータ・サンプルを生成する工程を含む請求項30記載の方法。
- 前記データ信号は差動信号であり、前記第1の閾値レベルは前記データ信号の同相モードより上であり、また前記第2の閾値レベルは前記データ信号の同相モードより下である請求項30記載の方法。
- 前記データ信号の同相モードが前記第1および第2の閾値レベル間の実質上中央に置かれた請求項35記載の方法。
- 前記データ信号の第1の電圧レベルを決定する工程と、
前記データ信号の第2の電圧レベルを決定する工程と、
前記データ信号の前記第1および第2の電圧レベルに基づいて前記第1の閾値レベルを生成する工程と、をさらに含む請求項30記載の方法。 - 前記第1および第2の電圧レベルに基づいて前記第1の閾値レベルを生成する工程は、前記第1の閾値レベルに対応する第1の制御値を生成するための、前記第1および第2の電圧レベルを表す値を平均化する工程を含む請求項37記載の方法。
- 前記第1の制御値が電圧レベルである請求項38記載の方法。
- 前記第1の制御値がディジタル値である請求項38記載の方法。
- 前記第1および第2の電圧レベルに基づいて前記第1の閾値レベルを生成する工程は、前記第1の閾値レベルに対応する第1の制御値を生成するための、前記第2の電圧レベルを表す値から前記第1の電圧レベルを表す値を減じる工程を含む請求項37記載の方法。
- 電気信号導体を介して送信された信号を受信するための集積回路装置であって、
第1のクロック信号に応答して前記信号の第1のサンプル対を捕獲する第1の対のサンプリング回路と、
第2のクロック信号に応答して前記信号の第2のサンプル対を捕獲する第2の対のサンプリング回路と、
前記第1の対のサンプリング回路に接続されるとともに、前記第2のサンプル対の選択されたサンプルの状態に応じて前記第1のサンプル対の1つのサンプルを選択するように構成された第1の選択回路と、を含む集積回路装置。 - 前記第2のサンプル対の前記選択されたサンプルを選択する前記第2の対のサンプリング回路に接続された第2の選択回路をさらに含む請求項42記載の集積回路装置。
- 前記第1の選択回路から前記第1のサンプル対の前記1つのサンプルを受信するように接続されるとともに、前記第1のクロック信号に応答して前記第1のサンプル対の前記1つのサンプルを格納するように構成された第1の記憶回路をさらに含む請求項43記載の集積回路装置。
- 前記第2のサンプル対のどちらのサンプルが前記第2の選択回路により選択されるかを前記第1の記憶回路に格納されたサンプルの状態が決定するように、前記第1の記憶回路の出力が前記第2の選択回路の選択入力に接続された請求項44記載の集積回路装置。
- 前記第2の選択回路から前記第2のサンプル対の前記被選択サンプルを受信するように接続されるとともに、前記第2のクロック信号に応答して前記第2のサンプル対の前記被選択サンプルを格納するように構成された第2の記憶回路をさらに含む請求項44記載の集積回路装置。
- 前記第1のサンプル対のうち、どちらのサンプルが前記第1の選択回路により選択されるかを前記第2の記憶回路に格納された前記サンプルの状態が決定するように、前記第2の記憶回路の出力が前記第1の選択回路の選択入力に接続された請求項46記載の集積回路装置。
- 前記第1のサンプル対が前記第2の対の値とは異なる時刻に生成されるように、前記第1のクロック信号が前記第2のクロック信号の周期の一部だけ前記第2のクロック信号から位相オフセットされた請求項42記載の集積回路装置。
- 前記信号は差動信号であり、そして前記第1の対のサンプリング回路の各サンプリング回路が、前記第1のサンプル対のそれぞれのサンプルを生成する差動サンプリング回路を含む請求項42記載の集積回路装置。
- 前記第1の対のサンプリング回路の第1のサンプリング回路は、前記信号が第1の閾値レベルを越えるかどうかを決定するように構成され、前記第1の対のサンプリング回路の第2のサンプリング回路は、前記信号が第2の閾値レベルを越えるかどうかを決定するように構成された請求項42記載の集積回路装置。
- 定常状態では前記信号は第1の同相モードレベルを有する差動信号であって、前記第1の同相モードレベルが前記第1の閾値レベルより低くかつ第2の閾値レベルより高い請求項42記載の集積回路装置。
- 前記第1の同相モードレベルが前記第1および第2の閾値レベル間の実質上中央に置かれた請求項51記載の集積回路装置。
- 入力データ信号の第1および第2のサンプルを生成する比較回路であって、入力データ信号が第1および第2の閾値レベルのそれぞれを越えるかどうかによって各サンプルが第1の状態か第2の状態のいずれかを有する、比較回路と、
前記第1および第2のサンプルに基づいて受信データ値を生成する判断回路であって、前記第1のサンプルの状態に応じた最上位ビット、及び、前記第2のサンプルの状態に少なくとも一部が基づいた最下位ビットを有するデータ値を生成する第1のモードで動作可能であるとともに、前記受信データ値となる前記第1のサンプル及び前記第2のサンプルのいずれかを選択する第2のモードでさらに動作可能である、判断回路と、を含むデュアルモード受信回路。 - 前記入力データ信号が第3の閾値レベルを越えるかどうかによって、前記比較回路が第3のサンプルを生成するように構成された請求項53記載のデュアルモード受信回路。
- 前記第1のモードでは前記第2および第3のサンプルの状態に応じて、前記判断回路が前記データ値の最下位ビットを生成するように構成された請求項54記載のデュアルモード受信回路。
- 前記第2および第3のサンプルが同一の状態か異なる状態を有するかによって、前記判断回路が前記第1の状態か第2の状態のいずれかの状態で前記データ値の最下位ビットを生成するように構成された請求項55記載のデュアルモード受信回路。
- 前記判断回路は、前記第2および第3のサンプルの排他的ORをとることにより前記データ値の最下位ビットを生成する排他的OR論理回路を含む請求項56記載のデュアルモード受信回路。
- 前記比較回路が第1のクロック信号の遷移に応答して前記入力データ信号の前記第1および第2のサンプルを生成するように構成された請求項53記載のデュアルモード受信回路。
- モード選択値を格納するコンフィギュレーション制御回路をさらに含み、前記モード選択値に応答して前記第1のモードあるいは前記第2のモードのいずれかで動作する、請求項53記載のデュアルモード受信回路。
- 前記入力データ信号の第1および第2の信号レベルを決定するとともに、前記第1および第2の信号レベルに基づいて前記第1および第2の閾値レベルを生成するように構成された閾値生成回路をさらに含む、請求項53記載のデュアルモード受信回路。
- 前記デュアルモード回路が前記第1のモードで作動される場合に、前記入力データ信号の前記第1および第2の信号レベルが前記入力データ信号の信号振幅を表し、そして前記閾値生成回路が前記第1の閾値レベルを、前記信号振幅内の実質上中心に置かれた第1の電圧レベルに設定するようにさらに構成された、請求項60記載のデュアルモード受信回路。
- 前記閾値生成回路が前記第2の閾値レベルを、前記第1の電圧レベルおよび前記信号振幅の第1のピークレベル間の実質上中心に置かれた第2の電圧レベルに設定するようにさらに構成された、請求項61記載のデュアルモード受信回路。
- 前記信号振幅の第1のピークレベルは前記信号振幅の高い方のピークであって、そして前記閾値生成回路が、前記第1の電圧レベルと前記信号振幅の低い方のピークレベル間の実質上中心に置かれた第3の閾値レベルを生成するようにさらに構成された請求項62記載のデュアルモード受信回路。
- 前記第2のモードにおいて、前記判断回路は、前記第1および第2のサンプルより前に生成された第3のサンプルが前記第1の状態あるいは前記第2の状態にあるかどうかによって前記第1のサンプルあるいは前記第2のサンプルのいずれかを選択するように動作することができる請求項53記載のデュアルモード受信回路。
- 前記判断回路は、前記第1および第2のサンプルを受信するための第1および第2の入力をそれぞれ有する選択回路と、前記第3のサンプルを受信するように接続された選択入力と、を含み、前記選択回路は前記受信データ値として、前記第3のサンプルの状態に応じて前記第1のサンプルあるいは前記第2のサンプルのいずれかを出力するように構成された請求項64記載のデュアルモード受信回路。
- 前記選択回路から前記受信データ値を受信するように接続された記憶回路であって、前記受信データ値が、前記比較回路により生成された前記第1および第2のサンプルの後続のインスタンスと関連して前記第3のサンプルを構成する、記憶回路をさらに含む請求項65記載のデュアルモード受信回路。
- 前記デュアルモード回路が前記第1のモードで作動される場合は前記第1および第2の閾値を第1の対の電圧レベルで生成し、前記デュアルモード回路が前記第2のモードで作動される場合は前記第1および第2の閾値を第2の対の電圧レベルで生成するように構成された閾値生成回路をさらに含む請求項53記載のデュアルモード受信回路。
- 前記第1の対の電圧が前記入力データ信号の信号振幅に応じて生成される請求項67記載のデュアルモード受信回路。
- 前記閾値生成回路が、前記入力データ信号の信号振幅を決定するレベルサンプリング回路を含む請求項68記載のデュアルモード受信回路。
- 前記レベルサンプリング回路が、第1の符号値に対応する前記入力データ信号の第1の電圧レベルと、第2の符号値に対応する前記入力データ信号の第2の電圧レベルとを決定するように構成され、前記入力データ信号の信号振幅が前記第1および第2の電圧レベルに基づいて決定される請求項69記載のデュアルモード受信回路。
- 前記第2の対の電圧が、前記入力データ信号において検出された符号間干渉のレベルに応じて生成される請求項68記載のデュアルモード受信回路。
- 入力データ信号の第1および第2のサンプルを生成する工程であって、各サンプルは、前記入力データ信号が第1および第2の閾値レベルのそれぞれを越えるかどうかによって第1の状態か第2の状態のいずれかを有する、工程と、
モード選択信号が第1の状態にある場合は前記第1および第2のデータ・サンプルに基づいて第1の受信データ値を生成する工程と、
前記モード選択信号が第2の状態にある場合は前記第1および第2のデータ・サンプルに基づいて、前記第1の受信データ値より多くの構成ビットを含む第2の受信データ値を生成する工程とを含む、集積回路装置内の演算方法。 - 前記第2の受信データ値が少なくとも2つの構成ビットを含む請求項72記載の方法。
- 前記第1の受信データ値が1ビットを含む請求項73記載の方法。
- 前記第2の受信データ値を生成する工程は、
前記第1のサンプルの状態に応じて前記第2の受信データ値の最上位ビットを生成する工程と、
前記第2のサンプルの状態に少なくとも一部は基づいて前記第2の受信データ値の最下位ビットを生成する工程と、を含む請求項72記載の方法。 - 前記入力データ信号が第3の閾値レベルを越えるかどうかによって前記第1の状態か第2の状態のいずれかを有する第3のサンプルを生成する工程をさらに含む請求項72記載の方法。
- 前記第2の受信データ値を生成する工程は、
前記第1のサンプルの状態に応じて前記第2の受信データ値の最上位ビットを生成する工程と、
前記第2および第3のサンプルの状態に応じて前記第2の受信データ値の最下位ビットを生成する工程と、を含む請求項76記載の方法。 - 前記最下位ビットを生成する工程は、前記第2および第3のサンプルが同じ状態かあるいは異なる状態を有するかによって前記第1の状態か第2の状態のいずれかの最下位ビットを生成する工程を含む請求項77記載の方法。
- 前記最下位ビットを生成する工程は、前記第2と第3のサンプルとの排他的ORの組合せを生成する工程を含む請求項77記載の方法。
- 入力データ信号の第1および第2のサンプルを生成する工程は、第1のサンプル制御信号の遷移に応答して前記入力データ信号をサンプリングする工程を含む請求項72記載の方法。
- 前記第1のサンプル制御信号がクロック信号である請求項80記載の方法。
- 前記第1の受信データ値を生成する工程は、前記受信データ値となるべき前記第1のサンプルか前記第2のサンプルのいずれかを選択する工程を含む請求項72記載の方法。
- 前記受信データ値となるべき前記第1のサンプルか前記第2のサンプルのいずれかを選択する工程は、第3のサンプルが前記第1の状態か第2の状態にあるかによって前記第1のサンプルか前記第2のサンプルのいずれかを選択する工程を含む請求項82記載の方法。
- 前記第1および第2のサンプルを生成する工程に先立って前記第3のサンプルを生成する工程をさらに含む請求項83記載の方法。
- 前記第1および第2の閾値レベルを生成する工程を含む請求項72記載の方法。
- 前記第1および第2の閾値レベルを生成する工程は、前記モード選択信号が前記第1の状態の場合は第1の対の閾値レベルを生成する工程を含み、前記モード選択信号が前記第2の状態である場合は第2の対の閾値レベルを生成する工程を含む請求項85記載の方法。
- 前記第1の対の閾値レベルを生成する工程が、前記入力信号の信号振幅に基づいて前記第1の対の閾値レベルを生成する工程を含む請求項86記載の方法。
- 前記第2の対の閾値レベルを生成する工程が、前記入力データ信号の符号間干渉のレベルに基づいて前記第2の対の閾値レベルを生成する工程を含む請求項86記載の方法。
- 第1のクロック信号に応答して入力データ信号のデータ・サンプルを生成するデータ・サンプリング回路と、
第2のクロック信号に応答して前記入力データ信号のエッジ・サンプルを生成するエッジ・サンプリング回路と、
前記エッジ・サンプルおよび前記データ・サンプルを受信するように接続されたクロック・リカバリ回路であって、前記データ・サンプルの少なくとも3つからなる系列が複数個の所定サンプル・パターンのうちの少なくとも1つのサンプル・パターンと一致すると判断すると、前記エッジ・サンプルの1つの状態に応じて前記第2のクロック信号の位相を調整するように構成されたクロック・リカバリ回路と、を含むクロック・データ・リカバリ回路。 - 前記クロック・リカバリ回路が前記第1および第2のクロック信号を生成するクロック生成回路を含む請求項89記載のクロック・データ・リカバリ回路。
- 前記データ・サンプルの少なくとも3つからなる系列が、前記エッジ・サンプルの1つのサンプルより前に生成された2つのデータ・サンプルと、前記エッジ・サンプルの前記1つのサンプルより後に生成された1つのデータ・サンプルとを含む請求項89記載のクロック・データ・リカバリ回路。
- 前記データ・サンプルの少なくとも3つからなる系列は、最初と、中央と最後のサンプルを含み、そして(1)前記最初と最後のサンプルが同じ状態を有し、(2)前記最初と最後のサンプルの少なくとも1つが前記中央のサンプルとは異なる状態を有する場合に、前記データ・サンプルの少なくとも3つからなる系列が前記少なくとも1つのサンプル・パターンと一致するように決定される請求項91記載のクロック・データ・リカバリ回路。
- 前記エッジ・サンプリング回路は、前記入力データ信号と第1の閾値レベルとを比較するとともに、前記第2のクロック信号に応答して前記エッジ・サンプルの第1のサブセットを生成する第1の比較回路を含み、前記第1のサブセットの各エッジ・サンプルは、前記入力データ信号が前記第1の閾値レベルを越えるかどうかによって第1の状態か第2の状態のいずれかを有する請求項89記載のクロック・データ・リカバリ回路。
- 前記第1の閾値レベルが、前記入力データ信号の定常状態がハイとローのレベル間の実質的に中央に置かれた請求項93記載のクロック・データ・リカバリ回路。
- 前記エッジ・サンプリング回路は、前記入力データ信号と第2の閾値レベルとを比較するとともに、前記第2のクロック信号に応答して前記エッジ・サンプルの第2のサブセットを生成する第2の比較回路を含み、前記第2のサブセットの各エッジ・サンプルは、前記入力データ信号が前記第2の閾値を越えるかどうかによって前記第1の状態か第2の状態のいずれかを有する請求項93記載のクロック・データ・リカバリ回路。
- 前記データ・サンプルの少なくとも3つからなる前記系列が前記複数個の所定サンプル・パターンの第1のサンプル・パターンかあるいは前記所定サンプル・パターンの第2のサンプル・パターンと一致するかどうかによって、前記エッジ・サンプルの1つが前記エッジ・サンプルの前記第1のサブセットまたは前記エッジ・サンプルの前記第2のサブセットのいずれかから選択される請求項95記載のクロック・データ・リカバリ回路。
- 前記エッジ・サンプリング回路は、前記入力データ信号と第3の閾値レベルとを比較するとともに、前記第2のクロック信号に応答して前記エッジ・サンプルの第3のサブセットを生成する第3の比較回路をさらに含み、前記第3のサブセットの各エッジ・サンプルは、前記入力データ信号が前記第3の閾値を越えるかどうかによって前記第1の状態か第2の状態のいずれかを有する請求項95記載のクロック・データ・リカバリ回路。
- 前記データ・サンプルの少なくとも3つからなる前記系列が前記複数個の所定サンプル・パターンの第1のサンプル・パターンか、第2のサンプル・パターンか、あるいは第3のサンプル・パターンと一致するかどうかによって、前記エッジ・サンプルの1つが前記エッジ・サンプルの前記第1、第2、あるいは第3のサブセットのいずれかから選択される請求項97記載のクロック・データ・リカバリ回路。
- 前記第1の閾値レベルが前記第2および第3の閾値レベル間の実質的に中央に置かれた請求項98記載のクロック・データ・リカバリ回路。
- 前記第1のサンプル・パターンが前記データ・サンプルの少なくとも3つのうち2つの連続するデータ状態遷移を含む請求項98記載のクロック・データ・リカバリ回路。
- 前記第2のサンプル・パターンが2つの同じ状態のデータ・サンプルと、それに続いて前記同じ状態のデータ・サンプルとは異なる状態を有するデータ・サンプルと、を含む請求項98記載のクロック・データ・リカバリ回路。
- 前記2つの同じ状態のデータ・サンプルが論理「0」値である請求項101記載のクロック・データ・リカバリ回路。
- 前記第3のサンプル・パターンが2つの論理「1」データ・サンプルに続いて論理「0」データ・サンプルを含む請求項102記載のクロック・データ・リカバリ回路。
- 前記第2のクロック信号の遷移が実質的に前記入力データ信号における遷移と位相整合された請求項89記載のクロック・データ・リカバリ回路。
- 前記第1のクロック信号の遷移が実質的に前記入力データ信号のデータ有効期間内の中央に置かれた請求項104記載のクロック・データ・リカバリ回路。
- 前記入力データ信号内の遷移期間に対応する時間に入力データ信号をサンプリングし、サンプリングされた時に前記入力データ信号が選択された閾値レベルより上にあるか、あるいは下にあるかによって第1の状態か第2の状態のいずれかを有するサンプル値を生成するように構成された第1のサンプリング回路と、
前記選択された閾値レベルを前記第1のサンプリング回路内に設定し、モード選択信号が第1の状態の場合は前記選択された閾値レベルを第1の閾値レベルに設定し、前記モード選択信号が第2の状態の場合は前記選択された閾値を第2の閾値レベルに設定する閾値生成回路と、を含む集積回路装置。 - 前記モード選択信号の前記第1の状態が前記集積回路装置内の2進信号受信モードに対応し、前記モード選択信号の前記第2の状態が前記集積回路装置内の多値信号受信モードに対応する請求項106記載の集積回路装置。
- 前記入力データ信号内の遷移期間に対応する時点に遷移する第1のクロック信号を生成するクロック・リカバリ回路をさらに含む請求項106記載の集積回路装置。
- 前記クロック・リカバリ回路が前記第1のサンプリング回路により生成されたサンプル値を受信するように接続されるとともに、前記サンプル値の状態に少なくとも一部は基づいて前記第1のクロック信号の位相を進めるか、あるいは遅らせるように構成された請求項108記載の集積回路装置。
- 第1の時刻にデータ信号の第1のサンプルを捕獲し、第2の時刻に前記データ信号の第2のサンプルを捕獲するデータ・サンプリング回路であって、前記第1および第2のサンプルのそれぞれが前記データ信号の少なくとも3つの可能な信号レベルのそれぞれに対応する、データ・サンプリング回路と、
前記第1の時刻と第2の時刻の中間の時刻に前記データ信号の第3のサンプルを捕獲するエッジ・サンプリング回路と、
前記データ・サンプリング回路から前記第1および第2のサンプルを受信し、前記エッジ・サンプリング回路から前記第3のサンプルを受信するように接続されたクロック・リカバリ回路であって、前記第1のサンプルおよび第2のサンプルが、前記少なくとも3つの可能な信号レベル間の可能な遷移の所定サブセットの1つである、前記データ信号における遷移を示す場合に、前記第3のサンプルに応じて第1のクロック信号の位相を調整するように構成されたクロック・リカバリ回路と、を含むクロック・データ・リカバリ回路。 - 前記第1および第2のサンプルのそれぞれが少なくとも2つの2進ビットを含むとともに、少なくとも4つの可能な信号レベルのそれぞれに対応する請求項110記載のクロック・データ・リカバリ回路。
- 前記データ・サンプリング回路が、
前記データ信号を第1の閾値レベルと比較するとともに、前記データ信号が前記第1の閾値レベルを越えるかどうかによって第1の状態か第2の状態のいずれかの少なくとも2つの2進ビットの第1のビットを生成する第1の比較回路と、
前記データ信号を第2の閾値レベルと比較するとともに、前記データ信号が前記第2の閾値レベルを越えるかどうかによって前記第1の状態か第2の状態のいずれかの少なくとも2つの2進ビットの第2のビットを生成する第2の比較回路と、を含む請求項111記載のクロック・データ・リカバリ回路。 - 前記データ信号中に存在する符号間干渉のレベルを決定するとともに前記符号間干渉のレベルに応じて前記第1および第2の閾値レベルを生成する閾値生成回路をさらに含む請求項112記載のクロック・データ・リカバリ回路。
- 前記少なくとも2つの2進ビットが最上位ビットと最下位ビットとを含む請求項111記載のクロック・データ・リカバリ回路。
- 前記データ・サンプリング回路が、
前記データ信号と第1の閾値レベルとを比較するとともに、前記データ信号が第1の閾値レベルを越えるかどうかによって第1の状態か第2の状態のいずれかの最上位ビットを生成する第1の比較回路と、
前記データ信号と第2の閾値レベルとを比較して、第1の中間結果を生成する第2の比較回路と、
前記データ信号と第3の閾値レベルとを比較して、第2の中間結果を生成する第3の比較回路と、
前記第2および第3の比較回路に接続されるとともに、前記第1および第2の中間結果に応じて前記第1の状態か第2の状態のいずれかの最下位ビットを生成するように構成された論理回路と、を含む請求項114記載のクロック・データ・リカバリ回路。 - 前記論理回路は、前記第1の中間結果が前記第2の中間結果と一致する場合は前記第1の状態において、前記第1の中間結果が前記第2の中間結果と一致しない場合は前記第2の状態において、最下位ビットを生成するように構成された請求項115記載のクロック・データ・リカバリ回路。
- 前記論理回路が排他的ORゲートである請求項115記載のクロック・データ・リカバリ回路。
- 前記第1の閾値レベルが前記第2および第3の閾値レベル間の実質的に中央に置かれた請求項115記載のクロック・データ・リカバリ回路。
- 第1の時刻に前記データ信号の第1のサンプルを生成し、第2の時刻に前記データ信号の第2のサンプルを生成する工程であって、前記第1および第2のサンプルのそれぞれが前記データ信号の少なくとも3つの可能な信号レベルのそれぞれに対応する、工程と、
前記第1の時刻と第2の時刻の中間の時刻に前記データ信号の第3のサンプルを生成する工程と、
前記第1のサンプルおよび第2のサンプルが少なくとも3つの可能な信号レベル間の可能な遷移の所定サブセットのうちの1つである、前記データ信号における遷移を示す場合、前記第3のサンプルに応じて第1のクロック信号の位相を調整する工程と、を含むデータ信号からクロック信号を回復する方法。 - 前記データ信号の前記第1および第2のサンプルのそれぞれが少なくとも2つの2進ビットを含むとともに、少なくとも4つの可能な信号レベルのそれぞれに対応する請求項119記載の方法。
- 前記第1のサンプル値を生成する工程が、前記データ信号と第1の閾値レベルとを比較して前記2進ビットの第1のビットを生成する工程と、前記データ信号と第2の閾値レベルとを比較して前記2進ビットの第2のビットを生成する工程と、を含む請求項120記載の方法。
- 前記データ信号内に存在する符号間干渉のレベルに応じて前記第1および第2の閾値レベルを生成する工程をさらに含む請求項121記載の方法。
- 前記少なくとも2つの2進ビットが最上位ビットおよび最下位ビットを含む請求項120記載の方法。
- 前記第1のサンプル値を生成する工程が、
前記データ信号と第1の閾値レベルとを比較し前記最上位ビットの状態を決定する工程と、
前記第2および第3の閾値レベルにより前記データ信号を決定し、前記最下位ビットの状態を決定する工程と、を含む請求項123記載の方法。 - 前記第1の閾値レベルが前記第2および第3の閾値レベル間の実質的に中央に置かれた請求項124記載の方法。
- 前記第1および第2のサンプルが、前記少なくとも3つの可能な信号レベル間の可能な遷移の所定サブセットの1つである、前記データ信号における遷移を示すかどうかを決定する工程をさらに含む請求項119記載の方法。
- 前記少なくとも3つの可能な信号レベル間の可能な遷移のうちの前記所定サブセットが、理想的には前記第1および第2の時刻間の実質的に中央に置かれた時刻に第1の閾値レベルを横切る遷移を含む請求項126記載の方法。
- 前記少なくとも3つの可能な信号レベル間の可能な遷移のうちの前記所定サブセットが、理想的には前記第1と第2の時刻間の実質的に中央に置かれた時刻に第2の閾値レベルを横切る遷移を含む請求項127記載の方法。
- 前記少なくとも3つの可能な信号レベル間の可能な遷移のうちの前記所定サブセットが、理想的には前記第1と第2の時刻間の実質的に中央に置かれた時刻に第3の閾値レベルを横切る遷移を含む請求項128記載の方法。
- 前記第1の閾値レベルが前記第2および第3の閾値レベル間の実質的に中央に置かれた請求項129記載の方法。
- 前記第1のデータ・サンプルが第1および第2の2進ビットを含み、そして前記第1のデータ・サンプルを生成する工程が、前記データ信号と前記第1の閾値レベルとを比較して前記第1の2進ビットを生成する工程と、前記データ信号を前記第2の閾値レベルおよび前記第3の閾値レベルと比較して前記第2の2進ビットを生成する工程と、を含む請求項130記載の方法。
- 前記少なくとも3つの可能な信号レベル間の可能な遷移の所定サブセットがコンフィギュレーション値によって示される請求項119記載の方法。
- コンフィギュレーション回路内に前記コンフィギュレーション値を格納する工程をさらに含む請求項132記載の方法。
- 前記第1の時刻に前記データ信号の前記第1のサンプルを生成する工程が、第2のクロック信号の第1の遷移に応答して前記データ信号の前記第1のサンプルを生成する工程を含む請求項119記載の方法。
- 前記第2の時刻に前記データ信号の前記第2のサンプルを生成する工程が、前記第2のクロック信号の第2の遷移に応答して前記データ信号の前記第2のサンプルを生成する工程を含む請求項134記載の方法。
- 前記第2のクロック信号の前記第1の遷移は立ち上がりエッジの遷移であり、前記第2のクロック信号の前記第2の遷移は立下り遷移である請求項135記載の方法。
- 前記第2の時刻に前記データ信号の前記第2のサンプルを生成する工程が、前記第2のクロック信号に対して前記第2のクロック信号の周期の一部だけ位相シフトされた第3のクロック信号の遷移に応答して前記データ信号の前記第2のサンプルを生成する工程を含む請求項134記載の方法。
- 前記第2の時刻に前記データ信号の前記第2のサンプルを生成する工程が、前記第2のクロック信号の補数である第3のクロック信号における遷移に応答して前記データ信号の前記第2のサンプルを生成する工程を含む請求項134記載の方法。
- 前記中間の時刻に前記第3のサンプルを生成する工程は、第1のクロック信号の遷移に応答して前記第3のサンプルを生成する工程であって前記第1のクロック周期が前記第2のクロック信号の周期の一部だけ前記第2のクロック周期から位相オフセットされた工程を含む請求項134記載の方法。
- 前記第1のクロック信号の位相を調整する工程は、前記第3のサンプルが第1の状態にあるか第2の状態にあるかによって前記第1のクロック信号の位相を進めるか遅らせる工程を含む請求項139記載の方法。
- 前記第1のクロック信号の位相を調整する工程は、前記第3のクロック信号内の遷移が前記データ信号内の遷移を遅らせるか進めるかを前記第3のサンプルが示すかどうかによって前記第1のクロック信号の位相を進めるか遅らせる工程を含む請求項139記載の方法。
- 連続送信期間中に、電気信号導体上にデータ信号を形成するデータ値系列を前記電気信号導体上に出力する工程と、
データ受信期間の各シーケンス中に、前記電気信号導体の信号レベルが第1の閾値レベルを越えるかどうかによって第1の状態か第2の状態のいずれかを有する第1のデータ・サンプルと、前記信号レベルが第2の閾値レベルを越えるかどうかによって第1の状態か第2の状態のいずれかを有する第2のデータ・サンプルとを、生成する工程と、
前記データ受信期間の第1番目より後の各データ受信期間に、前の受信期間に選択された少なくとも1つの受信データ値の状態に応じて、受信データ値となる前記第1のデータ・サンプル及び第2のデータ・サンプルのいずれかを選択する工程と、を含む信号システム内の演算方法。 - 前記受信データ値となるべき前記第1のデータ・サンプルか前記第2のデータ・サンプルのいずれかを選択する工程が、前記受信期間の直前の1期間に選択された受信データ値の状態に応じて、前記受信データ値となるべき前記第1のデータ・サンプルか第2のデータ・サンプルのいずれかを選択する工程を含む請求項142記載の方法。
- 前記少なくとも1つの受信データ値の状態に応じて、前記受信データ値となるべき前記第1のデータ・サンプル及び第2のデータ・サンプルのいずれかを選択する工程が、前記データ受信期間の1つの期間に、前記受信期間の1つの期間に先行するN個(Nは1以上の整数)のそれぞれの受信期間に選択されたN個の受信データ値の状態に応じて、前記受信データ値となるべき前記第1のデータ・サンプル及び第2のデータ・サンプルのいずれかを選択する工程を含む、請求項142記載の方法。
- 前記データ値系列を出力する工程が、前記送信期間の1期間に先立つNより多い送信期間にわたって送信されたデータ値から生じる符号間干渉を減少するように、前記送信期間の各1期間中に前記電気信号導体上へ等化信号を出力する工程を含む請求項144記載の方法。
- 等化信号を電気信号導体上へ出力する工程が、前記送信期間の1期間に先立つNより多い送信期間にわたって送信されたデータ値の少なくとも1つに応じて等化信号を生成する工程を含む請求項144記載の方法。
- 前記等化信号を生成する工程が、前記出力ドライバの信号駆動力を制御する重み値に従って出力ドライバにおける前記等化信号を生成する工程をさらに含む請求項146記載の方法。
- 第1および第2の抵抗素子を介してそれぞれ基準電圧に接続された第1および第2の出力線と、
前記第1および第2の出力線に接続されるとともに、入力信号および相補入力信号のそれぞれの信号レベルに従い前記第1および第2の抵抗素子を介して第1および第2の電流を引き出すように構成された第1の差動アンプと、
前記第1および第2の出力線に接続されるとともに、入力信号および相補入力信号のそれぞれの信号レベルに従い前記第1および第2の抵抗素子を介して第3および第4の電流を引き出すように構成された第2の差動アンプと、
前記第1および第2の出力線に接続されるとともに、前記第1、第2、第3、第4の電流により前記第1および第2の出力線に生成されたそれぞれの電圧レベルに応じて第1の状態か第2の状態のいずれかを有するサンプルデータ値を格納するように構成されたサンプリング回路と、を含む信号受信回路。 - 前記第1の差動アンプは、前記入力信号および相補入力信号を受信するように接続されたそれぞれのコントロール端子を有する第1および第2のトランジスタを含む請求項148記載の信号受信回路。
- 前記第1および第2のトランジスタが、前記第1および第2の出力線に接続されたそれぞれの出力端子と、相互に接続されたそれぞれの基準端子と、を有する請求項149記載の信号受信回路。
- 前記第1および第2のトランジスタの前記基準端子に接続された第1の電流源を含む請求項150記載の信号受信回路。
- 前記第1の出力線上に生成された前記電圧レベルが、前記第1の電流および第3の電流に起因する前記第1の抵抗素子の両端の電圧降下により確立され、前記第2の出力線上に生成された電圧レベルが、前記第2の電流および第4の電流に起因する前記第2の抵抗素子の両端の電圧降下により確立される請求項148記載の信号受信回路。
- 前記第1の差動アンプは、前記入力信号の信号レベルに応じて前記第1の電流を引き出す第1のトランジスタと、前記相補入力信号の信号レベルに応じて前記第2の電流を引き出す第2のトランジスタとを含み、前記入力信号と相補入力信号の信号レベルが等しい場合に前記第1の電流が前記第2の電流より大きくなるように前記第1のトランジスタの利得が前記第2のトランジスタの利得より大きい、請求項148記載の信号受信回路。
- より大きな利得を実現するように前記第1のトランジスタの幅が前記第2のトランジスタより広い請求項153記載の信号受信回路。
- 前記第2の差動アンプは、前記入力信号の信号レベルに応じて前記第3の電流を引き出す第3のトランジスタと、前記相補入力信号の信号レベルに応じて前記第4の電流を引き出す第4のトランジスタとを含み、そして前記入力信号と相補入力信号の信号レベルが等しい場合に前記第4の電流が前記第3の電流より大きくなるように、前記第4のトランジスタの利得が前記第3のトランジスタの利得より大きい、請求項153記載の信号受信回路。
- 前記第4のトランジスタの利得が前記第1のトランジスタの利得と実質的に同じであり、前記第2のトランジスタの利得が前記第3のトランジスタの利得と実質的に同じである請求項155記載の信号受信回路。
- 前記第1の差動アンプに接続された第1の調整可能な電流源と、前記第2の差動アンプに接続された第2の調整可能な電流源とを含む請求項148記載の信号受信回路。
- 前記第1の調整可能な電流源は第1の制御値に従って第1のバイアス電流を引き出すように構成され、前記第1の差動アンプによって引き出された前記第1および第2の電流の和が前記第1のバイアス電流と実質的に等しい請求項157記載の信号受信回路。
- 前記第2の調整可能な電流源は第2の制御値に従って第2のバイアス電流を引き出すように構成され、前記第2の差動アンプによって引き出された前記第3および第4の電流の和が前記第2のバイアス電流と実質的に等しい請求項158記載の信号受信回路。
- 前記第1の調整可能な電流源は前記第1の差動アンプと基準電圧間に並列に接続された複数個のバイアス・トランジスタを含み、前記バイアス・トランジスタのそれぞれが、制御値のそれぞれのビットを受信するように接続されたコントロール端子を有する請求項157記載の信号受信回路。
- 前記制御値のそれぞれのビットが第1の状態である場合にはそれぞれのバイアス電流を導通させ、前記制御値のそれぞれのビットが第2の状態である場合には実質的に非導通状態へ切り替えるように、前記バイアス・トランジスタのそれぞれが構成された請求項160記載の信号受信回路。
- 前記バイアス・トランジスタの少なくとも1つが前記バイアス・トランジスタの他方のものとは異なる利得を有する請求項160記載の信号受信回路。
- 前記第1および第2の抵抗素子の少なくとも1つがトランジスタを含む請求項148記載の信号受信回路。
- 入力信号および相補入力信号の信号レベルに従って第1の差動アンプ内に第1および第2の電流をそれぞれ生成する工程であって、前記第1の電流が供給電圧と第1の出力線間に接続された第1の抵抗素子を流れ、前記第2の電流が供給電圧と第2の出力線間に接続された第2の抵抗素子を流れる、工程と、
前記入力信号および相補入力信号の信号レベルに従って第2の差動アンプ内に第3および第4の電流をそれぞれ生成する工程であって、前記第3の電流が前記第1の抵抗素子を流れ、前記第4の電流が前記第2の抵抗素子を流れる、工程と、
前記第1、第2、第3、第4の電流により前記第1および第2の出力線に生成されたそれぞれの電圧レベルに応じて第1の状態か第2の状態のいずれかを有するサンプルデータ値を格納する工程と、を含む集積回路装置内の演算方法。 - 前記第1および第2の出力線上に生成された前記それぞれの電圧レベルが、前記第1の抵抗素子の両端の電圧降下により前記第1の出力線上に生成された第1の電圧レベルを含む請求項164記載の方法。
- 前記第1の抵抗素子の両端の前記電圧降下が、前記第1の抵抗素子を流れる前記第1および第2の電流により生成された請求項165記載の方法。
- 前記第1の差動アンプ内に前記第1および第2の電流を生成する工程は、前記入力信号および相補信号が等しい場合に前記第1の電流および第2の電流に対して、等しくない電流レベルを生成する工程を含む請求項164記載の方法。
- 前記第2の差動アンプ内に前記第3および第4の電流を生成する工程は、前記入力信号および相補信号が等しい場合に前記第3の電流および第4の電流に対して、等しくない電流レベルを生成する工程を含む請求項167記載の方法。
- 前記入力信号と相補信号が等しい場合は前記第1の電流および第4の電流が実質的に等しく、前記入力信号と相補信号が等しい場合は前記第2の電流および第3の電流が実質的に等しい、請求項168記載の方法。
- 前記入力信号と相補信号が等しい場合、前記第1の電流が前記第2の電流より大きい、請求項169記載の方法。
- 第1の制御値に応答して第1のバイアス電流を生成する工程と、第2の制御値に応答して第2のバイアス電流を生成する工程とをさらに含み、前記第1および第2の電流の合計が前記第1のバイアス電流により決定される全電流となり、前記第3および第4の電流の合計が前記第2のバイアス電流によって決定される全電流となる、請求項164記載の方法。
- 入力データ信号の第1のサンプル、第2のサンプル、第3のサンプルを生成するように構成された比較回路であって、前記第1のサンプルは、前記入力データ信号が第1の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかを有し、前記第2のサンプルは、前記入力データ信号が第2の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかを有し、前記第3のサンプルは、前記入力データ信号が第3の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかを有する、比較回路と、
前記第1のサンプルの状態に少なくとも一部は基づいて最上位ビットを有し、前記第2のサンプルおよび第3のサンプルの状態に少なくとも一部は基づいて最下位ビットを有する受信データ値を供給する第1のモードで動作するように構成されるとともに、前に受信されたデータ値に少なくとも一部は基づいて受信データ値を供給する第2のモードで動作するように構成された判断回路と、を含む多重モード受信回路。 - 前記判断回路が、二者択一で前記第1のサンプルの状態に少なくとも一部は基づいて受信データ値を供給する前記第1のモードで動作するように構成された請求項172記載の多重モード受信回路。
- 前記第2のサンプルおよび第3のサンプルが同じ状態か異なる状態を有するかによって、前記判断回路が第1の状態あるいは第2の状態かいずれかの状態の前記受信データ値の最下位ビットを供給するように構成された請求項173記載の多重モード受信回路。
- 前記判断回路が、前記第2のサンプルおよび第3のサンプルの排他的ORをとることにより前記受信データ値の最下位ビットを供給する排他的OR論理回路を含む請求項174記載の多重モード受信回路。
- 前記第1の閾値レベル、前記第2の閾値レベル、前記第3の閾値レベルを生成するように構成された閾値生成回路をさらに含む請求項173記載の多重モード受信回路。
- 前記閾値生成回路は、前記入力データ信号の第1および第2の信号レベルを決定するとともに、前記第1および第2の信号レベルに少なくとも一部は基づいて前記第1の閾値レベル、前記第2の閾値レベル、前記第3の閾値レベルを生成する前記第1のモードで動作するように構成された請求項176記載の多重モード受信回路。
- 前記入力データ信号の前記第1および第2の信号レベルが前記入力データ信号の信号振幅を表わし、前記閾値生成回路が前記第1の閾値レベルを前記信号振幅内の実質的に中心に置かれた第1の電圧レベルに確立する前記第1のモードで動作するようにさらに構成された、請求項177記載の多重モード受信回路。
- 前記判断回路が、以前に受信されたデータ値に少なくとも一部は基づいて前記第2のサンプルと第3のサンプルの1つを選択することにより前記受信データ値を供給する前記第2のモードで動作するように構成された請求項172記載の多重モード受信回路。
- 前記入力データ信号において検出された符号間干渉のレベルに少なくとも一部は基づいて前記第2の閾値レベルを第2の電圧レベルに確立する前記第2のモードで動作するように構成された閾値生成回路を含む請求項179記載の多重モード受信回路。
- 前記閾値生成回路が、前記入力データ信号で検出された符号間干渉のレベルに少なくとも一部は基づいて前記第3の閾値レベルを第3の電圧レベルに設定する第2のモードで動作するようにさらに構成された請求項180記載の多重モード受信回路。
- 前記比較回路は、第1のクロック信号の遷移に応答して前記入力データ信号の前記第1のサンプル、第2のサンプル、第3のサンプルを供給するように構成された請求項172記載の多重モード受信回路。
- モード選択値を格納し、前記モード選択値に応答して前記第1のモードあるいは前記第2のモードのいずれかで動作するコンフィギュレーション制御回路をさらに含む請求項172記載の多重モード受信回路。
- 第1のモードにおいて、入力データ信号の第1のサンプル、第2のサンプル、第3のサンプルを生成する工程と、前記第1のサンプルの状態に少なくとも一部は基づいて最上位ビットを有し、前記第2のサンプルおよび前記第3のサンプルの状態に少なくとも一部は基づいて最下位ビットを有する受信データ値を供給する工程とを含み、
第2のモードにおいて、以前に受信されたデータ値に少なくとも一部は基づいて受信データ値を供給する工程を含む、受信回路における演算の多重モード方法であって、
前記第1のサンプルの状態は前記入力データ信号が第1の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかであり、前記第2のサンプルの状態は前記入力データ信号が第2の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかであり、前記第3のサンプルの状態は前記入力データ信号が第3の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかである、方法。 - 前記第1のモードにおいて、前記第1のサンプルの状態に少なくとも一部は基づいて受信データ値を二者択一的に供給する工程をさらに含む請求項184記載の多重モード方法。
- 以前に受信したデータ値に少なくとも一部は基づいて受信データ値を供給する工程が、以前に受信したデータ値に少なくとも一部は基づいて前記第2のサンプルおよび第3のサンプルの1つから受信データ値を選択する工程を含む請求項184記載の多重モード方法。
- 入力データ信号が第1の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかを有する第1のサンプルを供給するように構成された比較回路と、
前記第1のサンプルの状態に少なくとも一部は基づいて受信データ値を供給する第1のモードで動作するように構成されるとともに、以前に受信されたデータ値に少なくとも一部は基づいて受信データ値を供給する第2のモードで動作するように構成された判断回路と、を含む多重モード受信回路。 - 前記比較回路は前記第1のサンプルを供給する前記第1のモードで動作するように構成されるとともに、第2のサンプルおよび第3のサンプルを供給する前記第2のモードで動作するように構成され、前記第2のサンプルは、前記入力データ信号が第2の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかを有し、また前記第3のサンプルは、前記入力データ信号が第3の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかを有し、前記判断回路は、前記第2および第3のサンプルの1つを選択することにより前記受信データ値を供給する第2のモードで動作するように構成された、請求項187記載の多重モード受信回路。
- 第1のサンプリング回路は前記第1の閾値を使用することにより前記第1のサンプルを生成し、前記第3の閾値を使用することにより前記第3のサンプルを生成し、第2のサンプリング回路は前記第2の閾値を使用することにより前記第2のサンプルを生成する請求項188記載の多重モード受信回路。
- 前記判断回路が、前記第1のサンプルの状態に少なくとも一部は基づいて最上位ビットを有し、前記第2のサンプルおよび第3のサンプルの状態に少なくとも一部は基づいて最下位ビットを有する受信データ値を供給する前記第1のモードで二者択一的に動作するように構成された請求項188記載の多重モード受信回路。
- 前記判断回路は、前記第2のサンプルおよび第3のサンプルが同じ状態か異なる状態を有するかによって第1の状態か第2の状態のいずれかの前記受信データ値の最下位ビットを供給するように構成された請求項190記載の多重モード受信回路。
- 前記判断回路が、前記第2のサンプルと第3のサンプルの排他的ORをとることにより前記受信データ値の最下位ビットを供給する排他的OR論理回路を含む請求項191記載の多重モード受信回路。
- 前記第1の閾値レベル、前記第2の閾値レベル、前記第3の閾値レベルを生成するように構成された閾値生成回路をさらに含む請求項190記載の多重モード受信回路。
- 前記閾値生成回路は、前記入力データ信号の第1および第2の信号レベルを決定するとともに前記第1および第2の信号レベルに少なくとも一部は基づいて前記第1の閾値レベル、前記第2の閾値レベル、前記第3の閾値レベルを生成する前記第1のモードで動作するように構成された請求項193記載の多重モード受信回路。
- 前記入力データ信号の前記第1および第2の信号レベルが前記入力データ信号の信号振幅を表わし、前記閾値生成回路が、前記第1の閾値レベルを前記信号振幅内の実質的に中心に置かれた第1の電圧レベルに確立する前記第1のモードで動作するようにさらに構成された、請求項194記載の多重モード受信回路。
- 前記判断回路は、以前に受信されたデータ値に少なくとも一部は基づいて前記第1のサンプルおよび第2のサンプルの1つを選択することにより前記受信データ値を供給する前記第2のモードで動作するように構成された請求項187記載の多重モード受信回路。
- 前記入力データ信号で検出された符号間干渉のレベルに少なくとも一部は基づいて前記第2の閾値レベルを第2の電圧レベルに確立する前記第2のモードで動作するように構成された閾値生成回路をさらに含む請求項196記載の多重モード受信回路。
- 前記閾値生成回路が、前記入力データ信号で検出された符号間干渉のレベルに少なくとも一部は基づいて前記第3の閾値レベルを第3の電圧レベルに確立する前記第2のモードで動作するように構成された請求項197記載の多重モード受信回路。
- 前記比較回路が、第1のクロック信号の遷移に応答して前記入力データ信号の前記第1のサンプル、前記第2のサンプル、前記第3のサンプルを生成するように構成された請求項187記載の多重モード受信回路。
- モード選択値を格納するコンフィギュレーション制御回路をさらに含み、前記モード選択値に応答して前記第1のモードあるいは前記第2のモードのいずれかで動作する請求項187記載の多重モード受信回路。
- 第1のモードにおいて、入力データ信号の第1のサンプル、第2のサンプル、第3のサンプルを生成する工程と、前記第1のサンプルの状態に少なくとも一部は基づいて受信データ値を供給する工程とを含み、
第2のモードにおいて、以前に受信されたデータ値に少なくとも一部は基づいて受信データ値を供給する工程を含む受信回路における演算の多重モード方法であって、
前記第1のサンプルの状態は、前記入力データ信号が第1の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかであり、前記第2のサンプルの状態は、前記入力データ信号が第2の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかであり、前記第3のサンプルの状態は、前記入力データ信号が第3の閾値レベルを越えるかどうかに少なくとも一部は基づいて第1の状態か第2の状態のいずれかである、方法。 - 前記第1のモードにおいて、前記第1のサンプルの状態に少なくとも一部は基づいて最上位ビットを有し、前記第2のサンプルおよび第3のサンプルの状態に少なくとも一部は基づいて最下位ビットを有する受信データ値を二者択一的に生成する工程をさらに含む請求項201記載の多重モード方法。
- 以前に受信されたデータ値に少なくとも一部は基づいて受信データ値を生成する工程が、以前に受信したデータ値に少なくとも一部は基づいて前記第2のサンプルおよび第3のサンプルの1つからの受信データ値を生成する工程を含む請求項201記載の多重モード方法。
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