TW201445321A - 自動判斷取樣頻率的方法及其裝置 - Google Patents

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Abstract

本發明提供一種自動判斷取樣頻率的方法，用於判斷單線傳輸介面之輸入訊號的取樣頻率，輸入訊號中的每一訊框(frame)包括表頭(preamble)與複數個位元的二進位資料。接收端利用其內部的取樣時脈計算輸入訊號中的表頭與複數個位元的週期寬度。依據對不同週期寬度的關係判斷輸入訊號的取樣頻率範圍。

Description

自動判斷取樣頻率的方法及其裝置
本發明有關於數位訊號傳輸，特別是有關於單線傳輸介面的判斷取樣頻率的方法及其裝置。
單線傳輸介面可用於傳輸數位訊號，例如：索尼/飛利浦數位介面(Sony/Philips Digital Interface Format，簡稱S/PDIF)，囊括於IEC 60958標準，是一種單線傳輸介面，在此單線傳輸介面上的訊號包含了資料和時脈的訊息。因為是單線的設計，意味著提供資料端(例如：S/PDIF的輸出端)也控制了時脈的速度。接收端(例如：S/PDIF的接收端)為了要正確且無誤的接收所有訊息，一般會用更高頻率的時脈來擷取資料或者是加入時脈資料復原電路(Clock Data Recovery，簡稱CDR)的類比模組去還原時脈和資料的關係以確保能正確無誤的接收資料。
請參照圖1，圖1是傳統的時脈資料復原電路之電路方塊圖。當利用純類比的方式來擷取輸入訊號IN的資料時，可以利用時脈資料復原電路10去還原時脈訊號CLK”(還原時脈訊號)和資料訊號DATA”(還原資料訊號)，數位電路部份只需依據還原的時脈來擷取還原的資料，就可以無誤的接收資料。然而，為了擷取支援範圍更大的取樣頻率資料，對類比電路來說又是另一項挑戰。為了要能正確的鎖住頻率，可能就要花費更多演算法的設計成本或運算時間成本。
本發明實施例提供一種自動判斷取樣頻率的方法及其裝置， 以加速判斷單線傳輸介面之輸入訊號的取樣頻率。
本發明實施例提供一種自動判斷取樣頻率的方法，用於判斷單線傳輸介面之輸入訊號的取樣頻率，輸入訊號中的每一訊框(frame)包括表頭(preamble)與複數個位元的二進位資料，所述方法包括以下步驟。利用時脈資料復原電路內部的相位鎖相迴路(Phase Locked Loop，PLL)產生的取樣時脈計算輸入訊號中的表頭與複數個位元的週期寬度。依據對不同週期寬度的關係判斷輸入訊號的取樣頻率範圍。取樣頻率範圍的決定意指時脈資料復原電路鎖頻的範圍也縮小，進而減少鎖頻時間。
本發明實施例提供一種判斷取樣時脈的裝置，用於判斷一單線傳輸介面之一輸入訊號的取樣頻率。判斷取樣頻率的裝置包括時脈資料復原電路與取樣時脈判斷電路。時脈資料復原電路依據輸入訊號而還原時脈訊號，時脈資料復原電路內部的相位鎖相迴路(PLL)產生一取樣時脈。時脈資料復原電路依據輸入訊號變化進行取樣，並同步產生還原時脈訊號，最後依據還原時脈訊號擷取對應輸入訊號產生還原資料訊號。取樣時脈判斷電路利用還原時脈訊號做為取樣時脈來計算還原資料訊號中的表頭與複數個位元的週期寬度。然後，判斷在複數個週期寬度中是否存在第一預定週期寬度，其中第一預定週期寬度對應於表頭。然後，判斷在複數個週期寬度中是否存在第二預定週期寬度或第三預定週期寬度，其中第二預定週期寬度對應二進位資料”1”，第三預定週期寬度對應於二進位資料”0”。接著，依據對複數個週期寬度的判斷結果決定是否要提升、降低或維持取樣時脈的頻率。
綜上所述，本發明實施例所提供的自動判斷取樣頻率的方法及其裝置在不使用微控制器(Micro-Controller Unit，MCU)的同時，可加速判斷單線傳輸介面之輸入訊號的取樣頻率。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說 明本發明，而非對本發明的權利範圍作任何的限制。
10、31、41‧‧‧時脈資料復原電路
IN‧‧‧輸入訊號
DATA‧‧‧資料訊號
CLK‧‧‧時脈訊號
CLK’‧‧‧取樣時脈
CLK”‧‧‧還原時脈訊號
DATA”‧‧‧還原資料訊號
2‧‧‧邏輯判斷單元
21、22、23‧‧‧及邏輯
24‧‧‧或邏輯
D1‧‧‧二進位資料”1”判斷訊號
D2‧‧‧二進位資料”0”判斷訊號
D3‧‧‧表頭判斷訊號
RS‧‧‧判斷結果訊號
S101、S103、S105、S107、S201、S203、S204、S205、S207、S208‧‧‧步驟流程
3、4‧‧‧判斷取樣頻率的裝置
32、33、43‧‧‧取樣時脈判斷電路
F/S‧‧‧時脈控制訊號
FR‧‧‧頻率範圍控制訊號
圖1是傳統的時脈資料復原電路之電路方塊圖。
圖2是本發明實施例之輸入訊號以雙相符號編碼(Biphase Mark Code)的示意圖。
圖3是本發明實施例之自動判斷取樣頻率的方法的流程圖。
圖4是本發明實施例之邏輯判斷單元的電路圖。
圖5是本發明另一實施例之自動判斷取樣頻率的方法的流程圖。
圖6是本發明另一實施例之判斷取樣頻率的裝置的電路方塊圖。
圖7是本發明另一實施例之判斷取樣頻率的裝置的電路方塊圖。
〔自動判斷取樣頻率的方法及其裝置的實施例〕
本發明實施例是利用數位邏輯方式來偵測單線傳輸介面上的輸入訊號的頻率範圍，類比電路則可依據這個已被偵測到的頻率範圍更進一步做細部的鎖頻和鎖相位的動作，如此，就可減少類比電路的負擔。在本實施例中，以雙相符號編碼(Biphase Mark Code，簡稱BMC)的輸入訊號來做為例子來幫助說明，但本發明並不限定單線傳輸介面上的輸入訊號的編碼方式。例如：已知的索尼/飛利浦數位介面即是利用雙向符號編碼的方式對所要傳輸的資料進行編碼。
請參照圖2，圖2是本發明實施例之輸入訊號以雙相符號編碼的示意圖。輸入訊號IN的每一個訊框(frame)包括表頭(preamble，或稱為header)、資料(information)與狀態(Status)，一共三個部分。以索尼/飛利浦數位介面為例，經過編碼後的資料頻率可以有192/176.4 kHz、96/88.2 kHz、48/44.1 kHz...等範圍。表頭具有三個週期寬度(相對於時脈訊號CLK)，亦即表頭具有三個時脈訊號CLK的週期寬度。透過分析所讀到的表頭的週期寬度，可以有效地提供類比的時脈資料復原電路一個適當的頻率區間或 提供改變取樣頻率的方向(提升頻率或降低頻率)，藉此減少時脈資料復原電路鎖住頻率所需花費的時間。
更進一步，依據雙相符號編碼的方式，資料訊號DATA中的二進位資料”1”的週期寬度是一個週期寬度(相對於時脈訊號CLK)，資料訊號DATA中的二進位資料”0”的週期寬度是兩個週期寬度(相對於時脈訊號CLK)。
鎖定適當的頻率區間的部分，請參照下面的表一，當以一個內部的相位鎖相迴路起始的取樣時脈CLK’去擷取原始輸入資料(即輸入訊號IN)，假設取樣時脈CLK’恰好等於支援最快的訊號頻率(192kHz*128倍的取樣頻率=24.576MHz)，理論上我們應該只能擷取到1/2/3個週期的資料，分別對應於二進位資料”1”、二進位資料”0”和表頭，當被取樣的訊號是最快的訊號頻率，例如：192/176.4 kHz時。若輸入訊號的訊號頻率較低，就有可能擷取到2/4/6個週期寬度的資料，若輸入源的訊號頻率又更低，就可能擷取到4/8/12個週期寬度的資料，或者擷取到6/12/18個週期寬度的資料。
改變取樣頻率方向的部分，當利用時脈資料復原電路產生的還原時脈訊號CLK”偵測輸入訊號時，若偵測到三個週期寬度， 則還原時脈訊號CLK”的頻率不需要改變。若偵測到四個以上的週期寬度，表示產生的還原時脈訊號CLK”太快，則需要降低(或減慢)還原時脈訊號CLK”的頻率。若未偵測到任何一個三個週期寬度，表示產生的還原時脈訊號CLK”太慢，則還原時脈訊號CLK”的頻率需要被提升(或加速)。
依據上述對於週期寬度的分析，接下來介紹判斷取樣頻率的方法。
〔判斷取樣頻率的方法的實施例〕
請參照圖3，圖3是本發明實施例之判斷取樣頻率的方法的流程圖。首先，在步驟S101中，利用還原取樣時脈(即還原時脈訊號CLK”)計算還原資料訊號中的複數個週期寬度。例如：對於圖2中的以雙相符號編碼的資料訊號DATA做取樣，以得到多個週期寬度。
然後，在步驟S103中，判斷在複數個週期寬度中是否存在第一預定週期寬度，其中第一預定週期寬度對應於表頭。第一預定週期寬度可以例如是表頭所具有的三個週期寬度。若時脈還沒鎖住(亦即尚未獲得正確的時脈)，例如：當偵測到四個週期寬度時，則表示還原時脈訊號CLK”的頻率太快了。若在偵測過程中已經偵測了一個訊框的時間長度之後，還沒偵測到任一個三個週期寬度(表頭的週期寬度)，表示還原時脈訊號CLK”的頻率太慢了。
接著，在步驟S105中，依據對複數個週期寬度的判斷結果決定是否要提升、降低或維持還原取樣時脈(還原時脈訊號CLK”)的頻率。
接著，在步驟S107中，依據更新後的還原取樣時脈(還原時脈訊號CLK”)來對還原的資料訊號DATA做解碼。如此即可正確地得到輸入訊號IN所載有的資料。
〔判斷取樣頻率的方法的另一實施例〕
請同時參照表一與圖4，圖4是本發明實施例之邏輯判斷單元的電路圖。邏輯判斷單元2是將二進位資料”1”判斷訊號D1、二進位資料”0”判斷訊號D2和表頭判斷訊號D3做邏輯判斷。二進位資料”1”判斷訊號D1、二進位資料”0”判斷訊號D2和表頭判斷訊號D3是代表偵測週期寬度是否達到預設的週期寬度，例如：當判斷輸入訊號IN是否具有1/2/3個週期寬度時，若偵測到的週期寬度的確具有1/2/3個週期寬度，則二進位資料”1”判斷訊號D1、二進位資料”0”判斷訊號D2和表頭判斷訊號D3皆表示為邏輯”1”。若僅偵測到具有兩個和三個週期寬度，則二進位資料”0”判斷訊號D2和表頭判斷訊號D3被表示為邏輯”1”。如圖4所示，邏輯判斷單元2包括及邏輯21、22、23和或邏輯24。
及邏輯21接收二進位資料”1”判斷訊號D1和二進位資料”0”判斷訊號D2。及邏輯22接收二進位資料”1”判斷訊號D1和表頭判斷訊號D3。及邏輯23接收二進位資料”0”判斷訊號D2和表頭判斷訊號D3。或邏輯24的輸入端接收及邏輯21、22、23輸出端，或邏輯24產生判斷結果訊號RS。由圖4的邏輯架構可知，當上述判斷訊號(D1、D2、D3)中的任意兩者為邏輯”1”時，判斷結果RS為邏輯”1”，亦即此時所使用的判斷頻率為正確的頻率(例如：32 kHz)或頻率範圍(例如：96/88.2 kHz)。上述的判斷方法可以更近一步利用擷取到的週期寬度來判斷取樣時脈CLK’的頻率是否正確。
請參照圖5，圖5是本發明另一實施例之判斷取樣頻率的方法的流程圖。首先，在步驟S201中，利用時脈資料復原電路內部的相位鎖相迴路起始的取樣時脈CLK’計算輸入訊號IN中的複數個週期寬度。
接著，在步驟S203中，判斷在複數個週期寬度中是否存在第一預定週期寬度、第二預定週期寬度或第三預定週期寬度，其 中第一預定週期寬度對應於表頭，第二預定週期寬度對應二進位資料”1”，第三預定週期寬度對應於二進位資料”0”。第一預定週期寬度、第二預定週期寬度和第三預定週期寬度可以分別是如表一的一個週期寬度、兩個週期寬度和三個週期寬度，在192/176.4 kHz。
步驟S208中，利用圖4的邏輯判斷單元來完成頻率範圍判斷，並(利用頻率範圍控制訊號FR)通知時脈資料復原電路縮小其鎖頻範圍，進而加速時脈資料復原電路收斂時間(詳細的敘述請參照後續實施例與圖6的說明)。
然後，在步驟S204中，判斷在複數個週期寬度中是否存在第一預定週期寬度，其中第一預定週期寬度對應於表頭。接著，在步驟S205中，依據對複數個週期寬度的判斷結果決定是否要提升、降低或維持還原取樣時脈(還原時脈訊號CLK”)的頻率。判斷在複數個週期寬度中是否存在第一預定週期寬度的過程中，當偵測到四個週期寬度時，則表示還原時脈訊號CLK”的頻率太快了。若在偵測過程中已經偵測了一個訊框的時間長度之後，還沒偵測到任一個三個週期寬度，表示還原時脈訊號CLK”的頻率太慢了。接著，在步驟S207中，依據更新後的取樣時脈CLK’來對還原的資料訊號DATA做解碼。
上述的步驟S204與圖3的步驟S103相同，步驟S205與圖3的步驟S105相同，步驟S207與圖3的步驟S107相同。上述的步驟S201與圖3的步驟S101相似，其差異僅在於，在步驟S101、中的取樣時脈是時脈資料復原電路產生的還原時脈訊號CLK”，取樣資料是還原資料訊號DATA”，在步驟S201中的取樣時脈是時脈資料復原電路內部的相位鎖相迴路起始的取樣時脈CLK’，取樣資料是原始輸入訊號IN。
〔判斷取樣頻率的裝置的實施例〕
請同時參照圖5與圖6，圖6是本發明另一實施例之判斷取樣頻率的裝置的電路方塊圖。判斷取樣頻率的裝置3用於判斷單線傳輸介面之輸入訊號IN的取樣頻率，輸入訊號IN中的每一訊框(frame)包括一表頭(preamble)以及複數個位元的二進位資料，所述判斷取樣頻率的裝置3包括時脈資料復原電路31與取樣時脈判斷電路32、33。
時脈資料復原電路31對輸入訊號IN變化進行取樣，並同步產生還原時脈訊號CLK”。時脈資料復原電路31依據還原時脈訊號CLK”將輸入訊號IN還原為時脈訊號CLK”與資料訊號DATA”。取樣時脈判斷電路32利用內部的相位鎖相迴路(PLL)產生一取樣時脈CLK’以計算輸入訊號IN中的表頭的週期寬度，藉此判斷輸入訊號IN的取樣頻率範圍。取樣時脈判斷電路32依據判斷結果產生頻率範圍控制訊號FR，並將頻率範圍控制訊號FR傳送至時脈資料復原電路31。時脈資料復原電路31依據頻率範圍控制訊號FR調整還原時脈訊號CLK”，使還原時脈訊號CLK”為適當的頻率範圍，以利於還原出正確的資料訊號DATA”。
時脈資料復原電路31依據經過取樣時脈判斷電路32調整過後的還原時脈訊號CLK”擷取對應輸入訊號IN以產生還原的資料訊號DATA”與時脈訊號CLK”。取樣時脈判斷電路33利用時脈訊號CLK”做為取樣時脈來求取資料訊號DATA”中的複數個週期寬度，並判斷在複數個週期寬度中是否存在第一預定週期寬度，所述第一預定週期寬度對應於表頭。取樣時脈判斷電路33輸出時脈控制訊號F/S至時脈資料復原電路31。取樣時脈判斷電路33依據對複數個週期寬度的判斷結果決定是否要(利用時脈控制訊號F/S)控制時脈資料復原電路31來提升、降低或維持時脈資料復原電路31所還原的時脈訊號CLK”的頻率。
取樣時脈判斷電路32更可以判斷在所述週期寬度中是否存在第二預定週期寬度或第三預定週期寬度，其中第二預定週期寬度對應 二進位資料”1”，第三預定週期寬度對應於二進位資料”0”。當在所述週期寬度中存在第一預定週期寬度、第二預定週期寬度或第三預定週期寬度的至少其中二者，則取樣時脈判斷電路32維持取樣時脈CLK”的頻率。
當在所述週期寬度中具有至少一週期寬度大於第一預定週期寬度，則取樣時脈判斷電路33降低取樣時脈CLK”的頻率。當在所述週期寬度中不具有任何週期寬度等於第一預定週期寬度，則取樣時脈判斷電路33提升取樣時脈CLK”的頻率。
〔判斷取樣頻率的裝置的另一實施例〕
請同時參照圖3與圖7，圖7是本發明另一實施例之判斷取樣頻率的裝置的電路方塊圖。判斷取樣頻率的裝置4用於判斷單線傳輸介面之輸入訊號IN的取樣頻率，輸入訊號IN中的每一訊框(frame)包括一表頭(preamble)以及複數個位元的二進位資料，所述判斷取樣頻率的裝置4包括取樣時脈判斷電路43與時脈資料復原電路41。相較於圖6所示的判斷取樣頻率的裝置3，判斷取樣頻率的裝置4少了取樣時脈判斷電路32。取樣時脈判斷電路43與圖6的取樣時脈判斷電路33相同。
取樣時脈判斷電路43以利用取樣時脈CLK”求取還原資料DATA”中的複數個週期寬度，並判斷在複數個週期寬度中是否存在第一預定週期寬度，所述第一預定週期寬度對應於表頭。取樣時脈判斷電路43依據對複數個週期寬度的判斷結果決定是否要提升、降低或維持取樣時脈CLK”的頻率。時脈資料復原電路41接收取樣時脈判斷電路所產生的時脈控制訊號F/S，依據時脈控制訊號F/S而還原時脈訊號CLK”，並依據時脈訊號CLK”還原對應該輸入訊號IN的資料訊號DATA”。所述時脈控制訊號F/S是指示時脈資料復原電路41要提升、降低或維持取樣時脈CLK”的頻率。
〔實施例的可能功效〕
根據本發明實施例，上述的自動判斷取樣頻率的方法及其裝置在不需使用微控制器(Micro-Controller Unit，MCU)的同時，可以利用簡單的邏輯判斷方式來加速判斷單線傳輸介面之輸入訊號的取樣頻率。另外，利用簡單的邏輯判斷方式來實現的取樣時脈判斷電路也可以減輕時脈資料復原電路對於鎖定輸入訊號的正確時脈頻率的運算負擔。
以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。
S101、S103、S105、S107‧‧‧步驟流程

Claims (8)

  1. 一種自動判斷取樣頻率的方法，用於判斷一單線傳輸介面之一輸入訊號的取樣頻率，該輸入訊號中的每一訊框(frame)包括一表頭(preamble)以及複數個位元的二進位資料，該方法包括：利用一還原時脈訊號計算一還原資料訊號中的複數個週期寬度，其中該還原資料訊號是利用該還原時脈訊號作為一取樣時脈以對該輸入訊號做取樣而得到；判斷在該些週期寬度中是否存在一第一預定週期寬度，其中該第一預定週期寬度對應於該表頭；判斷在該些週期寬度中是否存在一第二預定週期寬度或一第三預定週期寬度，其中該第二預定週期寬度對應二進位資料”1”，該第三預定週期寬度對應於二進位資料”0”；以及依據對該些週期寬度的判斷結果決定是否要提升、降低或維持該取樣時脈的頻率。
  2. 如申請專利範圍第1項所述之自動判斷取樣頻率的方法，其中該輸入訊號以雙相符號編碼(Biphase Mark Code)。
  3. 如申請專利範圍第1項所述之自動判斷取樣頻率的方法，其中該單線傳輸介面是索尼/飛利浦數位介面(Sony/Philips Digital Interface Format，S/PDIF)。
  4. 如申請專利範圍第1項所述之自動判斷取樣頻率的方法，其中依據對該些週期寬度的判斷結果決定是否要提升、降低或維持該取樣時脈的頻率的步驟更包括：當在該些週期寬度中存在該第一預定週期寬度、該第二預定週期寬度或該第三預定週期寬度的至少其中二者，則維持該取樣時脈的頻率；當在該些週期寬度中具有至少一週期寬度大於該第一預定週期寬度，則降低該取樣時脈的頻率；當在該些週期寬度中不具有任何週期寬度等於該第一預定週 期寬度，則提升該取樣時脈的頻率。
  5. 一種判斷取樣頻率的裝置，用於判斷一單線傳輸介面之一輸入訊號的取樣頻率，該判斷取樣頻率的裝置包括：一時脈資料復原電路，依據該時脈資料復原電路內部的一相位鎖相迴路(PLL)產生一取樣時脈，並對該輸入訊號進行取樣，並產生一還原時脈訊號，並依據該還原時脈訊號擷取該輸入訊號而產生一還原資料訊號；以及一取樣時脈判斷電路，利用該還原時脈訊號做為一取樣時脈來計算該還原資料訊號中的一表頭與複數個位元的週期寬度，並判斷在該些週期寬度中是否存在一第一預定週期寬度，其中該第一預定週期寬度對應於該表頭，並判斷在該些週期寬度中是否存在一第二預定週期寬度或一第三預定週期寬度，其中該第二預定週期寬度對應二進位資料”1”，該第三預定週期寬度對應於二進位資料”0”；其中，該取樣時脈判斷電路依據對該些週期寬度的判斷結果決定是否要控制該時脈資料復原電路來提升、降低或維持該時脈資料復原電路所還原的該時脈訊號的頻率。
  6. 如申請專利範圍第5項所述之判斷取樣頻率的裝置，其中當在該些週期寬度中存在該第一預定週期寬度、該第二預定週期寬度或該第三預定週期寬度的至少其中二者，則該取樣時脈判斷電路維持該取樣時脈的頻率；當在該些週期寬度中具有至少一週期寬度大於該第一預定週期寬度，則該取樣時脈判斷電路降低該取樣時脈的頻率；當在該些週期寬度中不具有任何週期寬度等於該第一預定週期寬度，則該取樣時脈判斷電路提升該取樣時脈的頻率。
  7. 如申請專利範圍第5項所述之判斷取樣頻率的裝置，其中該輸入訊號以雙相符號編碼(Biphase Mark Code)。
  8. 如申請專利範圍第5項所述之判斷取樣頻率的裝置，其中該單 線傳輸介面是索尼/飛利浦數位介面(Sony/Philips Digital Interface Format，S/PDIF)。
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