CN107797606A - 具有时脉检测与选择功能的集成电路、方法及储存装置 - Google Patents

Abstract

本发明提出一种具有时脉检测与选择功能的集成电路、方法及储存装置，该集成电路用于一储存装置中，并且包含：一内嵌振荡器、一检测电路以及一选择电路。该内嵌振荡器用以产生一内嵌时脉信号。该检测电路耦接于该内嵌振荡器，并且用以根据一时脉信号通道上的一信号以及该内嵌时脉信号，进行取样与计数操作，从而检测由一主机所提供的一参考时脉信号存在与否。该选择电路耦接于该内嵌振荡器以及该检测电路，用以根据该参考时脉信号存在与否，自该时脉信号通道上的该信号与该内嵌时脉信号中选择一者作为一输出时脉信号，从而提供该输出时脉信号给该储存装置。

Description

具有时脉检测与选择功能的集成电路、方法及储存装置

技术领域

本发明关于数字数据通信系统，尤指一种具有时脉检测与选择功能的集成电路，与其中的方法以及相关储存装置。

背景技术

在高速数据通信系统中，主机(host)与装置(device)之间需要相当准确的参考时脉信号来进行同步。在通信开始时，主机端可能会通过一个协调程序，以指出数据被传送的一个或多个频率，以及装置端需要运作的一个或多个频率。因此，在传输过程中，主机将提供一个具有指定频率的参考时脉信号给装置。在某些设计中，主机可能不会提供参考时脉信号给装置。另外，在某些设计中，协调程序可能需要通过未被该通信标准所明确定义的额外机制来进行。如此一来，装置可能会无法辨识参考时脉信号的频率，或者是装置无法从这个额外机制中获取信息，以至于无法判断本身应当运作的频率。以上的情况都可能会造成通信品质的下降，甚至是通信失败。

发明内容

本发明的一目的在于提供具备时脉检测与选择功能的集成电路、其中的方法以及相关储存装置，从而应用在主机-装置(host-device)系统。本发明的集成电路与方法可以检测参考时脉信号存在与否，如此可让装置适当且快速地切换自身的运作频率，或是切换运作模式，从而因应主机的运作模式切换。再者，本发明的集成电路与方法毋需主机所额外提供的信息，便可自动地判断参考时脉信号的频率。当判断出参考时脉信号后，装置便可以快速地完成与主机之间的同步。

本发明的一实施例提供一种具有时脉检测与选择功能的集成电路，该集成电路用于一储存装置中，并且包含：一内嵌振荡器、一检测电路以及一选择电路。该内嵌振荡器用以产生一内嵌时脉信号。该检测电路耦接于该内嵌振荡器，并且用以根据一时脉信号通道上的一信号以及该内嵌时脉信号，进行取样与计数操作，从而检测由一主机所提供的一参考时脉信号存在与否。该检测电路包含：一取样与计数电路与一时脉判断电路。该取样与计数电路用以根据该时脉信号通道上的该信号以及该内嵌时脉信号进行一取样操作，据此增量一计数值。该时脉判断电路耦接于该取样与计数电路，并且用以根据该计数值，判断该参考时脉信号存在与否，以及该参考时脉信号的频率。该选择电路耦接于该内嵌振荡器以及该检测电路，用以根据该参考时脉信号存在与否，以自该时脉信号通道上的该信号与该内嵌时脉信号中选择一者作为一输出时脉信号，从而提供该输出时脉信号给该储存装置。

本发明的一实施例提供一种用于一储存装置中进行时脉检测与选择的方法，该方法包含：产生一内嵌时脉信号；根据一时脉信号通道上的一信号以及该内嵌时脉信号，进行取样与计数操作，从而检测由一主机所提供的一参考时脉信号存在与否；以及根据该参考时脉信号存在与否，自该时脉信号通道上的该信号与该内嵌时脉信号中选择一者作为一输出时脉信号，并提供该输出时脉信号给该储存装置。再者，检测该参考时脉信号存在与否的步骤包含：根据该时脉信号通道上的该信号以及该内嵌时脉信号进行取样，据此增量一计数值；判断该参考时脉信号存在与否；以及当该参考时脉信号存在时，根据该计数值判断该参考时脉信号的频率。

本发明的一实施例提供一种储存装置，该储存装置包含：一储存电路、一装置控制器以及一装置实体层电路。该储存电路用以储存数据。该装置控制器耦接于该储存电路，并用以控制该储存电路储存数据。该装置实体层电路耦接于该装置控制器，用以接收该数据，并且提供该数据给该装置控制器。该装置实体层电路包含一集成电路，其耦接于该装置控制器。该装置实体层电路包含：一内嵌振荡器、一检测电路以及一选择电路。该内嵌振荡器用以产生一内嵌时脉信号。该检测电路耦接于该内嵌振荡器，并用以根据一时脉信号通道上的一信号以及该内嵌时脉信号，进行取样与计数操作，从而检测由一主机所提供的一参考时脉信号存在与否。该选择电路耦接于该内嵌振荡器以及该检测电路，并用以根据该参考时脉信号存在与否，自该时脉信号通道上的该信号与该内嵌时脉信号中选择一者作为一输出时脉信号，从而提供该输出时脉信号给该储存装置。其中，该检测电路另包含：一取样与计数电路以及一时脉判断电路。该取样与计数电路用以根据该时脉信号通道上的该信号以及该内嵌时脉信号进行一取样操作，据此增量一计数值。该时脉判断电路耦接于该取样与计数电路，并用以根据该计数值，判断该参考时脉信号存在与否，以及该参考时脉信号的频率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1绘示本发明的具有时脉检测与选择功能的集成电路的实施例的架构图。

图2绘示本发明的检测电路的实施例的架构图。

图3绘示本发明的检测电路的实施例中相关信号的时序图。

图4绘示一时序图解释本发明检测电路中的除频器如何影响计数值。

图5绘示一时序图解释本发明检测电路中的除频器如何改善频率计算的解析度。

图6绘示本发明检测电路所执行的检测程序的实施例的流程图。

图7绘示本发明集成电路所执行的时脉检测与选择程序的实施例的流程图。

附图标号：

10 装置

20 主机

21 主机实体层电路

22 主机控制器

100 装置实体层电路

110 装置控制器

120 储存电路

140 锁相回路

210 检测电路

220 内嵌振荡器

230 选择电路

240 校正电路

250 时脉及数据恢复电路

310 时脉信号通道

320 数据信号通道

221 除频器

224 取样与计数电路

226 时脉判断电路

2262 储存单元

2263 比较电路

2264 频率计算电路

具体实施方式

说明书中所提到的“一实施例”或者“一范例”，代表该实施例或范例中描述的特定特征、结构或特性，存在于本发明的至少一个实施例中。因此，本说明书不同段落中的“一实施例”或者“一范例”并不一定代表相同的实施例或范例。此外，特定特征，结构或特性可以在一个或多个实施例或范例中以任何合适的组合或者是子组合的形式而结合。此外，应当理解的是，本说明书提供的附图旨在向本领域技术人员进行解释，且附图不是按照实体所比例绘制的。

此外，说明书内文给出的任何范例或者阐释，不应被其中使用的任何词汇所限制或者定义。相反地，这些范例或阐释应当被认为是针对一个特定实施例进行描述的，并且仅作为说明。本领域的通常技术人员将可理解，这些范例或阐释使用的任何词汇将可涵盖在本说明书中其他地方给出的其他实施例。其中，用以指出这些非限制性范例的用词包括但不限于：“例如”、“如”、“举例来说”、“在一个实施例中”以及在“在一范例中”。

说明书内的流程图中的流程和方块示出了基于本发明的各种实施例的系统、方法和电脑软件产品所能实现的架构，功能和操作。在这方面，流程图或功能方块图中的每个方块可以代表程序码的模块，区段或者是部分，其包括用于实现指定的逻辑功能的一个或多个可执行指令。另外，功能方块图以及/或流程图中的每个方块，以及方块的组合，基本上可以由执行指定功能或动作的专属硬件系统来实现，或专属硬件和电脑程序指令的组合来实现。这些电脑程序指令还可以存储在电脑可读媒体中，该媒体可以使电脑或其他可编程数据处理装置以特定方式工作，使得存储在电脑可读媒体中的指令，实现流程图以及/或功能方块图中的方块所指定的功能/动作。

依据本发明的实施例，图1绘示了设置于装置端中，具有时脉检测与选择功能的集成电路，以及相关主机的架构。如图所示，装置10与主机20通过连接于装置实体层电路(device PHY)100与主机实体层电路(host PHY)21之间的时脉信号通道310与数据信号通道320来进行通信。装置10另包含装置控制器110，其用以控制装置10中至少一部份的运作，如，装置实体层电路100。而主机20则包含主机控制器22，其用以控制主机20中至少一部份的运作，如，主机实体层电路21。

主机20与装置10之间可能以低速通信模式，或者是高速通信模式进行传输。在低速通信模式中，主机20可能不会提供参考时脉信号REF_CLK，且主机20与装置10之间的同步需要仰赖装置10内部所自行产生的时脉信号来进行。在高速通信模式中，主机20中的主机实体层电路21将通过时脉信号通道310，提供参考时脉信号REF_CLK给装置实体层电路100。在一个较佳的实施例中，装置10可能是一通用闪存(universal flash storage,UFS)装置，并且包含有一储存电路120(在较佳实施例中为一闪存)。基于主机20所发出的请求，数据会被写入至储存电路120，或者由储存电路120中读出。再者，主机20可能是UFS的主机端，且主机实体层电路21以及装置实体层电路100都相容于UFS标准。

在高速通信模式中，当装置实体层电路100从数据信号通道320上的串列数据信号DATA中撷取信息时，需要依据主机20所提供的参考时脉信号REF_CLK来进行。装置实体层电路100依据参考时脉信号REF_CLK，对接收到的串列数据信号DATA进行解调变与解码等操作。此外，装置控制器110亦可能基于参考时脉信号REF_CLK进行运作。

装置实体层电路100包含具有时脉检测与选择功能的集成电路200。集成电路200可用以检测主机实体层电路21是否已提供参考时脉信号REF_CLK，以及参考时脉信号REF_CLK的频率。如此让装置10可以辨识出主机20当前所运作的通信模式，并且让装置10可即时地切换至相同的通信模式。

集成电路200包含检测电路210、内嵌振荡器220以及选择电路230。内嵌振荡器220用以产生内嵌时脉信号EBD_CLK，该信号实质上具备在低速通信模式中与主机20同步所需的频率。由于时脉信号通道310上的信号，可能是或不是参考时脉信号REF_CLK，因此，检测电路210的用途在于检测参考时脉信号REF_CLK存在与否。如果检测电路210判断在时脉信号通道310上的信号为参考时脉信号REF_CLK时，代表主机20已经切换至高速通信模式，并且装置10也需要切换至高速通信模式。此时，检测电路210会升起控制信号CTRL，令选择电路230选择时脉信号通道310上的信号作为输出时脉信号，并将其提供给装置实体层电路100中的锁相回路(phase-locked loop,PLL)140。检测电路210也会计算时脉信号通道310上的参考时脉信号REF_CLK的频率。根据参考时脉信号REF_CLK以及所计算出的频率信息，装置10能快速地与高速通信模式的频率达成同步。

另一方面，如果检测电路220判断时脉信号通道310上的信号并不是参考时脉信号REF_CLK(如噪音)，或者是时脉信号通道310上的参考时脉信号REF_CLK较不稳定，则代表主机20并尚未进入高速通信模式，或者是并未准备好进入高速通信模式。据此，检测电路210降下控制信号CTRL，以令选择电路230选择内嵌时脉信号EBD_CLK作为输出时脉信号，并将其提供给PLL140。PLL 140会根据内嵌时脉信号EBD_CLK与主机20达成同步。由此可知，不论主机20是否提供参考时脉信号REF_CLK，集成电路200都可以帮助实现装置10与主机20之间的同步。

在一个较佳实施例中，集成电路200可能包含校正电路240。校正电路240用以根据由外部时脉产生器所产生的一高度精确的参考时脉信号CAL_REF，校正内嵌振荡器220。其中，校正电路240比较内嵌时脉信号EBD_CLK的频率以及参考时脉信号CAL_REF的频率，并据比较结果，产生控制信号CAL_CTRL来调整内嵌振荡器220所产生的内嵌时脉信号EBD_CLK的频率，保证内嵌时脉信号EBD_CLK的频率准确度。在本发明不同实施例中，校正电路240可能在工厂测试中校正内嵌振荡器220，或者是在每次内嵌振荡器220开始运作以提供内嵌时脉信号EBD_CLK之前，校正内嵌振荡器220。

图2为本发明的检测电路210的实施例的功能方块图。本发明的检测电路210包含取样与计数电路224以及时脉判断电路226。取样与计数电路224参考内嵌时脉信号EBD_CLK，对除频器221所产生的除频后信号Sin_Div进行取样，或者对时脉信号通道310上的信号Sin进行取样，从而产生计数值CV。时脉判断电路226判断参考时脉信号REF_CLK存在与否，并且根据计数值CV，计算出参考时脉信号REF_CLK的频率。

在以下说明中，取样与计数电路224将被描述成对除频后信号Sin_Div进行取样，而非对时脉信号通道310上的信号Sin进行取样，以产生计数值CV。然而，这只是本发明的较佳实施例中的一种作法。后续段落将进一步说明，取样与计数电路224亦可通过对时脉信号通道310上的信号Sin进行取样来产生计数值CV。

关于取样与计数电路224，请参考图3以进一步了解其细节。除频后信号Sin_Div的上升缘与下降缘可决定一取样与计数周期。在取样与计数周期中，内嵌时脉信号EBD_CLK中的时脉脉冲(clock pulses)的数量会被取样与计数电路224所计算，举例来说，在取样与计数周期P1中，一旦取样与计数电路224检测到除频后信号Sin_Div的上升缘E1后，取样与计数电路224开始从零增量计数值CV。当取样与计数电路224检测到除频后信号Sin_Div的下降缘E2，取样与计数电路224输出取样与计数周期P1中所累计的计数值CV1，给时脉判断电路226中的储存单元2262。在储存单元2262储存计数值CV1后，取样与计数电路224被重置。

另外，在检测到除频后信号Sin_Div的下降缘E2后，取样与计数电路224再次从零开始增量计数值，并且新的取样与计数周期P2也会从头开始。当取样与计数电路224检测到除频后信号Sin_Div的上升缘E3时，取样与计数电路224停止增量计数值CV。此时，在取样与计数周期P2中所累计的计数值CV2以及在取样与计数周期P1中所累计的计数值CV1(此时储存在储存单元2242中)会被提供给时脉判断电路226中的比较电路2263。如上所述，除频后信号Sin_Div的上升缘与下降缘用于决定取样与计数周期的起点与终点，并且触发取样与计数电路224开始/停止计数，以及重置。

比较电路2263将取样与计数周期P1中所累计的先前计数值CV1与取样与计数周期P2中所累计的当前计数值CV2进行比较，以判断参考时脉信号REF_CLK存在与否。进一步来说，如果先前计数值CV1与当前计数值CV2之间的差异并不超过一个计数值临界CV_TH时，比较电路2263判断时脉信号通道310上的信号Sin为参考时脉信号。当比较电路2263完成比较后，储存在储存单元2262中的先前计数值CV1会被当前计数值CV2所更新。

请再次参考图3，并注意取样与计数周期P0与P1，以了解为何计数值之间的差异足以判断参考时脉信号REF_CLK存在与否。如图所示，除频后信号Sin_Div的下降缘E0(可能是时脉信号通道310上的噪音，或者是参考时脉信号REF_CLK的不稳定状态)触发取样与计数电路224，使其开始计数。当除频后信号Sin_Div的下降缘E0并非由真正或稳定的参考时脉信号REF_CLK所造成，则取样与计数周期P0的长度，将会与取样与计数周期P1以及P2的长度有相当程度上的不同。在这种情况下，在取样与计数周期P0中所累计的计数值CV0会远大于在取样与计数周期P1所累计的计数值CV1。因此，如果当前计数值与先前计数值之间的差异过大，则可认定时脉信号通道310上的信号Sin并非真正的参考时脉信号REF_CLK，或者不是稳定的参考时脉信号REF_CLK。另一方面，如果在取样与计数周期P1～P6中，除频后信号Sin_Div都是从真正的参考时脉信号REF_CLK所得时，则计数值CV1～CV6将会相当接近。因此，如果当前计数值与先前计数值之间的差异够小时，则可认定时脉信号通道310上的信号Sin是真正的参考时脉信号REF_CLK。

在确认时脉信号通道310上的信号Sin为参考时脉信号REF_CLK后，比较电路2263将会拉起控制信号CTRL以控制选择电路230，并且启动频率计算电路2264，以根据当前计数值，计算参考时脉信号REF_CLK的频率。例如，在取样与计数周期P2结束之后，比较电路2263确认时脉信号通道310上的信号Sin为参考时脉信号REF_CLK，频率计算电路2264会被启动，将计数值CV2(亦即，5)除以取样率(亦即，内嵌时脉信号EBD_CLK的频率F_EBD)，以计算出参考时脉信号REF_CLK的频率。频率计算结果Freq_Info可能会被传送至装置实体层电路100中的其他电路，用以实现其他用途。举例来说，装置实体层电路100可能还包含有一时脉及数据恢复(clock and data recovery,CDR)电路250，用以进行时脉与数据的相位对齐。在CDR操作中，CDR电路250可能需要仰赖频率计算结果Freq_Info来设定CDR电路250中的硬件元件，从而得到较佳且精确的时脉及数据恢复结果。请注意，频率的计算与除频器221除频时所使用的除数有关。当时脉信号通道310上的参考时脉信号REF_CLK以除数2而被除频时，则频率计算方式如上所示。然而，如果时脉信号通道310上的参考时脉信号REF_CLK的除频除数并非是2，而是4，则上述的频率计算方式需要再将结果乘以2，才能得到正确的频率。

在以上的实施例中，时脉判断电路226基本上根据除频器221产生的除频后信号Sin_Div来判断参考时脉信号REF_CLK存在与否，并且计算其中的频率。然而，在本发明其他的实施例中，除频器221是可以被略过的，并且可以直接根据时脉信号通道310上的信号来判断参考时脉信号REF_CLK的存在与否，以及其频率。请参考图3与图4以进一步了解有无使用除频器221的差异。在图3所示的实施例中，当从参考时脉信号REF_CLK得到除频后信号Sin_Div，取样与计数周期(例如，取样与计数周期P1与P2)在长度上基本相同。而当取样与计数周期在长度上基本相同时，则在不同取样与计数周期中所累计的计数值必然会相当接近。在这种情况下，决定计数值临界CV_TH相当容易，因为此时只需要将很小的误差范围纳入考虑即可。

然而，如果除频器221被略过，且参考时脉信号REF_CLK的占空比(duty cycle)并不是在50％附近，那么取样与计数周期的长度将不再一致。并且，由于取样与计数周期的长度不一致，期间所累计的计数值也会有潜在的差异。举例来说，如图4所示，在取样与计数周期P1中所累计的计数值为2，而在取样与计数周期P2中所累计的计数值则为4。从这个范例可知，计数值之间的差异会随着占空比而变动，而且这样的变动有时相当明显。因此，如果不使用除频器211，会很难决定可适用于所有占空比的计数值临界CV_TH。

使用除频器221的另一个优点在于改善频率计算的解析度。请参考图5以进一步了解除频器221的优点。如图5所示，参考时脉信号REF_CLK的频率可能相当接近，如：19.2MHz以及26MHz。如果除频器221被略过，那么在取样与计数周期P1之中，针对频率为19.2MHz与26MHz的参考时脉信号REF_CLK的计数值都会是2。由此可知，频率计算电路2264将无法分辨出频率差异，而且无法计算出参考时脉信号REF_CLK的正确频率。然而，如果参考时脉信号REF_CLK被除频(除以2)，则在取样与计数周期P1之中，针对频率为9.2MHz以及13MHz的参考时脉信号REF_CLK的计数值将会是4与5。因此，通过事先将参考时脉信号REF_CLK除频，频率计算电路2264能够分辨出频率之间的细微差异，并且精确地计算出参考时脉信号REF_CLK的频率。

图6绘示本发明检测电路210所执行的检测程序的实施例的流程图。在步骤S11中，取样与计数电路224参考内嵌时脉信号EBD_CLK，对时脉信号通道310上的信号Sin，或者是除频后信号Sin_Div进行取样。在步骤S12中，取样与计数电路224检测是否时脉信号通道310上的信号Sin，或者是除频后信号Sin_Div具有一信号状态切换(signal toggle)；若有，则流程进入步骤S13；否则，流程回到S11。在步骤S13中，取样与计数电路224增量计数值。在步骤14中，取样与计数电路224再次检测是否时脉信号通道310上的信号Sin，或者是除频后信号Sin_Div具有信号状态切换；若有，则流程进入步骤S15；否则，流程回到S13。在步骤S15中，取样与计数电路224停止增量计数值，并且检查是否先前的取样与计数周期中所累计的先前计数值已经储存在储存单元2262中；若有，则流程进入步骤S17，若否，则流程进入S16。在步骤S16中，在当前的取样与计数周期中所累计的当前计数值，被储存至储存单元2262中，并且取样与计数电路224被重置。在步骤S16之后，流程回到步骤S13。在步骤S17中，比较电路2263比较先前计数值与当前计数值，且流程前进至步骤S18。在步骤S18中，判断是否先前计数值与当前计数值之间的差值大于计数值临界CV_TH。若是，则流程进入步骤S21；若否，则流程进入步骤S19。在步骤S19中，比较电路2263降下控制信号CTRL，并且流程进入步骤S20，将储存单元2262中所储存的先前计数值清除。之后，流程回到步骤S16。另一方面，如果流程进入步骤S21，则频率计算电路2264根据当前计数值以及内嵌时脉信号EBD_CLK的频率，计算参考时脉信号REF_CLK的频率。在步骤S21之后，流程进入步骤S22，其中比较电路2263拉起控制信号CTRL。之后，流程进入步骤S16。

图7绘示本发明集成电路200所执行的时脉检测与选择程序的实施例的流程图。如图所示，在步骤S31中，内嵌振荡器220产生内嵌时脉信号EBD_CLK。在步骤S32中，检测电路210根据时脉信号通道310上的信号Sin以及内嵌时脉信号EBD_CLK，进行取样与计数操作，从而检测主机20所提供的参考时脉信号REF_CLK存在与否。在步骤S33中，选择电路230根据参考时脉信号REF_CLK存在与否，自内嵌时脉信号EBD_CLK与时脉信号通道310上的信号Sin选择一者，作为输出时脉信号，提供给装置实体层电路100。

总结来说，本发明的具有时脉检测与选择功能的集成电路与相关方法，实现了参考时脉信号REF_CLK的检测，有助于主机20与装置10之间的通信模式同步。一旦检测到参考时脉信号存在，装置10可以切换至，或者是保持在高速通信模式。再者，本发明的集成电路与相关方法也实现了参考时脉信号REF_CLK的频率计算，有助于主机20与装置10之间的操作频率同步。通过自行计算频率，装置10即便无法从主机20得到频率信息，也可以基于频率计算的结果，运作在适当的频率上。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (10)

1.一种具有时脉检测与选择功能的集成电路，用于一储存装置中，其特征在于，包含：

一内嵌振荡器，用以产生一内嵌时脉信号；

一检测电路，耦接于该内嵌振荡器，用以根据一时脉信号通道上的一信号以及该内嵌时脉信号，进行取样与计数操作，从而检测由一主机所提供的一参考时脉信号存在与否，其中该检测电路包含：

一取样与计数电路，用以根据该时脉信号通道上的该信号以及该内嵌时脉信号进行一取样操作，据此增量一计数值；以及

一时脉判断电路，耦接于该取样与计数电路，用以根据该计数值，判断该参考时脉信号存在与否，以及该参考时脉信号的频率；以及

一选择电路，耦接于该内嵌振荡器以及该检测电路，用以根据该参考时脉信号存在与否，自该时脉信号通道上的该信号与该内嵌时脉信号中选择一者作为一输出时脉信号，从而提供该输出时脉信号给该储存装置。

2.如权利要求1所述的集成电路，其特征在于，该检测电路另包含：

一除频器，耦接于该取样与计数电路以及该时脉信号通道，用以对该时脉信号通道上的该信号进行除频，以输出一除频后信号，其中该取样与计数电路参考该内嵌时脉信号对该除频后信号进行取样。

3.如权利要求1所述的集成电路，其特征在于，该取样与计数电路在一取样与计数周期的起点，开始增量该计数值；以及在该取样与计数周期的终点，停止增量该计数值，其中该取样与计数周期的起点与终点根据该时脉信号通道上的该信号的信号状态切换所决定。

4.如权利要求3所述的集成电路，其特征在于，该时脉决定电路包含：

一比较电路，耦接于该取样与计数电路，用以比较一当前取样与计数周期中所累计的一当前计数值，与一先前取样与计数周期中所累计的一先前计数值，其中若该当前计数值与该先前计数值之间的差值不高于一计数值临界时，该比较电路判断该参考时脉信号存在；以及

一储存单元，耦接于该比较电路以及该取样与计数电路，用以储存该先前计数值，以及在该比较电路完成比较后，使用该当前计数值来更新该先前计数值。

5.如权利要求4所述的集成电路，其特征在于，该时脉判断电路另包含：

一频率计算电路，耦接于该取样与计数电路与该比较电路，于该参考时脉信号被判断存在时，用以将该当前计数值除以该内嵌时脉信号的频率，以计算出该参考时脉信号的频率。

6.一种用于一储存装置中进行时脉检测与选择的方法，其特征在于，包含：

产生一内嵌时脉信号；

根据一时脉信号通道上的一信号以及该内嵌时脉信号，进行取样与计数操作，从而检测由一主机所提供的一参考时脉信号存在与否，包含：

根据该时脉信号通道上的该信号以及该内嵌时脉信号进行取样，据此增量一计数值；

判断该参考时脉信号存在与否；以及

当该参考时脉信号存在时，根据该计数值决定该参考时脉信号的频率；

根据该参考时脉信号存在与否，自该时脉信号通道上的该信号与该内嵌时脉信号中选择一者作为一输出时脉信号；以及

提供该输出时脉信号给该储存装置。

7.如权利要求6所述的方法，其特征在于，另包含：

对该时脉信号通道上的该信号进行除频，从而输出一除频后信号；以及根据该时脉信号通道上的该信号以及该内嵌时脉信号进行取样的步骤包含：

参考该内嵌时脉信号对该除频后信号进行取样。

8.如权利要求6所述的方法，其特征在于，增量该计数值的步骤包含：

根据该时脉信号通道上的该信号的信号状态切换，决定一取样与计数周期的起点与终点；以及

在该取样与计数周期的起点开始增量该计数值，以及在该取样与计数周期的终点，停止增量该计数值。

9.如权利要求8所述的方法，其特征在于，判断该参考时脉信号存在与否的步骤包含：

比较一当前取样与计数周期中所累计的一当前计数值，与一先前取样与计数周期中所累积的一先前计数值；

若该当前计数值与该先前计数值之间的差值不高于一计数值临界时，判断该参考时脉信号存在；

储存该先前计数值，以及在完成比较后，使用该当前计数值来更新该先前计数值；

以及决定该参考时脉信号的频率的步骤包含：

将该当前计数值除以该内嵌时脉信号的频率，以计算出该参考时脉信号的频率。

10.一种储存装置，其特征在于，包含：

一储存电路，用以储存数据；

一装置控制器，耦接于该储存电路，用以控制该储存电路储存数据或从该储存电路读取数据；以及

一装置实体层电路，耦接于该装置控制器，用以接收该数据，并且提供该数据给该装置控制器或从该装置控制器得到数据，包含：

一集成电路，耦接于该装置控制器，包含：

一内嵌振荡器，用以产生一内嵌时脉信号；

一检测电路，耦接于该内嵌振荡器，用以根据一时脉信号通道上的一信号以及该内嵌时脉信号，进行取样与计数操作，从而检测由一主机所提供的一参考时脉信号存在与否，其中该检测电路包含：

一取样与计数电路，用以根据该时脉信号通道上的该信号以及该内嵌时脉信号进行一取样操作，据此增量一计数值；以及

一时脉判断电路，耦接于该取样与计数电路，用以根据该计数值，判断该参考时脉信号存在与否，以及该参考时脉信号的频率；以及

一选择电路，耦接于该内嵌振荡器以及该检测电路，用以根据该参考时脉信号存在与否，自该时脉信号通道上的该信号与该内嵌时脉信号中选择一者作为一输出时脉信号，从而提供该输出时脉信号给该储存装置。