TWI729195B - 具有時脈偵測與選擇功能的積體電路與相關方法及儲存裝置 - Google Patents

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Abstract

一種具有時脈偵測與選擇功能的積體電路，該積體電路係用於一儲存裝置中，並且包含：一內嵌振盪器、一偵測電路以及一選擇電路。該內嵌振盪器用以產生一內嵌時脈訊號。該偵測電路耦接於該內嵌振盪器，並且用以根據一時脈訊號通道上的一訊號以及該內嵌時脈訊號，進行取樣與計數操作，從而偵測由一主機所提供的一參考時脈訊號存在與否。該選擇電路耦接於該內嵌振盪器以及該偵測電路，用以根據該參考時脈訊號存在與否，自該時脈訊號通道上的該訊號與該內嵌時脈訊號中選擇一者作為一輸出時脈訊號，從而提供該輸出時脈訊號給該儲存裝置。

Description

具有時脈偵測與選擇功能的積體電路與相關方法及儲存 裝置
本發明係關於數位資料通訊系統，尤指一種具有時脈偵測與選擇功能之積體電路，與其中的方法以及相關儲存裝置。
在高速資料通訊系統中，主機(host)與裝置(device)之間需要相當準確的參考時脈訊號來進行同步。在通訊開始時，主機端可能會透過一個協調程序，以指出資料被傳送的一個或多個頻率，以及裝置端需要運作的一個或多個頻率。因此，在傳輸過程中，主機將提供一個具有指定頻率的參考時脈訊號給裝置。在某些設計中，主機可能不會提供參考時脈訊號給裝置。另外，在某些設計中，協調程序可能需要透過未被該通訊標準所明確定義的額外機制來進行。如此一來，裝置可能會無法辨識參考時脈訊號的頻率，或者是裝置無法從這個額外機制中獲取資訊，以至於無法判斷本身應當運作的頻率。以上的情況都可能會造成通訊品質的下降，甚至是通訊失敗。
本發明之一目的在於提供具備時脈偵測與選擇功能的積體電路、其中的方法以及相關儲存裝置，從而應用在主機-裝置(host-device)系統。本發明的積體電路與方法可以偵測參考時脈訊號存在與否，如此可讓裝置適當且快速地切換自身的運作頻率，或是切換運作模式，從而因應主機的運作模式切換。再 者，本發明的積體電路與方法毋需主機所額外提供的資訊，便可自動地判斷參考時脈訊號的頻率。當判斷出參考時脈訊號後，裝置便可以快速地完成與主機之間的同步。
本發明之一實施例提供一種具有時脈偵測與選擇功能的積體電路，該積體電路係用於一儲存裝置中，並且包含：一內嵌振盪器、一偵測電路以及一選擇電路。該內嵌振盪器用以產生一內嵌時脈訊號。該偵測電路耦接於該內嵌振盪器，並且用以根據一時脈訊號通道上的一訊號以及該內嵌時脈訊號，進行取樣與計數操作，從而偵測由一主機所提供的一參考時脈訊號存在與否。該偵測電路包含：一取樣與計數電路與一時脈判斷電路。該取樣與計數電路用以根據該時脈訊號通道上的該訊號以及該內嵌時脈訊號進行一取樣操作，據此增量一計數值。該時脈判斷電路耦接於該取樣與計數電路，並且用以根據該計數值，判斷該參考時脈訊號存在與否，以及該參考時脈訊號之頻率。該選擇電路耦接於該內嵌振盪器以及該偵測電路，用以根據該參考時脈訊號存在與否，以自該時脈訊號通道上的該訊號與該內嵌時脈訊號中選擇一者作為一輸出時脈訊號，從而提供該輸出時脈訊號給該儲存裝置。
本發明之一實施例提供一種用於一儲存裝置中進行時脈偵測與選擇的方法，該方法包含：產生一內嵌時脈訊號；根據一時脈訊號通道上的一訊號以及該內嵌時脈訊號，進行取樣與計數操作，從而偵測由一主機所提供的一參考時脈訊號存在與否；以及根據該參考時脈訊號存在與否，自該時脈訊號通道上的該訊號與該內嵌時脈訊號中選擇一者作為一輸出時脈訊號，並提供該輸出時脈訊號給該儲存裝置。再者，偵測該參考時脈訊號存在與否的步驟包含：根據該時脈訊號通道上的該訊號以及該內嵌時脈訊號進行取樣，據此增量一計數 值；判斷該參考時脈訊號存在與否；以及當該參考時脈訊號存在時，根據該計數值判斷該參考時脈訊號之頻率。
本發明之一實施例提供一種儲存裝置，該儲存裝置包含：一儲存電路、一裝置控制器以及一裝置實體層電路。該儲存電路用以儲存資料。該裝置控制器耦接於該儲存電路，並用以控制該儲存電路儲存資料。該裝置實體層電路耦接於該裝置控制器，用以接收該資料，並且提供該資料給該裝置控制器。該裝置實體層電路包含一積體電路，其耦接於該裝置控制器。該裝置實體層電路包含：一內嵌振盪器、一偵測電路以及一選擇電路。該內嵌振盪器用以產生一內嵌時脈訊號。該偵測電路耦接於該內嵌振盪器，並用以根據一時脈訊號通道上的一訊號以及該內嵌時脈訊號，進行取樣與計數操作，從而偵測由一主機所提供的一參考時脈訊號存在與否。該選擇電路耦接於該內嵌振盪器以及該偵測電路，並用以根據該參考時脈訊號存在與否，自該時脈訊號通道上的該訊號與該內嵌時脈訊號中選擇一者作為一輸出時脈訊號，從而提供該輸出時脈訊號給該儲存裝置。其中，該偵測電路另包含：一取樣與計數電路以及一時脈判斷電路。該取樣與計數電路用以根據該時脈訊號通道上的該訊號以及該內嵌時脈訊號進行一取樣操作，據此增量一計數值。該時脈判斷電路耦接於該取樣與計數電路，並用以根據該計數值，判斷該參考時脈訊號存在與否，以及該參考時脈訊號之頻率。
10:裝置
20:主機
21:主機實體層電路
22:主機控制器
100:裝置實體層電路
110:裝置控制器
120:儲存電路
140:鎖相迴路
210:偵測電路
220:內嵌振盪器
230:選擇電路
240:校正電路
250:時脈及資料恢復電路
310:時脈訊號通道
320:資料訊號通道
221:除頻器
224:取樣與計數電路
226:時脈判斷電路
2262:儲存單元
2263:比較電路
2264:頻率計算電路
第1圖繪示本發明之具有時脈偵測與選擇功能之積體電路之實施例的架構圖。
第2圖繪示本發明之偵測電路之實施例的架構圖。
第3圖繪示本發明之偵測電路之實施例中相關訊號的時序圖。
第4圖繪示一時序圖解釋本發明偵測電路中的除頻器如何影響計數值。
第5圖繪示一時序圖解釋本發明偵測電路中的除頻器如何改善頻率計算的解析度。
第6圖繪示本發明偵測電路所執行之偵測程序之實施例的流程圖。
第7圖繪示本發明積體電路所執行之時脈偵測與選擇程序之實施例的流程圖。
說明書中所提到的「一實施例」或者「一範例」，代表該實施例或範例中描述的特定特徵、結構或特性，係存在於本發明的至少一個實施例中。因此，本說明書不同段落中的「一實施例」或者「一範例」並不一定代表相同的實施例或範例。此外，特定特徵，結構或特性可以在一個或多個實施例或範例中以任何合適的組合或者是子組合的形式而結合。此外，應當理解的是，本說明書提供的附圖旨在向本領域技術人員進行解釋，且附圖不是按照實體所比例繪製的。
此外，說明書內文給出的任何範例或者闡釋，不應被其中使用的任何詞彙所限制或者定義。相反地，這些範例或闡釋應當被認為是針對一個特定實施例進行描述的，並且僅作為說明。本領域的通常技術人員將可理解，這些範例或闡釋使用的任何詞彙將可涵蓋在本說明書中其他地方給出的其他實施例。其中，用以指出這些非限制性範例的用詞包括但不限於：「例如」、「如」、「舉例來說」、「在一個實施例中」以及在「在一範例中」。
說明書內的流程圖中的流程和方塊示出了基於本發明的各種實施例的系統、方法和電腦軟體產品所能實現的架構，功能和操作。在這方面，流程圖或功能方塊圖中的每個方塊可以代表程式碼的模組，區段或者是部分，其包括用於實現指定的邏輯功能的一個或多個可執行指令。另外，功能方塊圖以及/或流程圖中的每個方塊，以及方塊的組合，基本上可以由執行指定功能或動作的專屬硬體系統來實現，或專屬硬體和電腦程式指令的組合來實現。這些電腦程式指令還可以存儲在電腦可讀媒體中，該媒體可以使電腦或其他可編程數據處理裝置以特定方式工作，使得存儲在電腦可讀媒體中的指令，實現流程圖以及/或功能方塊圖中的方塊所指定的功能/動作。
依據本發明之實施例，圖式第1圖繪示了設置於裝置端中，具有時脈偵測與選擇功能的積體電路，以及相關主機的架構。如圖所示，裝置10與主機20透過連接於裝置實體層電路(device PHY)100與主機實體層電路(host PHY)21之間的時脈訊號通道310與資料訊號通道320來進行通訊。裝置10另包含裝置控制器110，其用以控制裝置10中至少一部份的運作，如，裝置實體層電路100。而主機20則包含主機控制器22，其用以控制主機20中至少一部份的運作，如，主機實體層電路21。
主機20與裝置10之間可能以低速通訊模式，或者是高速通訊模式進行傳輸。在低速通訊模式中，主機20可能不會提供參考時脈訊號REF_CLK，且主機20與裝置10之間的同步需要仰賴裝置10內部所自行產生的時脈訊號來進行。在高速通訊模式中，主機20中的主機實體層電路21將透過時脈訊號通道310，提供參考時脈訊號REF_CLK給裝置實體層電路100。在一個較佳的實施例 中，裝置10可能是一通用快閃記憶體儲存(universal flash storage,UFS)裝置，並且包含有一儲存電路120(在較佳實施例中為一快閃記憶體)。基於主機20所發出的請求，資料會被寫入至儲存電路120，或者由儲存電路120中讀出。再者，主機20可能是UFS的主機端，且主機實體層電路21以及裝置實體層電路100都相容於UFS標準。
在高速通訊模式中，當裝置實體層電路100從資料訊號通道320上的串列資料訊號DATA中擷取訊息時，需要依據主機20所提供的參考時脈訊號REF_CLK來進行。裝置實體層電路100依據參考時脈訊號REF_CLK，對接收到的串列資料訊號DATA進行解調變與解碼等操作。此外，裝置控制器110亦可能基於參考時脈訊號REF_CLK進行運作。
裝置實體層電路100包含具有時脈偵測與選擇功能的積體電路200。積體電路200可用以偵測主機實體層電路21是否已提供參考時脈訊號REF_CLK，以及參考時脈訊號REF_CLK的頻率。如此讓裝置10可以辨識出主機20當前所運作的通訊模式，並且讓裝置10可即時地切換至相同的通訊模式。
積體電路200包含偵測電路210、內嵌振盪器220以及選擇電路230。內嵌振盪器220用以產生內嵌時脈訊號EBD_CLK，該訊號實質上具備在低速通訊模式中與主機20同步所需之頻率。由於時脈訊號通道310上的訊號，可能是或不是參考時脈訊號REF_CLK，因此，偵測電路210的用途在於偵測參考時脈訊號REF_CLK存在與否。如果偵測電路210判斷在時脈訊號通道310上的訊號為參考時脈訊號REF_CLK時，代表主機20已經切換至高速通訊模式，並且裝置10也需要切換至高速通訊模式。此時，偵測電路210會升起控制訊號CTRL，令選擇 電路230選擇時脈訊號通道310上的訊號作為輸出時脈訊號，並將其提供給裝置實體層電路100中的鎖相迴路(phase-locked loop,PLL)140。偵測電路210也會計算時脈訊號通道310上的參考時脈訊號REF_CLK的頻率。根據參考時脈訊號REF_CLK以及所計算出的頻率資訊，裝置10能快速地與高速通訊模式的頻率達成同步。
另一方面，如果偵測電路220判斷時脈訊號通道310上的訊號並不是參考時脈訊號REF_CLK(如雜訊)，或者是時脈訊號通道310上的參考時脈訊號REF_CLK較不穩定，則代表主機20並尚未進入高速通訊模式，或者是並未準備好進入高速通訊模式。據此，偵測電路210降下控制訊號CTRL，以令選擇電路230選擇內嵌時脈訊號EBD_CLK作為輸出時脈訊號，並將其提供給PLL 140。PLL 140會根據內嵌時脈訊號EBD_CLK與主機20達成同步。由此可知，不論主機20是否提供參考時脈訊號REF_CLK，積體電路200都可以幫助實現裝置10與主機20之間的同步。
在一個較佳實施例中，積體電路200可能包含校正電路240。校正電路240用以根據由外部時脈產生器所產生之一高度精確的參考時脈訊號CAL_REF，校正內嵌振盪器220。其中，校正電路240比較內嵌時脈訊號EBD_CLK的頻率以及參考時脈訊號CAL_REF的頻率，並據比較結果，產生控制訊號CAL_CTRL來調整內嵌振盪器220所產生之內嵌時脈訊號EBD_CLK的頻率，保證內嵌時脈訊號EBD_CLK的頻率準確度。在本發明不同實施例中，校正電路240可能在工廠測試中校正內嵌振盪器220，或者是在每次內嵌振盪器220開始運作以提供內嵌時脈訊號EBD_CLK之前，校正內嵌振盪器220。
第2圖為本發明之偵測電路210之實施例的功能方塊圖。本發明之偵測電路210包含取樣與計數電路224以及時脈判斷電路226。取樣與計數電路224參考內嵌時脈訊號EBD_CLK，對除頻器221所產生之除頻後訊號Sin_Div進行取樣，或者對時脈訊號通道310上的訊號Sin進行取樣，從而產生計數值CV。時脈判斷電路226判斷參考時脈訊號REF_CLK存在與否，並且根據計數值CV，計算出參考時脈訊號REF_CLK的頻率。
在以下說明中，取樣與計數電路224將被描述成對除頻後訊號Sin_Div進行取樣，而非對時脈訊號通道310上的訊號Sin進行取樣，以產生計數值CV。然而，這只是本發明之較佳實施例中的一種作法。後續段落將進一步說明，取樣與計數電路224亦可透過對時脈訊號通道310上的訊號Sin進行取樣來產生計數值CV。
關於取樣與計數電路224，請參考第3圖以進一步了解其細節。除頻後訊號Sin_Div的上升緣與下降緣可決定一取樣與計數週期。在取樣與計數週期中，內嵌時脈訊號EBD_CLK中的時脈脈波(clock pulses)的數量會被取樣與計數電路224所計算，舉例來說，在取樣與計數週期P1中，一旦取樣與計數電路224偵測到除頻後訊號Sin_Div的上升緣E1後，取樣與計數電路224開始從零增量計數值CV。當取樣與計數電路224偵測到除頻後訊號Sin_Div的下降緣E2，取樣與計數電路224輸出取樣與計數週期P1中所累計的計數值CV1，給時脈判斷電路226中的儲存單元2262。在儲存單元2262儲存計數值CV1後，取樣與計數電路224被重置。
另外，在偵測到除頻後訊號Sin_Div的下降緣E2後，取樣與計數電路 224再次從零開始增量計數值，並且新的取樣與計數週期P2也會從頭開始。當取樣與計數電路224偵測到除頻後訊號Sin_Div的上升緣E3時，取樣與計數電路224停止增量計數值CV。此時，在取樣與計數週期P2中所累計的計數值CV2以及在取樣與計數週期P1中所累計的計數值CV1(此時儲存在儲存單元2242中)會被提供給時脈判斷電路226中的比較電路2263。如上所述，除頻後訊號Sin_Div的上升緣與下降緣係用於決定取樣與計數週期的起點與終點，並且觸發取樣與計數電路224開始/停止計數，以及重置。
比較電路2263將取樣與計數週期P1中所累計的先前計數值CV1與取樣與計數週期P2中所累計的當前計數值CV2進行比較，以判斷參考時脈訊號REF_CLK存在與否。進一步來說，如果先前計數值CV1與當前計數值CV2之間的差異並不超過一個計數值臨界CV_TH時，比較電路2263判斷時脈訊號通道310上的訊號Sin為參考時脈訊號。當比較電路2263完成比較後，儲存在儲存單元2262中的先前計數值CV1會被當前計數值CV2所更新。
請再次參考第3圖，並注意取樣與計數週期P0與P1，以了解為何計數值之間的差異足以判斷參考時脈訊號REF_CLK存在與否。如圖所示，除頻後訊號Sin_Div的下降緣E0(可能是時脈訊號通道310上的雜訊，或者是參考時脈訊號REF_CLK的不穩定狀態)觸發取樣與計數電路224，使其開始計數。當除頻後訊號Sin_Div的下降緣E0並非由真正或穩定的參考時脈訊號REF_CLK所造成，則取樣與計數週期P0的長度，將會與取樣與計數週期P1以及P2的長度有相當程度上的不同。在這種情況下，在取樣與計數週期P0中所累計的計數值CV0會遠大於在取樣與計數週期P1所累計的計數值CV1。因此，如果當前計數值與先前計數值之間的差異過大，則可認定時脈訊號通道310上的訊號Sin並非真正的參考時 脈訊號REF_CLK，或者不是穩定的參考時脈訊號REF_CLK。另一方面，如果在取樣與計數週期P1~P6中，除頻後訊號Sin_Div都是從真正的參考時脈訊號REF_CLK所得時，則計數值CV1~CV6將會相當接近。因此，如果當前計數值與先前計數值之間的差異夠小時，則可認定時脈訊號通道310上的訊號Sin是真正的參考時脈訊號REF_CLK。
在確認時脈訊號通道310上的訊號Sin為參考時脈訊號REF_CLK後，比較電路2263將會拉起控制訊號CTRL以控制選擇電路230，並且啟動頻率計算電路2264，以根據當前計數值，計算參考時脈訊號REF_CLK的頻率。例如，在取樣與計數週期P2結束之後，比較電路2263確認時脈訊號通道310上的訊號Sin為參考時脈訊號REF_CLK，頻率計算電路2264會被啟動，將計數值CV2(亦即，5)除以取樣率(亦即，內嵌時脈訊號EBD_CLK的頻率F_EBD)，以計算出參考時脈訊號REF_CLK的頻率。頻率計算結果Freq_Info可能會被傳送至裝置實體層電路100中的其他電路，用以實現其他用途。舉例來說，裝置實體層電路100可能還包含有一時脈及資料恢復(clock and data recovery,CDR)電路250，用以進行時脈與資料的相位對齊。在CDR操作中，CDR電路250可能需要仰賴頻率計算結果Freq_Info來設定CDR電路250中的硬體元件，從而得到較佳且精確的時脈及資料恢復結果。請注意，頻率的計算與除頻器221除頻時所使用的除數有關。當時脈訊號通道310上的參考時脈訊號REF_CLK以除數2而被除頻時，則頻率計算方式如上所示。然而，如果時脈訊號通道310上的參考時脈訊號REF_CLK的除頻除數並非是2，而是4，則上述的頻率計算方式需要再將結果乘以2，才能得到正確的頻率。
在以上的實施例中，時脈判斷電路226基本上根據除頻器221產生的 除頻後訊號Sin_Div來判斷參考時脈訊號REF_CLK存在與否，並且計算其中的頻率。然而，在本發明其他的實施例中，除頻器221是可以被略過的，並且可以直接根據時脈訊號通道310上的訊號來判斷參考時脈訊號REF_CLK的存在與否，以及其頻率。請參考第3圖與第4圖以進一步了解有無使用除頻器221的差異。在第3圖所示的實施例中，當從參考時脈訊號REF_CLK得到除頻後訊號Sin_Div，取樣與計數週期(例如，取樣與計數週期P1與P2)在長度上基本相同。而當取樣與計數週期在長度上基本相同時，則在不同取樣與計數週期中所累計的計數值必然會相當接近。在這種情況下，決定計數值臨界CV_TH相當容易，因為此時只需要將很小的誤差範圍納入考慮即可。
然而，如果除頻器221被略過，且參考時脈訊號REF_CLK的占空比(duty cycle)並不是在50%附近，那麼取樣與計數週期的長度將不再一致。並且，由於取樣與計數週期的長度不一致，期間所累計的計數值也會有潛在的差異。舉例來說，如第4圖所示，在取樣與計數週期P1中所累計的計數值為2，而在取樣與計數週期P2中所累計的計數值則為4。從這個範例可知，計數值之間的差異會隨著占空比而變動，而且這樣的變動有時相當明顯。因此，如果不使用除頻器211，會很難決定可適用於所有占空比的計數值臨界CV_TH。
使用除頻器221的另一個優點在於改善頻率計算的解析度。請參考第5圖以進一步了解除頻器221的優點。如第5圖所示，參考時脈訊號REF_CLK的頻率可能相當接近，如：19.2MHz以及26MHz。如果除頻器221被略過，那麼在取樣與計數週期P1之中，針對頻率為19.2MHz與26MHz的參考時脈訊號REF_CLK的計數值都會是2。由此可知，頻率計算電路2264將無法分辨出頻率差異，而且無法計算出參考時脈訊號REF_CLK的正確頻率。然而，如果參考時脈訊號 REF_CLK被除頻(除以2)，則在取樣與計數週期P1之中，針對頻率為9.2MHz以及13MHz的參考時脈訊號REF_CLK的計數值將會是4與5。因此，透過事先將參考時脈訊號REF_CLK除頻，頻率計算電路2264能夠分辨出頻率之間的細微差異，並且精確地計算出參考時脈訊號REF_CLK的頻率。
第6圖繪示本發明偵測電路210所執行之偵測程序的實施例的流程圖。在步驟S11中，取樣與計數電路224參考內嵌時脈訊號EBD_CLK，對時脈訊號通道310上的訊號Sin，或者是除頻後訊號Sin_Div進行取樣。在步驟S12中，取樣與計數電路224偵測是否時脈訊號通道310上的訊號Sin，或者是除頻後訊號Sin_Div具有一訊號狀態切換(signal toggle)；若有，則流程進入步驟S13；否則，流程回到S11。在步驟S13中，取樣與計數電路224增量計數值。在步驟14中，取樣與計數電路224再次偵測是否時脈訊號通道310上的訊號Sin，或者是除頻後訊號Sin_Div具有訊號狀態切換；若有，則流程進入步驟S15；否則，流程回到S13。在步驟S15中，取樣與計數電路224停止增量計數值，並且檢查是否先前的取樣與計數週期中所累計的先前計數值已經儲存在儲存單元2262中；若有，則流程進入步驟S17，若否，則流程進入S16。在步驟S16中，在當前的取樣與計數週期中所累計的當前計數值，被儲存至儲存單元2262中，並且取樣與計數電路224被重置。在步驟S16之後，流程回到步驟S13。在步驟S17中，比較電路2263比較先前計數值與當前計數值，且流程前進至步驟S18。在步驟S18中，判斷是否先前計數值與當前計數值之間的差值大於計數值臨界CV_TH。若是，則流程進入步驟S21；若否，則流程進入步驟S19。在步驟S19中，比較電路2263降下控制訊號CTRL，並且流程進入步驟S20，將儲存單元2262中所儲存的先前計數值清除。之後，流程回到步驟S16。另一方面，如果流程進入步驟S21，則頻率計算電路2264根據當前計數值以及內嵌時脈訊號EBD_CLK的頻率，計算參考時脈訊號 REF_CLK的頻率。在步驟S21之後，流程進入步驟S22，其中比較電路2263拉起控制訊號CTRL。之後，流程進入步驟S16。
第7圖繪示本發明積體電路200所執行之時脈偵測與選擇程序之實施例的流程圖。如圖所示，在步驟S31中，內嵌振盪器220產生內嵌時脈訊號EBD_CLK。在步驟S32中，偵測電路210根據時脈訊號通道310上的訊號Sin以及內嵌時脈訊號EBD_CLK，進行取樣與計數操作，從而偵測主機20所提供的參考時脈訊號REF_CLK存在與否。在步驟S33中，選擇電路230根據參考時脈訊號REF_CLK存在與否，自內嵌時脈訊號EBD_CLK與時脈訊號通道310上的訊號Sin選擇一者，做為輸出時脈訊號，提供給裝置實體層電路100。
總結來說，本發明之具有時脈偵測與選擇功能的積體電路與相關方法，實現了參考時脈訊號REF_CLK的偵測，有助於主機20與裝置10之間的通訊模式同步。一旦偵測到參考時脈訊號存在，裝置10可以切換至，或者是保持在高速通訊模式。再者，本發明的積體電路與相關方法也實現了參考時脈訊號REF_CLK之頻率計算，有助於主機20與裝置10之間的操作頻率同步。藉由自行計算頻率，裝置10即便無法從主機20得到頻率資訊，也可以基於頻率計算的結果，運作在適當的頻率上。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:裝置
20:主機
21:主機實體層電路
22:主機控制器
100:裝置實體層電路
110:裝置控制器
120:儲存電路
140:鎖相迴路
210:偵測電路
220:內嵌振盪器
230:選擇電路
240:校正電路
250:時脈及資料恢復電路
310:時脈訊號通道
320:資料訊號通道

Claims (10)

  1. 一種具有時脈偵測與選擇功能的積體電路，係用於一儲存裝置中，包含：一內嵌振盪器，用以產生一內嵌時脈訊號；一偵測電路，耦接於該內嵌振盪器，用以根據一時脈訊號通道上的一訊號以及該內嵌時脈訊號，進行取樣與計數操作，從而偵測該時脈訊號通道上的該訊號是否為由一主機所提供的具有週期性之一參考時脈訊號，其中該內嵌時脈訊號之頻率不低於該參考時脈訊號之頻率，該偵測電路包含：一取樣與計數電路，用以根據該時脈訊號通道上的該訊號以及該內嵌時脈訊號進行一取樣操作，據此增量一計數值；以及一時脈判斷電路，耦接於該取樣與計數電路，用以根據該計數值，判斷該時脈訊號通道上的該訊號是否為具有週期性之該參考時脈訊號，據此產生一控制訊號；以及一選擇電路，耦接於該內嵌振盪器以及該偵測電路，用以根據該控制訊號，自該時脈訊號通道上的該訊號與該內嵌時脈訊號中選擇一者作為一輸出時脈訊號，從而提供該輸出時脈訊號給該儲存裝置。
  2. 如請求項1所述之積體電路，其中該偵測電路另包含：一除頻器，耦接於該取樣與計數電路以及該時脈訊號通道，用以對該時脈訊號通道上的該訊號進行除頻，以輸出一除頻後訊號，其中該取樣與計數電路參考該內嵌時脈訊號對該除頻後訊號進行取樣。
  3. 如請求項1所述之積體電路，其中該取樣與計數電路在一取樣與計數週期的起點，開始增量該計數值；以及在該取樣與計數週期的終點，停止增 量該計數值，其中該取樣與計數週期的起點與終點係根據該時脈訊號通道上的該訊號的訊號狀態切換所決定。
  4. 如請求項3所述之積體電路，其中該時脈判斷電路包含：一比較電路，耦接於該取樣與計數電路，用以比較一當前取樣與計數週期中所累計的一當前計數值，與一先前取樣與計數週期中所累計的一先前計數值，其中若該當前計數值與該先前計數值之間的差值不高於一計數值臨界時，該比較電路判斷該時脈訊號通道上的該訊號為該參考時脈訊號；以及一儲存單元，耦接於該比較電路以及該取樣與計數電路，用以儲存該先前計數值，以及在該比較電路完成比較後，使用該當前計數值來更新該先前計數值。
  5. 如請求項4所述之積體電路，其中該時脈判斷電路另包含：一頻率計算電路，耦接於該取樣與計數電路與該比較電路，於該時脈訊號通道上的該訊號為該參考時脈訊號時，用以將該當前計數值除以該內嵌時脈訊號之頻率，以計算出該參考時脈訊號之頻率。
  6. 一種用於一儲存裝置中進行時脈偵測與選擇的方法，包含：產生一內嵌時脈訊號；根據一時脈訊號通道上的一訊號以及該內嵌時脈訊號，進行取樣與計數操作，從而偵測該時脈訊號通道上的該訊號是否為由一主機所提供的具有週期性之一參考時脈訊號，包含：根據該時脈訊號通道上的該訊號以及該內嵌時脈訊號進行取樣，據此增 量一計數值，其中該內嵌時脈訊號之頻率不低於該參考時脈訊號之頻率；以及根據該計數值判斷該時脈訊號通道上的該訊號是否為具有週期性之該參考時脈訊號，據此產生一控制訊號；根據該控制訊號，自該時脈訊號通道上的該訊號與該內嵌時脈訊號中選擇一者作為一輸出時脈訊號；以及提供該輸出時脈訊號給該儲存裝置。
  7. 如請求項6所述之方法，另包含：對該時脈訊號通道上的該訊號進行除頻，從而輸出一除頻後訊號；以及根據該時脈訊號通道上的該訊號以及該內嵌時脈訊號進行取樣的步驟包含：參考該內嵌時脈訊號對該除頻後訊號進行取樣。
  8. 如請求項6所述之方法，其中增量該計數值的步驟包含：根據該時脈訊號通道上的該訊號的訊號狀態切換，決定一取樣與計數週期的起點與終點；以及在該取樣與計數週期的起點開始增量該計數值，以及在該取樣與計數週期的終點，停止增量該計數值。
  9. 如請求項8所述之方法，其中根據該計數值判斷該時脈訊號通道上的該訊號是否為該參考時脈訊號的步驟包含：比較一當前取樣與計數週期中所累計的一當前計數值，與一先前取樣與計數週期中所累積的一先前計數值；若該當前計數值與該先前計數值之間的差值不高於一計數值臨界時，判斷該 時脈訊號通道上的該訊號為該參考時脈訊號；儲存該先前計數值，以及在完成比較後，使用該當前計數值來更新該先前計數值；以及偵測該時脈訊號通道上的該訊號是否為具有週期性之該參考時脈訊號的步驟包含：當該時脈訊號通道上的該訊號為具有週期性之該參考時脈訊號時，將該當前計數值除以該內嵌時脈訊號之頻率，以計算出該參考時脈訊號之頻率。
  10. 一種儲存裝置，包含：一儲存電路，用以儲存資料；一裝置控制器，耦接於該儲存電路，用以控制該儲存電路儲存資料或從該儲存電路讀取資料；以及一裝置實體層電路，耦接於該裝置控制器，用以接收該資料，並且提供該資料給該裝置控制器或從該裝置控制器得到資料，該裝置實體層電路包含：一積體電路，包含：一內嵌振盪器，用以產生一內嵌時脈訊號；一偵測電路，耦接於該內嵌振盪器，用以根據一時脈訊號通道上的一訊號以及該內嵌時脈訊號，進行取樣與計數操作，從而偵測該時脈訊號通道上的該訊號是否為由一主機所提供的具有週期性之一參考時脈訊號，其中該內嵌時脈訊號之頻率不低於該參考時脈訊號之頻率，該偵測電路包含：一取樣與計數電路，用以根據該時脈訊號通道上的該訊號以及該內嵌時脈訊號進行一取樣操作，據此增量一計數值；以及 一時脈判斷電路，耦接於該取樣與計數電路，用以根據該計數值，判斷該時脈訊號通道上的該訊號是否為具有週期性之該參考時脈訊號，據此產生一控制訊號；以及一選擇電路，耦接於該內嵌振盪器以及該偵測電路，用以根據該控制訊號，自該時脈訊號通道上的該訊號與該內嵌時脈訊號中選擇一者作為一輸出時脈訊號，從而提供該輸出時脈訊號給該裝置實體層電路使用。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10769079B2 (en) * 2018-03-27 2020-09-08 Qualcomm Incorporated Effective gear-shifting by queue based implementation
US10498523B1 (en) * 2018-10-25 2019-12-03 Diodes Incorporated Multipath clock and data recovery
DE102019201411B3 (de) * 2019-02-04 2020-06-25 Infineon Technologies Ag Synchronisation einer integrierten Schaltung mit Sensor
CN112311405B (zh) * 2019-08-01 2022-06-14 円星科技股份有限公司 接收器的物理层中的集成电路及接收器的物理层
KR102655530B1 (ko) * 2019-10-15 2024-04-08 주식회사 엘엑스세미콘 스트림 클럭 생성 장치 및 이를 포함하는 임베디드 디스플레이포트 시스템
US11392166B2 (en) * 2019-11-25 2022-07-19 Silicon Laboratories Inc. Clock skew detection and management
JP7004392B2 (ja) * 2020-02-05 2022-01-21 Ｎｅｃプラットフォームズ株式会社 時刻同期装置、時刻同期システム及び時刻同期方法
EP3869315B1 (en) 2020-02-20 2024-07-31 Samsung Electronics Co., Ltd. Storage device and storage system including the same
EP4113871A1 (de) * 2021-07-01 2023-01-04 B&R Industrial Automation GmbH Signalempfang mit hoher auflösung
US12001711B2 (en) * 2021-07-27 2024-06-04 Western Digital Technologies, Inc. Determine link startup sequence (LSS) type using reference clock frequency and attribute
CN115732022A (zh) * 2021-08-27 2023-03-03 长鑫存储技术有限公司 一种振荡周期检测电路、方法和半导体存储器

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040225836A1 (en) * 2003-05-07 2004-11-11 Sunplus Technology Co., Ltd. Portable USB storage device capable of being set to device mode or host mode
US20080313487A1 (en) * 2007-06-12 2008-12-18 Yoshinori Mochizuki Processing device and clock control method
US7506810B2 (en) * 2004-06-15 2009-03-24 Stmicroelectronics Limited Card detection
US20100097149A1 (en) * 2008-10-17 2010-04-22 Ken Yeung Methods, Algorithms, Circuits, and Systems for Determining a Reference Clock Frequency and/or Locking a Loop Oscillator
US7711974B1 (en) * 2006-09-29 2010-05-04 Cirrus Logic, Inc. SCLK auto-detection and generation in various serial port modes
US20120049919A1 (en) * 2010-08-31 2012-03-01 Kabushiki Kaisha Toshiba Sampling phase correcting host controller, semiconductor device and method
US20120274146A1 (en) * 2011-05-01 2012-11-01 Steven Patrick Laur Advanced clock synchronization circuit for switch mode power supplies
US20140380083A1 (en) * 2013-06-21 2014-12-25 Tal Sharifie Out-of-band signal detection by host interfaces of storage modules
US9292038B1 (en) * 2014-11-03 2016-03-22 Texas Instruments Incorporated Synchronization circuit

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6208542B1 (en) * 1998-06-30 2001-03-27 Sandisk Corporation Techniques for storing digital data in an analog or multilevel memory
JP2003108381A (ja) * 2001-09-27 2003-04-11 Toshiba Corp 計算機システム
ATE363159T1 (de) * 2003-03-11 2007-06-15 Sony Ericsson Mobile Comm Ab Mehrband-frequenzsynthetisierer
KR100579053B1 (ko) * 2004-08-26 2006-05-12 삼성전자주식회사 스마트 카드와 메모리 카드간의 멀티 인터페이스 방법 및멀티 인터페이스 카드
US8049569B1 (en) * 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
JP5241450B2 (ja) * 2008-11-27 2013-07-17 ルネサスエレクトロニクス株式会社 半導体装置及びその異常検出方法
US8996906B1 (en) * 2010-05-13 2015-03-31 Tabula, Inc. Clock management block
US9025713B2 (en) * 2013-10-04 2015-05-05 M31 Technology Corporation Method for portable device processing data based on clock extracted from data from host
US9367081B2 (en) * 2014-09-17 2016-06-14 Apple Inc. Method for synchronizing independent clock signals
US9509318B2 (en) * 2015-03-13 2016-11-29 Qualcomm Incorporated Apparatuses, methods, and systems for glitch-free clock switching
JP2017046203A (ja) * 2015-08-27 2017-03-02 株式会社東芝 半導体デバイス

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040225836A1 (en) * 2003-05-07 2004-11-11 Sunplus Technology Co., Ltd. Portable USB storage device capable of being set to device mode or host mode
US7506810B2 (en) * 2004-06-15 2009-03-24 Stmicroelectronics Limited Card detection
US7711974B1 (en) * 2006-09-29 2010-05-04 Cirrus Logic, Inc. SCLK auto-detection and generation in various serial port modes
US20080313487A1 (en) * 2007-06-12 2008-12-18 Yoshinori Mochizuki Processing device and clock control method
US20100097149A1 (en) * 2008-10-17 2010-04-22 Ken Yeung Methods, Algorithms, Circuits, and Systems for Determining a Reference Clock Frequency and/or Locking a Loop Oscillator
US20120049919A1 (en) * 2010-08-31 2012-03-01 Kabushiki Kaisha Toshiba Sampling phase correcting host controller, semiconductor device and method
US20120274146A1 (en) * 2011-05-01 2012-11-01 Steven Patrick Laur Advanced clock synchronization circuit for switch mode power supplies
US20140380083A1 (en) * 2013-06-21 2014-12-25 Tal Sharifie Out-of-band signal detection by host interfaces of storage modules
US9292038B1 (en) * 2014-11-03 2016-03-22 Texas Instruments Incorporated Synchronization circuit

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