JP5815999B2 - 位相固定ループ - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
320:ローパスフィルタ部
330:制御部
340:オシレータ部
350:初期値提供部
410:位相比較部
420:チャージポンプ部
430:ループフィルタ
440:オシレータ部
450:初期値提供部
Claims (8)
- 入力クロックの位相とフィードバッククロックの位相とを比較する位相比較部と、
前記位相比較部の比較結果に応じて周波数制御信号を生成する制御部と、
前記周波数制御信号に応答して出力クロックを生成するオシレータ部と、
前記入力クロックの周波数を検出して、検出結果に応じて初期値を前記制御部に提供する初期値提供部と、
を備え、
前記初期値提供部が、サンプリング基準信号を所定の遅延値で順次遅延させた第1ないし第N遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出することを特徴とする位相固定ループ。 - 前記位相固定ループが、前記位相比較部の比較結果を前記制御部に伝達するためのローパスフィルタ部をさらに備えることを特徴とする請求項1に記載の位相固定ループ。
- 入力クロックの位相とフィードバッククロックの位相とを比較する位相比較部と、
前記位相比較部の比較結果に応じて周波数制御信号を生成する制御部と、
前記周波数制御信号に応答して出力クロックを生成するオシレータ部と、
前記入力クロックの周波数を検出して、検出結果に応じて初期値を前記制御部に提供する初期値提供部と、
を備え、
前記初期値提供部が、前記入力クロックの周波数検出のために、
サンプリング基準信号を第1遅延値で順次遅延させた第1ないし第N遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出する第1ステップと、
前記第1ステップの検出結果、前記入力クロックの周波数検出に失敗した場合に、前記第1遅延値より大きい第2遅延値で前記サンプリング基準信号を遅延させて、前記第1ないし第N遅延信号を改めて生成し、改めて生成された前記第1ないし第N遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出する第2ステップとを行うように構成されていることを特徴とする位相固定ループ。 - 前記第1ステップを行った結果、前記入力クロックの周波数が検出されると、前記初期値提供部の周波数検出動作を完了するように構成されていることを特徴とする請求項3に記載の位相固定ループ。
- 入力クロックの位相とフィードバッククロックの位相とを比較する位相比較部と、
前記位相比較部の比較結果に応答して充電電流および放電電流を生成するチャージポンプ部と、
前記充電電流および前記放電電流に応答して制御電圧を生成するループフィルタと、
前記制御電圧に応答して出力クロックを生成するオシレータ部と、
前記入力クロックの周波数を検出して、検出結果に応じて初期制御電圧で前記ループフィルタを充電する初期値提供部と、
を備え、
前記初期値提供部が、
サンプリング基準信号を所定の遅延値で順次遅延させた第1ないし第N遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出するように構成されていることを特徴とする位相固定ループ。 - 入力クロックの位相とフィードバッククロックの位相とを比較する位相比較部と、
前記位相比較部の比較結果に応答して充電電流および放電電流を生成するチャージポンプ部と、
前記充電電流および前記放電電流に応答して制御電圧を生成するループフィルタと、
前記制御電圧に応答して出力クロックを生成するオシレータ部と、
前記入力クロックの周波数を検出して、検出結果に応じて初期制御電圧で前記ループフィルタを充電する初期値提供部と、
を備え、
前記初期値提供部が、前記入力クロックの周波数が高く検出されるほど前記初期制御電圧を高く設定するように構成されていることを特徴とする位相固定ループ。 - 入力クロックの位相とフィードバッククロックの位相とを比較する位相比較部と、
前記位相比較部の比較結果に応答して充電電流および放電電流を生成するチャージポンプ部と、
前記充電電流および前記放電電流に応答して制御電圧を生成するループフィルタと、
前記制御電圧に応答して出力クロックを生成するオシレータ部と、
前記入力クロックの周波数を検出して、検出結果に応じて初期制御電圧で前記ループフィルタを充電する初期値提供部と、
を備え、
前記初期値提供部が、前記入力クロックの周波数検出のために、
サンプリング基準信号を第1遅延値で順次遅延させた第1ないし第N遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出する第1ステップと、
前記第1ステップの検出結果、前記入力クロックの周波数検出に失敗した場合に、前記第1遅延値より大きい第2遅延値で前記サンプリング基準信号を遅延させて、前記第1ないし第Nサンプリング基準信号を遅延させて、前記第1ないし第N遅延信号を改めて生成し、改めて生成された前記第1ないし第N遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出する第2ステップとを行うように構成されていることを特徴とする位相固定ループ。 - 前記第1ステップを行った結果、前記入力クロックの周波数が検出されると、前記初期値提供部の周波数検出動作を完了するように構成されていることを特徴とする請求項7に記載の位相固定ループ。
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