JP5815999B2

JP5815999B2 - 位相固定ループ

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Publication number: JP5815999B2
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Inventors: 海郎崔; 龍珠金; 在旻張
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Description

本発明は位相固定ループ（ＰＬＬ：ＰｈａｓｅｌｏｃｋｅｄＬｏｏｐ）のロッキングタイム（ｌｏｃｋｉｎｇｔｉｍｅ）を減らす技術に関するものである。

外部のレファレンスクロック（ｒｅｆｅｒｅｎｃｅｃｌｏｃｋ）を入力として内部クロックを生成する技術は、高速同期システム（ｈｉｇｈｓｐｅｅｄｓｙｎｃｈｒｏｎｏｕｓｓｙｓｔｅｍ）に必須の要素である。最近ではモバイル機器でも高速同期システムが適用されている。一般的に、周波数が高まるほどシステムで消費する電力が増加することになるため、モバイル機器では特に電力消費を減らすための技術が必要となる。

電力消費を減らすことを目的として、微細工程を利用して寄生（ｐａｒａｓｉｔｉｃ）成分を減少させ、電源電圧のレベルを低下させるなどの物理的な方法を利用することができるが、これには追加的な費用が発生する。したがって、システムの内部で電力消費を減らす方法が効果的である。このために、システムの内部で使用中でない回路を切断する方法を適用したり、該当回路の動作周波数を低下させる方法が多く使用される。このように、回路を接続または切断したり、その周波数を素早く変更することができるほど、より多くの場合において電力消費を減少させることができるようになる。

したがって、内部クロックを生成する位相固定ループ（ＰＬＬ）のような回路において、ロッキングタイムを減らすのは大変重要なことである。

図１は従来の位相固定ループの構成図である。

図１に示されたように、位相固定ループは、位相比較部１１０と、ローパスフィルタ部１２０と、制御部１３０と、オシレータ部１４０とを備える。

位相比較部１１０は、入力クロックＣＬＫ＿ＩＮの位相とフィードバッククロックＣＬＫ＿ＦＢの位相とを比較して、その結果をアップ信号ＵＰとダウン信号ＤＮとして出力する。

ローパスフィルタ部１２０は、アップ信号ＵＰおよびダウン信号ＤＮに含まれているノイズ（ｎｏｉｓｅ）をフィルタリングする役割を果たす。

制御部１３０は、ローパスフィルタ部１２０によってノイズが除去されたアップ信号ＵＰおよびダウン信号ＤＮに応答して、オシレータ制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳを生成する。制御部１３０は、アップ信号ＵＰが活性化されたのか、またはダウン信号ＤＮが活性化されたのかに応じて、オシレータ部１４０で生成するクロックＣＬＫ＿ＯＵＴの周波数を増加または低下させるように、オシレータ制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳを生成する。

オシレータ部１４０は、オシレータ制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳに応答して出力クロックＣＬＫ＿ＯＵＴを生成する。出力クロックＣＬＫ＿ＯＵＴの周波数（ｆｒｅｑｕｅｎｃｙ）は、オシレータ制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳによって決定される。このようなオシレータ部１４０を一般的にＤＣＯ（Ｄｉｇｉｔａｌ−ＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）という。

図１では、出力クロックＣＬＫ＿ＯＵＴがフィードバッククロックＣＬＫ＿ＦＢにフィードバック（ｆｅｅｄｂａｃｋ）される経路に（すなわち、フィードバックループに）何の回路も備えないものを例示したが、入力クロックＣＬＫ＿ＩＮおよび出力クロックＣＬＫ＿ＯＵＴの周波数を異なるようにしようとする場合には、フィードバックループに分周器（ｄｉｖｉｄｅｒ）をさらに備えることができる。

位相固定ループは、出力クロックＣＬＫ＿ＯＵＴの初期周波数（例、３００ＭＨｚ）から動作を開始し、位相比較部１１０の位相比較結果に応じて周波数を増加または低下させる方法で動作し、出力クロックＣＬＫ＿ＯＵＴが目標とする周波数に到達すると、それ以上出力クロックＣＬＫ＿ＯＵＴの周波数を変更させない。これを位相固定ループがロッキング（ｌｏｃｋｉｎｇ）されたと表現する。

参考として、図１のようにフィードバックループに分周器が備えられていない場合には、出力クロックＣＬＫ＿ＯＵＴの目標周波数は入力クロックＣＬＫ＿ＩＮの周波数と同一である。もし、フィードバックループに分周器が備えられた場合には、出力クロックＣＬＫ＿ＯＵＴの目標周波数は入力クロックＣＬＫ＿ＩＮの周波数のＮ（分周比）倍となる。

図２Ａ、図２Ｂは、位相固定ループの動作で出力クロックＣＬＫ＿ＯＵＴの周波数が目標周波数に向かって変わって行く過程を示した図である。

図２Ａは、出力クロックＣＬＫ＿ＯＵＴの目標周波数ＴＡＲＧＥＴが３００ＭＨｚの場合の動作を示したものである。出力クロックＣＬＫ＿ＯＵＴは、初期値ＩＮＩである２００ＭＨｚからスタートし、位相比較部１１０および制御部１３０の動作によって順次周波数が増加し、出力クロックＣＬＫ＿ＯＵＴの周波数が３００ＭＨｚに到達すると、位相固定ループがロッキングされる。図２Ａの場合には、設定された出力クロックＣＬＫ＿ＯＵＴの初期値ＩＮＩと出力クロックＣＬＫ＿ＯＵＴの目標周波数ＴＡＲＧＥＴとが１００ＭＨｚの差異を有するため、ロッキングタイムｔＬＯＣＫが比較的短い。

図２Ｂは、出力クロックＣＬＫ＿ＯＵＴの目標周波数ＴＡＲＧＥＴが６００ＭＨｚの場合の動作を示したものである。出力クロックＣＬＫ＿ＯＵＴは、初期値ＩＮＩである２００ＭＨｚからスタートし、位相比較部１１０および制御部１３０の動作によって順次周波数が増加し、出力クロックＣＬＫ＿ＯＵＴの周波数が６００ＭＨｚに到達すると、位相固定ループがロッキングされる。図２Ｂの場合には、設定された出力クロックＣＬＫ＿ＯＵＴの初期値ＩＮＩと出力クロックＣＬＫ＿ＯＵＴの目標周波数ＴＡＲＧＥＴとが大きい差異を有するため、ロッキングタイムｔＬＯＣＫが非常に長い。

従来の位相固定ループは、出力クロックの目標周波数に応じてロッキングタイムが変化する。特に、出力クロックの目標周波数と出力クロックの初期値との間に大きな差異が生じる場合には、ロッキングタイムが非常に長くかかる。

さらには、最近のシステムは固定された動作周波数ではなく可変する多様な動作周波数で動作するため、上記のような位相固定ループのロッキングタイムは大きな問題になりうる。

米国特許第７，５７７，２２５号明細書米国特許第７，１１６，７４３号明細書米国特許第７，６０２，２２３号明細書米国特許第６，３２６，８２６号明細書国際公開第２００５／００８８９４号米国特許第７，５７３，９５５号明細書米国特許第７，５４５，２２２号明細書米国特許第５，４９５、２０５号明細書

本発明は、前記した従来技術の問題点を解決するために提案されたもので、位相固定ループのロッキングタイムを減らすことにその目的がある。

特に、ターゲット値（出力クロックの目標周波数）が変化しても、位相固定ループが常に短いロッキングタイムを有するようにすることにその目的がある。

前記した目的を達成するための本発明に係る位相固定ループは、入力クロックの位相とフィードバッククロックの位相とを比較する位相比較部と、前記位相比較部の比較結果に応じて周波数制御信号を生成する制御部と、前記周波数制御信号に応答して出力クロックを生成するオシレータ部と、前記入力クロックの周波数を検出して、検出結果に応じて初期値を前記制御部に提供する初期値提供部とを備えている。

前記位相固定ループが、前記位相比較部の比較結果を前記制御部に伝達するためのローパスフィルタ部をさらに備えていてもよい。

また、本発明に係る位相固定ループが、入力クロックの位相とフィードバッククロックの位相とを比較する位相比較部と、前記位相比較部の比較結果に応答して充電電流および放電電流を生成するチャージポンプ部と、前記充電電流および前記放電電流に応答して制御電圧を生成するループフィルタと、前記制御電圧に応答して出力クロックを生成するオシレータ部と、前記入力クロックの周波数を検出して、検出結果に応じて初期制御電圧で前記ループフィルタを充電する初期値提供部とを備えている。

また、本発明に係る位相固定ループの動作方法は、入力クロックの周波数を検出するステップと、前記周波数検出結果に応じて出力クロックの初期周波数を決定するステップと、前記入力クロックの位相とフィードバッククロックの位相とを比較するステップと、前記位相比較結果に応じて前記出力クロックの周波数を増加または低下させるステップとを含んでいる。

本発明によれば、位相固定ループに入力される入力クロックの周波数が検出され、検出された周波数に基づいて位相固定ループから出力される出力クロックの初期周波数が決定される。したがって、出力クロックの目標周波数と類似した初期周波数から位相固定ループが動作を開始することになり、その結果、ロッキングタイムを大幅に短くすることができる。

従来の位相固定ループの構成図である。位相固定ループの動作において出力クロックＣＬＫ＿ＯＵＴの周波数が目標周波数に向かって変わって行く過程を示した図である。位相固定ループの動作において出力クロックＣＬＫ＿ＯＵＴの周波数が目標周波数に向かって変わって行く過程を示した図である。本発明の一実施形態による位相固定ループの構成図である。本発明の別の実施形態による位相固定ループの構成図である。初期値提供部３５０、４５０におけるオーバーサンプリング方式による入力クロックＣＬＫ＿ＩＮの周波数検出を説明するための図である。図５と異なるオーバーサンプリング方式により初期値提供部３５０、４５０が入力クロックＣＬＫ＿ＩＮの周波数を検出することを説明するための図である。本発明に係る位相固定ループの動作において出力クロックＣＬＫ＿ＯＵＴの周波数が目標周波数に向かって変わって行く過程を示した図である。本発明に係る位相固定ループの動作において出力クロックＣＬＫ＿ＯＵＴの周波数が目標周波数に向かって変わって行く過程を示した図である。

以下、本発明が属する技術分野の通常の知識を有する者が本発明の技術的思想を実施できる程度に、本発明の実施形態を添付図面を参照して詳細に説明する。

図３は、本発明の一実施形態による位相固定ループの構成図である。

図３に示されたように、位相固定ループは、入力クロックＣＬＫ＿ＩＮの位相とフィードバッククロックＣＬＫ＿ＦＢの位相とを比較する位相比較部３１０と、位相比較部３１０の比較結果ＵＰ、ＤＮに応じて周波数制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳを生成する制御部３３０と、周波数制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳに応答して出力クロックＣＬＫ＿ＯＵＴを生成するオシレータ部３４０と、入力クロックＣＬＫ＿ＩＮの周波数を検出して、検出結果に応じて初期値情報ＩＮＩ＿ＶＡＬＵＥを制御部３３０に提供する初期値提供部３５０とを備える。

そして、位相比較部３１０の比較結果ＵＰ、ＤＮを制御部３３０に伝達するためのローパスフィルタ部３２０をさらに備えることができる。

位相比較部３１０は、入力クロックＣＬＫ＿ＩＮの位相とフィードバッククロックＣＬＫ＿ＦＢの位相とを比較して、その結果をアップ信号ＵＰまたはダウン信号ＤＮとして出力する。

ローパスフィルタ部３２０は、アップ信号ＵＰまたはダウン信号ＤＮに含まれているノイズをフィルタリング（ｆｉｌｔｅｒｉｎｇ）する役割を果たす。ローパスフィルタ部３２０の役割はノイズを除去することであるため、位相固定ループ内にローパスフィルタ部３３０を備えていなくてもよい。もちろん、ローパスフィルタ部３３０が省略される場合には、位相固定ループの動作が少し不安定になることもある。

制御部３３０は、ローパスフィルタ部３２０によってノイズが除去されたアップ信号ＵＰまたはダウン信号ＤＮに応答して、オシレータ制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳを生成する。制御部３３０は、アップ信号ＵＰが活性化されたのか、またはダウン信号ＤＮが活性化されたのかに応じて、オシレータ部３４０で生成するクロックＣＬＫ＿ＯＵＴの周波数を増加または低下させるように、オシレータ制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳを生成する。

従来の制御部（図１に符号１３０で示す）は、あらかじめ定められた初期値でオシレータ制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳを生成したが、本発明の制御部３３０は、初期値提供部３５０から伝達される初期値情報ＩＮＩ＿ＶＡＬＵＥに応じて出力クロックＣＬＫ＿ＯＵＴの初期値を定める。例えば、初期値提供部３５０が、出力クロックＣＬＫ＿ＯＵＴの初期値を４００ＭＨｚに指示する情報ＩＮＩ＿ＶＡＬＵＥを提供すると、出力クロックＣＬＫ＿ＯＵＴが４００ＭＨｚの初期値を有するようにオシレータ制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳを生成する。同様に、初期値提供部３５０が、出力クロックＣＬＫ＿ＯＵＴの初期値を６００ＭＨｚに指示する情報ＩＮＩ＿ＶＡＬＵＥを提供すると、出力クロックＣＬＫ＿ＯＵＴが６００ＭＨｚの初期値を有するようにオシレータ制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳを生成する。

初期値提供部３５０から提供された初期値情報ＩＮＩ＿ＶＡＬＵＥによって出力クロックＣＬＫ＿ＯＵＴの初期値が定められた以後には、制御部３３０は、入力されたアップ信号ＵＰまたはダウン信号ＤＮに応答して、出力クロックＣＬＫ＿ＯＵＴの初期値ＩＮＩ＿ＶＡＬＵＥから出力クロックＣＬＫ＿ＯＵＴの周波数を増加または低下させるように制御する。

オシレータ部３４０は、オシレータ制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳに応答して出力クロックＣＬＫ＿ＯＵＴを生成する。これは、出力クロックＣＬＫ＿ＯＵＴの周波数がオシレータ制御信号ＤＣＯ＿ＣＯＮＴＲＯＬ＿ＳＩＧＮＡＬＳによって決定されるということを意味する。このようなオシレータ部３４０を一般的にＤＣＯという。

初期値提供部３５０は、入力クロックＣＬＫ＿ＩＮの周波数を検出して、検出結果に応じて初期値情報ＩＮＩ＿ＶＡＬＵＥを制御部３３０に提供する。出力クロックＣＬＫ＿ＯＵＴの目標周波数は入力クロックＣＬＫ＿ＩＮによって決定される。フィードバックループが分周器を備えていない場合（すなわち、ＣＬＫ＿ＯＵＴ＝ＣＬＫ＿ＦＢの場合）には、出力クロックＣＬＫ＿ＯＵＴの目標周波数が入力クロックＣＬＫ＿ＩＮと同一の周波数となり、フィードバックループが分周比１／Ｎである分周器を備えている場合には、出力クロックＣＬＫ＿ＯＵＴの目標周波数は入力クロックＣＬＫ＿ＩＮの周波数のＮ倍となる。したがって、初期値提供部３５０が入力クロックＣＬＫ＿ＩＮの周波数を検出すると、出力クロックＣＬＫ＿ＯＵＴの目標周波数とほとんど類似した値を初期値情報ＩＮＩ＿ＶＡＬＵＥとして制御部３３０に提供することができる。また、初期値提供部３５０が、入力クロックＣＬＫ＿ＩＮの周波数を正確でなくとも概略的に検出しても、出力クロックＣＬＫ＿ＯＵＴの目標周波数と類似した値を初期値情報ＩＮＩ＿ＶＡＬＵＥとして制御部３３０に提供することができる。

初期値提供部３５０は、オーバーサンプリング（ｏｖｅｒｓａｍｐｌｉｎｇ）方式を利用して入力クロックＣＬＫ＿ＩＮの周波数を検出することができるが、オーバーサンプリングについては図と共に後述する。

図４は、本発明の別の実施形態による位相固定ループの構成図である。

図４では、図３の実施形態（デジタル方式）とは対照的に、アナログ方式の位相固定ループに本発明が適用された実施形態を示した。図４に示されたように、位相固定ループは、入力クロックＣＬＫ＿ＩＮの位相とフィードバッククロックＣＬＫ＿ＦＢの位相とを比較する位相比較部４１０と、位相比較部４１０の比較結果ＵＰ、ＤＮに応答して充電電流（ｃｈａｒｇｉｎｇｃｕｒｒｅｎｔ）と放電電流（ｄｉｓｃｈａｒｇｉｎｇｃｕｒｒｅｎｔ）を生成するチャージポンプ部４２０と、充電電流または放電電流に応答して制御電圧ＶＣＴＲＬを生成するループフィルタ４３０と、制御電圧ＶＣＴＲＬに応答して出力クロックＣＬＫ＿ＯＵＴを生成するオシレータ部４４０と、入力クロックＣＬＫ＿ＩＮの周波数を検出して、検出結果に応じて初期制御電圧ＩＮＩ＿ＶＣＴＲＬでループフィルタ４３０を充電する初期値提供部４５０とを備える。

位相比較部４１０は、入力クロックＣＬＫ＿ＩＮの位相とフィードバッククロックＣＬＫ＿ＦＢの位相とを比較して、その結果をアップ信号またはダウン信号として出力する。

チャージポンプ部４２０は、アップ信号ＵＰまたはダウン信号ＤＮに応答して充電電流または放電電流を生成する。充電電流は制御電圧ＶＣＴＲＬのレベルを増加させるための電流であり、放電電流は制御電圧ＶＣＴＲＬのレベルを低下させるための電流である。したがって、チャージポンプ部４２０が充電電流を生成すると、ループフィルタ４３０に充電された電圧ＶＣＴＲＬのレベルが増加し、チャージポンプ部４２０が放電電流を生成すると、ループフィルタ４３０に充電された電圧ＶＣＴＲＬのレベルが低下する。

オシレータ部４４０は、ループフィルタ４３０に充電されている制御電圧ＶＣＴＲＬに応答して出力クロックＣＬＫ＿ＯＵＴを生成する。制御電圧ＶＣＴＲＬのレベルが高いほど出力クロックＣＬＫ＿ＯＵＴの周波数は増加し、制御電圧ＶＣＴＲＬのレベルが低いほど出力クロックＣＬＫ＿ＯＵＴの周波数は低下する。このようなオシレータ部４４０を一般的にＶＣＯ（Ｖｏｌｔａｇｅ−ＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）と呼ぶ。

初期値提供部４５０は、入力クロックＣＬＫ＿ＩＮの周波数を検出して、検出結果に応じて生成された初期制御電圧ＩＮＩ＿ＶＣＴＲＬでループフィルタ４３０を充電する。出力クロックＣＬＫ＿ＯＵＴの目標周波数は入力クロックＣＬＫ＿ＩＮによって決定される。フィードバックループが分周器を備えていない場合には、出力クロックＣＬＫ＿ＯＵＴの目標周波数が入力クロックＣＬＫ＿ＩＮと同一の周波数になり、フィードバックループが分周比１／Ｎである分周器を備えている場合には、出力クロックＣＬＫ＿ＯＵＴの目標周波数は入力クロックＣＬＫ＿ＩＮの周波数のＮ倍となる。したがって、初期値提供部４５０が入力クロックＣＬＫ＿ＩＮの周波数を検出すると、出力クロックＣＬＫ＿ＯＵＴの目標周波数とほとんど類似した値が出力クロックＣＬＫ＿ＯＵＴの初期値になるように、制御電圧ＶＣＴＲＬの初期値を設定することができる。初期値提供部４５０が入力クロックＣＬＫ＿ＩＮの周波数を検出した結果、入力クロックＣＬＫ＿ＩＮの周波数が高い場合には初期制御電圧ＩＮＩ＿ＶＣＴＲＬを高く設定し、入力クロックＣＬＫ＿ＩＮの周波数が低い場合には初期制御電圧ＩＮＩ＿ＶＣＴＲＬを低く設定して、ループフィルタ４３０を充電する。初期値提供部４５０は、オーバーサンプリング方式を利用して入力クロックＣＬＫ＿ＩＮの周波数を測定することができるが、オーバーサンプリングについての説明は図と共に後述する。

図３の初期値提供部３５０はデジタル方式の情報ＩＮＩ＿ＶＡＬＵＥを制御部に提供する反面、図４の初期値提供部４５０は、アナログ方式の初期制御電圧ＩＮＩ＿ＶＣＴＲＬでループフィルタ４３０を充電するという点が互いに異なる。

本発明によれば、位相固定ループの動作初期に、初期値提供部４５０によって入力クロックＣＬＫ＿ＩＮの周波数が測定され、その結果生成された初期制御電圧ＩＮＩ＿ＶＣＴＲＬでループフィルタ４３０が充電される。そしてそれ以後は、位相比較部４１０の比較結果ＵＰ、ＤＮに応じて制御電圧ＶＣＴＲＬが増加または低下され、出力クロックＣＬＫ＿ＯＵＴの周波数が調節される。出力クロックＣＬＫ＿ＯＵＴの初期周波数を目標周波数とほとんど類似するように設定することが可能なため、本発明の位相固定ループは速く目標周波数に到達することができる。すなわち、速いロッキングが可能である。

簡単にまとめると、本発明の位相固定ループは、オープンループ（ｏｐｅｎｌｏｏｐ）方式を利用して短い時間内で出力クロックＣＬＫ＿ＯＵＴの周波数を目標周波数と類似するようにさせ、それ以後は、クローズドループ（ｃｌｏｓｅｄｌｏｏｐ）方式を利用して出力クロックＣＬＫ＿ＯＵＴの周波数を目標周波数と正確に一致させるように動作する。

図５は、初期値提供部３５０、４５０におけるオーバーサンプリング方式による入力クロックＣＬＫ＿ＩＮの周波数検出を説明するための図である。

初期値提供部３５０、４５０は、サンプリング基準信号ＳＡＭＰＬＥ０を所定遅延値で順次遅延させ、複数のサンプリング基準信号ＳＡＭＰＬＥ１〜Ｎを生成する。例えば、サンプリング基準信号ＳＡＭＰＬＥ１は、サンプリング基準信号ＳＡＭＰＬＥ０が０．２ｎｓの分だけ遅延した信号であり、サンプリング基準信号ＳＡＭＰＬＥ２は、サンプリング基準信号ＳＡＭＰＬＥ１が０．２ｎｓの分だけ遅延した信号である。

複数のサンプリング基準信号ＳＡＭＰＬＥ０〜Ｎが得られれば、複数のサンプリング基準信号ＳＡＭＰＬＥ０〜Ｎそれぞれの立上りエッジ（ｒｉｓｉｎｇｅｄｇｅ）で、入力クロックＣＬＫ＿ＩＮの論理値をサンプリングする。図５の下段はまさにこのような過程を表す。左側から一番目の矢印は、サンプリング基準信号ＳＡＭＰＬＥ０の立上りエッジで入力クロックＣＬＫ＿ＩＮの論理値をサンプリングした結果「０」が検出されたことを表し、２番目の矢印は、サンプリング信号ＳＡＭＰＬＥ１の立上りエッジで入力クロックＣＬＫ＿ＩＮの論理値をサンプリングした結果「０」が検出されたことを表す。同様に、３番目〜９番目の矢印は、各々サンプリング基準信号ＳＡＭＰＬＥ２〜８の立上りエッジで入力クロックＣＬＫ＿ＩＮの論理値をサンプリングした結果「１」、「１」、「１」、「１」、「１」、「０」、「０」が検出されたことを表す。

サンプリング基準信号ＳＡＭＰＬＥ０、１の立上りエッジでは「０」がサンプリングされ、サンプリング基準信号ＳＡＭＰＬＥ２〜６の立上りエッジでは「１」がサンプリングされ、サンプリング基準信号ＳＡＭＰＬＥ７、８の立上りエッジではまた「０」がサンプリングされる。このように、「０」→「１」→「０」でサンプリングされた場合の「１」がサンプリングされた区間の長さが、まさに入力クロックＣＬＫ＿ＩＮの活性化区間の長さ（パルス幅）であるということができる。図５の場合には「１」が５回検出されており、サンプリング基準信号ＳＡＭＰＬＥ０〜Ｎ間の遅延値の差が０．２ｎｓであるため、結局０．２ｎｓ×５＝１ｎｓが入力クロックＣＬＫ＿ＩＮのパルス幅（半周期の長さ）と結論付けることができ、その結果、入力クロックＣＬＫ＿ＩＮの周波数は１／（０．２ｎｓ×５×２）＝５００ＭＨｚと結論付けることができる。

もし、サンプリング結果「１」→「０」→「１」がサンプリングされたとすると、「０」がサンプリングされた区間の長さを測定して、入力クロックＣＬＫ＿ＩＮの周波数を感知できることはもちろんである。また、サンプリング基準信号ＳＡＭＰＬＥ０〜Ｎの個数およびサンプリング基準信号ＳＡＭＰＬＥ〜Ｎ間の遅延値も必要に応じて変更することができる。

このような方式をオーバーサンプリング方式という。本発明の初期値提供部３５０、４５０は、オーバーサンプリング方式で入力クロックＣＬＫ＿ＩＮの周波数を検出し、これを利用して初期値を設定する。

サンプリング基準信号ＳＡＭＰＬＥ０には、立上りエッジを有するどのような信号も使用することができ、位相固定ループが適用されるシステム内で使用される信号のうちの１つを利用することができる。また、入力クロックＣＬＫ＿ＩＮおよび出力クロックＣＬＫ＿ＯＵＴも立上りエッジを有するため、これらをサンプリング基準信号として利用することもできる。

図６は、図５と異なるオーバーサンプリング方式により初期値提供部３５０、４５０が入力クロックＣＬＫ＿ＩＮの周波数を検出することを説明するための図である。

入力クロックＣＬＫ＿ＩＮの周波数を検出するために（ａ）、（ｂ）、（ｃ）の過程を経るが、各過程について説明する。

（ａ）過程では、初期値提供部３５０は、サンプリング基準信号（ＳＡＭＰＬＥ０、図６に図示していない。図５を参照）を第１遅延値で順次遅延させ、複数のサンプリング信号ＳＡＭＰＬＥ＜１：Ｎ＞を生成する。そして、複数のサンプリング基準信号ＳＡＭＰＬＥ＜０：Ｎ＞の各々の立上りエッジ（図面の矢印）で入力クロックＣＬＫ＿ＩＮの論理値をサンプリングする。入力クロックＣＬＫ＿ＩＮの論理値が「０」→「１」→「０」とサンプリングされるか又は「１」→「０」→「１」とサンプリングされてはじめて入力クロックの周波数が分かるが、図６の（ａ）過程では、入力クロックが「０」→「１」とのみサンプリングされたため、入力クロックＣＬＫ＿ＩＮの周波数が検出されなかった場合を表す。

（ｂ）過程では、（ａ）過程で入力クロックＣＬＫ＿ＩＮの周波数検出に失敗したため、今度は第１遅延値よりさらに大きい第２遅延値でサンプリング基準信号ＳＡＭＰＬＥ０を順次遅延させ、改めて複数のサンプリング信号ＳＡＭＰＬＥ＜１：Ｎ＞を生成する。そして、改めて生成された複数のサンプリング基準信号ＳＡＭＰＬＥ＜０：Ｎ＞の各々の立上りエッジで入力クロックＣＬＫ＿ＩＮの論理値をサンプリングする。

図６の（ｂ）過程でも（ａ）過程と同様に入力クロックＣＬＫ＿ＩＮが「０」→「１」とのみサンプリングされたため、入力クロックＣＬＫ＿ＩＮの周波数検出に失敗したことを表す。

（ｃ）過程では、（ｂ）過程で入力クロックＣＬＫ＿ＩＮの周波数検出に失敗したため、今度は第２遅延値よりさらに大きい第３遅延値でサンプリング基準信号ＳＡＭＰＬＥ０を順次遅延させ、改めて複数のサンプリング信号ＳＡＭＰＬＥ＜１：Ｎ＞を生成する。そして、改めて生成された複数のサンプリング基準信号ＳＡＭＰＬＥ＜０：Ｎ＞の各々の立上りエッジで入力クロックＣＬＫ＿ＩＮの論理値をサンプリングする。（ｃ）過程の場合には、入力クロックＣＬＫ＿ＩＮの論理値が「０」→「１」→「０」とサンプリングされたため、入力クロックＣＬＫ＿ＩＮの周波数検出に成功したことになる。

過程（ａ）→（ｂ）→（ｃ）の順にサンプリング基準信号ＳＡＭＰＬＥ＜０：Ｎ＞間の遅延値が増える。サンプリング基準信号ＳＡＭＰＬＥ＜０：Ｎ＞間の遅延値が小さければ、入力クロックＣＬＫ＿ＩＮの周波数をさらに高い解像度（ｒｅｓｏｌｕｔｉｏｎ）で検出することができる。しかし、サンプリング基準信号ＳＡＭＰＬＥ＜０：Ｎ＞間の遅延値が小さい場合には、入力クロックＣＬＫ＿ＩＮの周波数検出に失敗することもある。そのため、初期にはサンプリング基準信号ＳＡＭＰＬＥ＜０：Ｎ＞間の遅延値を小さく設定して、入力クロックＣＬＫ＿ＩＮの周波数検出に失敗した場合には、改めてサンプリング基準信号ＳＡＭＰＬＥ＜０：Ｎ＞間の遅延値を次第に増やして周波数を検出することが好ましい。

すなわち、まず（ａ）過程のような方式で入力クロックＣＬＫ＿ＩＮの周波数を検出した以後、周波数の検出に成功すると動作を止め、周波数の検出に失敗すると（ｂ）過程のような方式で入力クロックＣＬＫ＿ＩＮの周波数を検出することができる。もちろん、（ｂ）過程のような方式で再び入力クロックＣＬＫ＿ＩＮの周波数の検出に失敗すると、（ｃ）過程のような方式による入力クロックＣＬＫ＿ＩＮの周波数検出動作を改めて行うことができる。

図７Ａ、７Ｂは、本発明に係る位相固定ループの動作で出力クロックＣＬＫ＿ＯＵＴの周波数が目標周波数に向かって変わって行く過程を示した図である。

図７Ａは、出力クロックＣＬＫ＿ＯＵＴの目標周波数ＴＡＲＧＥＴが３００ＭＨｚの場合の動作を示している。初期値提供部３５０、４５０の動作によって、出力クロックＣＬＫ＿ＯＵＴの初期値ＩＮＩが３００ＭＨｚの近辺に設定され、初期値ＩＮＩから出力クロックＣＬＫ＿ＯＵＴの周波数が増加して目標周波数ＴＡＲＧＥＴに到達するため、非常に短いロッキングタイムｔＬＯＣＫとなることを確認することができる。

図７Ｂは、出力クロックＣＬＫ＿ＯＵＴの目標周波数ＴＡＲＧＥＴが６００ＭＨｚの場合の動作を示している。初期値提供部３５０、４５０の動作によって、出力クロックＣＬＫ＿ＯＵＴの初期値ＩＮＩが６００ＭＨｚの近辺に設定され、初期値ＩＮＩから出力クロックＣＬＫ＿ＯＵＴの周波数が増加して目標周波数ＴＡＲＧＥＴに到達するため、非常に短いロッキングタイムｔＬＯＣＫとなることを確認することができる。

このように、本発明によれば、入力クロックＣＬＫ＿ＩＮがどのような周波数を有していても（すなわち、出力クロックＣＬＫ＿ＯＵＴがどのような目標周波数を有していても）、常に、出力クロックＣＬＫ＿ＯＵＴの目標周波数ＴＡＲＧＥＴの近傍の値を、出力クロックＣＬＫ＿ＯＵＴの初期周波数ＩＮＩとして設定することが可能である。したがって、いかなる場合にも位相固定ループのロッキングタイムｔＬＯＣＫを非常に短くすることができる。

改めて図３ないし図７Ｂを参照して、本発明に係る位相固定ループの動作方法を説明する。

（１）位相固定ループが動作を開始すると、まず初期値提供部３５０、４５０によって入力クロックＣＬＫ＿ＩＮの周波数が検出される。そして、検出された入力クロックＣＬＫ＿ＩＮの周波数に応じて、出力クロックＣＬＫ＿ＯＵＴの初期周波数が決定される。デジタル位相固定ループ（図３）では、制御部３３０に初期値情報ＩＮＩ＿ＶＡＬＵＥを提供することによって、出力クロックＣＬＫ＿ＯＵＴの初期値が設定され、アナログ位相固定ループ（図４）では、ループフィルタ４３０に初期値に対応する電圧ＩＮＩ＿ＶＣＴＲＬを充電することによって、出力クロックＣＬＫ＿ＯＵＴの初期値が設定される。

（２）出力クロックＣＬＫ＿ＯＵＴの初期値が設定された後には、入力クロックＣＬＫ＿ＩＮの位相とフィードバッククロックＣＬＫ＿ＦＢの位相とが位相比較部３１０、４１０によって比較され、その結果ＵＰ、ＤＮに応じて、出力クロックＣＬＫ＿ＯＵＴの周波数を増加または低下させる。デジタル位相固定ループ（図３）の場合には、制御部３３０およびオシレータ部３４０の動作によって出力クロックＣＬＫ＿ＯＵＴの周波数を増加または低下させ、アナログ位相固定ループ（図４）の場合には、チャージポンプ部４２０、ループフィルタ４３０、およびオシレータ部４４０の動作によって、出力クロックＣＬＫ＿ＯＵＴの周波数を増加または低下させる。ここで、入力クロックＣＬＫ＿ＩＮの位相とフィードバッククロックＣＬＫ＿ＦＢの位相とが比較され、その結果、出力クロックＣＬＫ＿ＯＵＴの周波数を調節する過程が反復的に行われる。

上記したように、本発明に係る位相固定ループは、（１）の方式で行われるオープンループ（ｏｐｅｎｌｏｏｐ）動作によって、出力クロックＣＬＫ＿ＯＵＴの初期周波数が目標周波数と類似するように設定され、（２）の方式で行われるクローズドループ（ｃｌｏｓｅｄｌｏｏｐ）動作によって、出力クロックＣＬＫ＿ＯＵＴの周波数と目標周波数とが正確に一致する。

本発明の技術思想は上記した好ましい実施形態により具体的に記述されているが、上記した実施形態はその説明のためのものであり、その制限のためのものではないということに注意しなければならない。また、本発明の技術分野における通常の知識を有する者ならば、本発明の技術思想の範囲内で多様な実施形態が可能であることが分かるであろう。

３１０：位相比較部
３２０：ローパスフィルタ部
３３０：制御部
３４０：オシレータ部
３５０：初期値提供部
４１０：位相比較部
４２０：チャージポンプ部
４３０：ループフィルタ
４４０：オシレータ部
４５０：初期値提供部

Claims

入力クロックの位相とフィードバッククロックの位相とを比較する位相比較部と、
前記位相比較部の比較結果に応じて周波数制御信号を生成する制御部と、
前記周波数制御信号に応答して出力クロックを生成するオシレータ部と、
前記入力クロックの周波数を検出して、検出結果に応じて初期値を前記制御部に提供する初期値提供部と、
を備え、
前記初期値提供部が、サンプリング基準信号を所定の遅延値で順次遅延させた第１ないし第Ｎ遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出することを特徴とする位相固定ループ。
前記位相固定ループが、前記位相比較部の比較結果を前記制御部に伝達するためのローパスフィルタ部をさらに備えることを特徴とする請求項１に記載の位相固定ループ。
入力クロックの位相とフィードバッククロックの位相とを比較する位相比較部と、
前記位相比較部の比較結果に応じて周波数制御信号を生成する制御部と、
前記周波数制御信号に応答して出力クロックを生成するオシレータ部と、
前記入力クロックの周波数を検出して、検出結果に応じて初期値を前記制御部に提供する初期値提供部と、
を備え、
前記初期値提供部が、前記入力クロックの周波数検出のために、
サンプリング基準信号を第１遅延値で順次遅延させた第１ないし第Ｎ遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出する第１ステップと、
前記第１ステップの検出結果、前記入力クロックの周波数検出に失敗した場合に、前記第１遅延値より大きい第２遅延値で前記サンプリング基準信号を遅延させて、前記第１ないし第Ｎ遅延信号を改めて生成し、改めて生成された前記第１ないし第Ｎ遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出する第２ステップとを行うように構成されていることを特徴とする位相固定ループ。
前記第１ステップを行った結果、前記入力クロックの周波数が検出されると、前記初期値提供部の周波数検出動作を完了するように構成されていることを特徴とする請求項３に記載の位相固定ループ。
入力クロックの位相とフィードバッククロックの位相とを比較する位相比較部と、
前記位相比較部の比較結果に応答して充電電流および放電電流を生成するチャージポンプ部と、
前記充電電流および前記放電電流に応答して制御電圧を生成するループフィルタと、
前記制御電圧に応答して出力クロックを生成するオシレータ部と、
前記入力クロックの周波数を検出して、検出結果に応じて初期制御電圧で前記ループフィルタを充電する初期値提供部と、
を備え、
前記初期値提供部が、
サンプリング基準信号を所定の遅延値で順次遅延させた第１ないし第Ｎ遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出するように構成されていることを特徴とする位相固定ループ。
入力クロックの位相とフィードバッククロックの位相とを比較する位相比較部と、
前記位相比較部の比較結果に応答して充電電流および放電電流を生成するチャージポンプ部と、
前記充電電流および前記放電電流に応答して制御電圧を生成するループフィルタと、
前記制御電圧に応答して出力クロックを生成するオシレータ部と、
前記入力クロックの周波数を検出して、検出結果に応じて初期制御電圧で前記ループフィルタを充電する初期値提供部と、
を備え、
前記初期値提供部が、前記入力クロックの周波数が高く検出されるほど前記初期制御電圧を高く設定するように構成されていることを特徴とする位相固定ループ。
入力クロックの位相とフィードバッククロックの位相とを比較する位相比較部と、
前記位相比較部の比較結果に応答して充電電流および放電電流を生成するチャージポンプ部と、
前記充電電流および前記放電電流に応答して制御電圧を生成するループフィルタと、
前記制御電圧に応答して出力クロックを生成するオシレータ部と、
前記入力クロックの周波数を検出して、検出結果に応じて初期制御電圧で前記ループフィルタを充電する初期値提供部と、
を備え、
前記初期値提供部が、前記入力クロックの周波数検出のために、
サンプリング基準信号を第１遅延値で順次遅延させた第１ないし第Ｎ遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出する第１ステップと、
前記第１ステップの検出結果、前記入力クロックの周波数検出に失敗した場合に、前記第１遅延値より大きい第２遅延値で前記サンプリング基準信号を遅延させて、前記第１ないし第Ｎサンプリング基準信号を遅延させて、前記第１ないし第Ｎ遅延信号を改めて生成し、改めて生成された前記第１ないし第Ｎ遅延信号の立上りエッジで、前記入力クロックの論理値を検出して前記入力クロックの周波数を検出する第２ステップとを行うように構成されていることを特徴とする位相固定ループ。
前記第１ステップを行った結果、前記入力クロックの周波数が検出されると、前記初期値提供部の周波数検出動作を完了するように構成されていることを特徴とする請求項７に記載の位相固定ループ。