KR101337268B1 - 클록 데이터 복원 회로 - Google Patents

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김철우
황세욱
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고려대학교 산학협력단
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Abstract

본 발명은 무작위 데이터 중 가장 작은 펄스폭을 가지는 데이터를 검출하면 바로 전압 제어 발진기의 주파수 동작 영역을 고정함으로써 클럭 신호를 빠르게 복원할 수 있는 클록 데이터 복원 회로에 관한 것이다.
일례로, 무작위 데이터를 입력받아 샘플링하는 주파수 검출기; 상기 무작위 데이터와 복원 클럭 간의 위상 차이를 검출하여 오차 신호로 출력하고, 상기 무작위 데이터를 출력 데이터로 출력하는 위상 검출기; 상기 오차 신호를 입력받아 전류 펄스를 생성하는 전하 펌프; 상기 전류 펄스를 입력받아 상기 위상 차이를 필터링하고, 발진 클럭 주파수를 제어하기 위한 제어 전압으로 바꾸는 저주파 통과 필터; 및 상기 제어 전압을 입력받아 상기 제어 전압에 대응하는 상기 복원 클럭을 상기 위상 검출기로 전송하고 출력 클럭으로 출력하는 전압 제어 발진기를 포함하며, 상기 주파수 검출기는 샘플링한 상기 무작위 데이터 중 가장 작은 펄스폭을 가지는 데이터 펄스를 검출하면 출력 코드를 고정하고 검출 정보를 생성하여 상기 전압 제어 발진기로 전달함으로써 상기 전압 제어 발진기의 동작 주파수 영역을 고정시키는 것을 특징으로 한다 클록 데이터 복원 회로가 개시된다.

Description

클록 데이터 복원 회로{Clock and data recovery circuit}
본 발명은 클록 데이터 복원 회로에 관한 것으로, 특히 무작위 데이터 중 가장 작은 펄스폭을 가지는 데이터를 검출하면 바로 전압 제어 발진기의 주파수 동작 영역을 고정함으로써 클럭 신호를 빠르게 복원할 수 있는 클록 데이터 복원 회로에 관한 것이다.
최근 수신기(Receiver; Rx)의 발전 동향을 살펴보면, 수신기의 내부에서 기준 클록원을 사용하지 않고 무작위의 데이터를 입력받아 그 데이터를 이용하여 수신기의 클록 신호를 복원하는 무기준 클록 데이터 복원회로(Referenceless clock and data recovery(CDR) circuit)의 개발이 많이 발표되었다.
그리고, 수신기 시스템에서는 송신기(Transmitter; Tx)로부터 데이터를 빠르게 수신하기 위해 수신기의 시스템 클록이 빠르게 확보되어야 하는데, 시스템 클록이 빠르게 확보되는 경우 전체 시스템의 시작 지연시간이 단축되어 보다 빠르게 시스템 동작이 시작될 수 있다.
위와 같이 수신기의 발전 동향 및 수신기 시스템의 동작 시간을 고려할 때, 무작위의 데이터를 받아도 매우 빠르게 클록 데이터 복원회로의 클록 주파수를 고정시키는 주파수 검출기의 기술이 반드시 필요하다.
그런데, 종래에는 주파수 검출기가 피드백(Feedback) 방식을 사용하여 여러 샘플의 데이터가 들어와야 주파수를 고정하는 구조이다. 이러한 구조는 전압 제어 발진기의 주파수를 고정하는데 상당한 시간을 걸리게 하고 클록 데이터 복원 회로의 고정 시간을 지연시키는 문제가 있다.
본 발명의 목적은 무작위 데이터 중 가장 작은 펄스폭을 가지는 데이터를 검출하면 바로 전압 제어 발진기의 주파수 동작 영역을 고정함으로써 클럭 신호를 빠르게 복원할 수 있는 클록 데이터 복원 회로를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 실시예에 따른 클록 데이터 복원 회로는 무작위 데이터를 입력받아 샘플링하는 주파수 검출기; 상기 무작위 데이터와 복원 클럭 간의 위상 차이를 검출하여 오차 신호로 출력하고, 상기 무작위 데이터를 출력 데이터로 출력하는 위상 검출기; 상기 오차 신호를 입력받아 전류 펄스를 생성하는 전하 펌프; 상기 전류 펄스를 입력받아 상기 위상 차이를 필터링하고, 발진 클럭 주파수를 제어하기 위한 제어 전압으로 바꾸는 저주파 통과 필터; 및 상기 제어 전압을 입력받아 상기 제어 전압에 대응하는 상기 복원 클럭을 상기 위상 검출기로 전송하고 출력 클럭으로 출력하는 전압 제어 발진기를 포함하며, 상기 주파수 검출기는 샘플링한 상기 무작위 데이터 중 가장 작은 펄스폭을 가지는 데이터 펄스를 검출하면 출력 코드를 고정하고 검출 정보를 생성하여 상기 전압 제어 발진기로 전달함으로써 상기 전압 제어 발진기의 동작 주파수 영역을 고정시키는 것을 특징으로 한다.
상기 가장 작은 펄스폭을 가지는 데이터 펄스는 010의 데이터 패턴 또는 101의 데이터 패턴일 수 있다.
상기 주파수 검출기는 상기 무작위 데이터를 일정 횟수 샘플링한 후에는 자동으로 동작이 중지되도록 구성될 수 있다.
상기 가장 작은 펄스폭은 1 bit 펄스이며, 또한 상기의 목적을 달성하기 위한 본 발명의 실시예에 따른 클록 데이터 복원 회로는 상기 주파수 검출기가 잡음에 의해 상기 1 bit 펄스보다 작은 펄스를 입력 받거나 변경된 데이터 레이트를 가지는 상기 무작위 데이터를 입력받는 경우 상기 주파수 검출기를 리셋시키는 거짓 고정 검출기를 더 포함할 수 있다.
상기 주파수 검출기는 상기 무작위 데이터를 입력받아 일정 횟수 샘필링하면 스위치를 오프시켜 상기 주파수 검출기의 동작을 중지시키는 분배기; 상기 스위치가 온 된 상태에서 상기 무작위 데이터를 입력받고, 상기 무작위 데이터로부터 기준 딜레이 신호와 상기 기준 딜레이 신호보다 지연된 지연 신호를 생성하여 출력하는 버니어 지연 라인; 상기 기준 딜레이 신호를 데이터로 입력받고, 상기 지연 신호를 클록으로 입력받아, 상기 기준 딜레이 신호를 상기 지연신호로 샘플링하는 센스-엠플리파이드 플립플롭들; 상기 샘플링된 값 중 위상이 달라지는 신호 전환점들을 검출하는 XOR 게이트; 상기 신호 전환점들 중 가장 빠른 신호 전환점을 출력으로 출력하는 주파수 검출 복호기; 및 상기 신호 전환점들 중 가장 빠른 신호 전환점에 대한 디지털 신호를 입력받아 전압 형태로 변환하여 상기 주파수 검출 출력 전압으로 출력하는 전압 디지털 아날로그 변환기를 포함할 수 있다.
상기 주파수 검출 복호기는 적어도 하나의 NAND 게이트와 NOT 게이트로 구성될 수 있다.
상기 전압 디지털 아날로그 변환기는 저항을 직렬로 연결하여 다중 레벨의 전압을 만들고, 트랜스미션게이트를 사용하여 상기 주파수 검출 출력 전압을 출력할 수 있다.
상기 거짓 검출 검출기는 상기 저주파 통과 필터로부터 제어 전압이 출력되는 제어 전압 노드에 각각 연결되는 제 1 비교기와 제 2 비교기; 상기 제 1 비교기의 출력단과 상기 제 2 비교기의 출력단 사이에 연결되는 D 플립플롭; 및 상기 제어 전압 노드와 상기 D 플립플롭의 출력단 사이에 연결되는 스위치를 포함할 수 있다.
상기 저주파 통과 필터로부터 출력된 제어 전압이 상기 거짓 고정 검출기로 입력될 때 상기 위상 검출기, 전하 펌프 및 저주파 통과 필터에 의해 형성되는 위상 고정 루프가 상기 전압 제어 발진기의 주파수 동작 영역과 맞지 않아 상기 제어 전압을 위로 발산시키는 경우, 상기 제 1 비교기로부터 D 플립플롭으로 발산 신호가 입력되고 상기 D 플립플롭을 통해 리셋 신호가 출력되어 상기 스위치의 온 동작을 통해 상기 제어 전압 노드에 전송될 수 있다.
상기 제 2 비교기가 상기 제어 전압 노드의 방전이 이루어진 것을 검출하면 상기 D 플립플롭의 리셋 신호에 대한 출력이 중지될 수 있다.
본 발명의 실시예에 따른 클록 데이터 복원 회로는 피드포워드(Feedforward) 방식을 이용하여 무작위 데이터 중 가장 작은 펄스폭을 가지는 데이터 펄스를 검출하면 출력 코드를 고정하며 바로 검출 정보(1 bit 길이에 해당하는 타이밍 정보)를 생성하여 전압 제어 발진기로 전달하여 전압 제어 발진기의 동작 주파수 영역을 바로 고정시키는 주파수 검출기를 구비함으로써, 클럭 신호를 빠르게 복원할 수 있다.
또한, 본 발명의 실시예에 따른 클록 데이터 복원 회로는 무작위 데이터를 일정 횟수 샘플링한 후에는 주파수 검출기의 동작이 자동으로 중지되도록 하는 분배기를 구비함으로써, 전류 소모를 줄일 수 있다.
또한, 본 발명의 실시예에 따른 클록 데이터 복원 회로는 저주파 통과 필터로부터 출력되는 제어 전압 중 발산된 제어 전압을 감지하는 거짓 고정 검출기를 구비함으로써, 주파수 검출기가 잡음에 의해 실제 1 bit 보다 더 작은 펄스를 받거나 무작위 데이터의 데이터 레이트가 변경되어 전압 제어 발진기가 잘못된 동작 주파수 영역에 들어가면 주파수 검출기를 다시 리셋시켜 재시작 되게 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 클록 데이터 복원 회로의 전체 블럭도이다.
도 2는 도 1의 클록 데이터 복원 회로 중 주파수 검출기의 블럭도이다.
도 3은 도 2의 주파수 검출기를 통한 샘플링의 예를 보여주는 도면이다.
도 4는 도 1의 클록 데이터 복원 회로 중 주파수 검출기의 회로도이다.
도 5는 도 1의 클록 데이터 복원 회로 중 주파수 검출기를 통해 나오는 출력 코드의 특성과, 출력 코드에 따른 전압 제어 발진기의 특성을 보여주는 그래프들이다.
도 6은 도 1의 클록 데이터 복원 회로 중 거짓 고정 검출기의 회로도이다.
도 7은 도 6의 거짓 고정 검출기의 동작을 보여주는 그래프이다.
이하 도면을 참조하면서 본 발명의 실시예를 통해 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 클록 데이터 복원 회로의 전체 블럭도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 클록 데이터 복원 회로(100)는 주파수 검출기(110)(Frequency Detector; FD), 위상 검출기(120)(Phase Detector; PD), 전하 펌프(130)(Charge Pump; CP), 저주파 통과 필터(140)(Low Pass Filter), 전압 제어 발진기(150)(Voltage Controlled Oscillator; VCO), 및 거짓 고정 검출기(160)(False-Lock Detector)를 포함한다.
상기 주파수 검출기(110)는 무작위 데이터(Data_In)를 입력받고, 무작위 데이터(Data_In)를 샘플링하여 가장 작은 펄스폭(1 bit)을 가지는 데이터 펄스(예를 들어, 010 데이터 패턴 또는 101의 데이터 패턴)를 검출하면 바로 출력 코드를 고정하며, 바로 검출 정보(1 bit 길이에 해당하는 타이밍 정보)를 생성하여 전압 제어 발진기(150)로 전달하여 전압 제어 발진기(150)의 동작 주파수 영역을 고정시킨다. 즉, 주파수 검출기(110)는 피드포워드(Feedforward) 방식으로 무작위 데이터(Data_In)에서 가장 작은 펄스폭인 1 bit를 검출하면 바로 전압 제어 발진기(150)의 동작 주파수 영역을 고정시킨다. 이러한 주파수 검출기(110)는 무작위 데이터(Data_In)에서 가장 작은 펄스폭인 1 bit를 단 한번이라도 검출하면 전압 제어 발진기(150)의 동작 주파수 영역을 고정시키기 때문에 클록 데이터 복원 회로(100)가매우 빠른 주파수 고정 시간을 가지게 한다. 여기서, 상기 주파수 검출기(110)는 무작위 데이터(Data_In)를 수신하기 때문에 충분한 양의 데이터를 받도록 구성된다. 그리고, 상기 주파수 검출기(110)는 무작위 데이터(Data_In)를 일정 횟수 샘플링한 후에는 동작이 자동으로 중지되도록 구성되어 클록 데이터 복원 회로(100)의 추가 전류 소모를 방지한다. 상기 주파수 검출기(110)에 대한 구체적인 구성에 대해서는 아래에서 설명하기로 한다.
상기 위상 검출기(120)는 주파수 검출기(110)에 입력되는 무작위 데이터(Data_In)를 동시에 입력받고, 무작위 데이터(Data_In)와 복원 클록(R_CLK) 간의 위상 차이를 검출한다. 상기 위상 검출기(120)는 무작위 데이터(Data_In)와 복원 클록(R_CLK)의 위상을 비교하여 위상 차이를 오차 신호로 출력한다. 그리고, 상기 위상 검출기(120)는 무작위 데이터(Data_In)를 출력 데이터(Data_out)로 출력한다.
상기 전하 펌프(130)는 위상 검출기(120)로부터 오차 신호를 입력받아 전류 펄스를 생성한다.
상기 저주파 통과 필터(140)는 전하 펌프(130)로부터 전류 펄스를 입력받아 위상 차이를 필터링하고, 전압 제어 발진기(150)의 발진 클럭 주파수를 제어하기 위한 제어 전압으로 바꾼다.
상기와 같은 위상 검출기(120), 전하 펌프(130), 저주파 통과 필터(140)는 위상 고정 루프를 형성한다.
상기 전압 제어 발진기(150)는 주파수 검출기(110)로부터 출력 코드를 입력 받아 동작 주파수 영역을 고정하고, 저주파 통과 필터(140)의 제어 전압을 입력받아 제어 전압에 대응하는 복원 클럭(R_CLK)을 위상 검출기(120)로 전송하고 출력 클럭(Clock_Out)으로 출력한다.
상기 거짓 고정 검출기(160)는 주파수 검출기(110)가 잡음에 의해 실제 1 bit 보다 더 작은 펄스를 받거나 무작위 데이터(Data_In)의 데이터 레이트(rate)가 변경되어 전압 제어 발진기(150)가 잘못된 동작 주파수 영역에 들어가면, 주파수 검출기(110)를 다시 리셋(Reset)시켜 재시작 되게 한다. 상기 거짓 고정 검출기(160)에 대한 구체적인 구성에 대해서는 아래에서 설명하기로 한다.
상기와 같은 클록 데이터 복원 회로(100)는 위상 고정 루프로 무작위 데이터(Data_In)와 복원된 클록(R_CLK)의 위상을 고정해 클럭를 정확하게 복원하여 출력 클럭(Clock_Out)으로 출력한다.
도 2는 도 1의 클록 데이터 복원 회로 중 주파수 검출기의 블럭도이고, 도 3은 도 2의 주파수 검출기를 통한 샘플링의 예를 보여주는 도면이며, 도 4는 도 1의 클록 데이터 복원 회로 중 주파수 검출기의 회로도이고, 도 5는 도 1의 클록 데이터 복원 회로 중 주파수 검출기를 통해 나오는 출력 코드의 특성과, 출력 코드에 따른 전압 제어 발진기의 특성을 보여주는 그래프들이다.
도 2를 참조하면, 상기 주파수 검출기(110)는 분배기(111)(Divider), 버니어 지연 라인(112)(Vernier Delay Line), 센스-엠플리파이드 플립플롭들(113)(Sense-amplitude Flip Flops; SAFFs), XOR 게이트(114), D 플립플롭들(115)(D Flip Flops: DFFs), 주파수 검출 복호기(116)(FD Decoder), 및 전압 디지털 아날로그 변환기(117)(Voltage DAC)를 포함한다.
상기 분배기(111)는 무작위 데이터(Data_In)를 입력받고 일정 횟수(예를 들어, 1024회) 샘플링하면 스위치(SW)를 오프시켜 주파수 검출기(110)의 동작을 중지시킴으로써 추가적인 전류 소모를 방지한다. 여기서, 상기 일정 횟수는 주파수 검출기(110)가 010 또는 101의 데이터 패턴이 포함될 정도의 무작위 데이터(Data_In)를 샘플링하는 횟수이며, 미리 설정될 수 있다.
상기 버니어 지연 라인(112)은 스위치(SW)가 온 된 상태에서 무작위 데이터(Data_In)을 입력받아, 무작위 데이터(Data_In)로부터 기준 딜레이 신호(Data_ref)와 기준 딜레이 신호(Data_ref)보다 지연된 지연 신호(Data_de)를 생성하여 출력한다.
상기 센스-엠플리파이드 플립플롭들(113)은 기준 딜레이 신호(Data_ref)를 데이터(Data)로 입력받고, 지연 신호(Data_de)를 클럭(Clock)으로 입력받는다. 상기 센스-엠플리파이드 플립플롭들(113)은 기준 딜레이 신호(Data_ref)를 지연 신호(Data_de)로 샘플링하는 회로들로서, X0R 게이트(114)를 통해 샘플링된 값 중 다른 위상(신호 전환)이 몇 번째 인지를 찾아내게 한다.
예를 들어, 도 3을 참조하면 010 데이터의 무작위 데이터(Data_In)가 버니어 지연 라인(112)으로 입력되면, 버니어 지연 라인(112)에서 다중 위상 신호들이 생성되고, 이 다중 위상 신호들이 센스-엠플리파이드 플립플롭들(113)에 입력되며, 이 다중 위상 신호들이 각각의 지연된 지점을 샘플링한다. 도 3에서 4번째 지점과 5번째 지점에서 샘플링된 값이 다르게 되어 XOR 게이트(114)는 "1"을 출력한다. 이 4번째 지점과 5번째 지점이 해당 데이터 레이트에서 1 bit(1UI)의 길이를 의미하는 것으로 데이터 길이, 즉 주파수 정보를 검출한다.
상기 D 플립플롭(115)은 XOR 게이트(114)로부터 검출된 주파수 정보를 저장하여 기억한다.
상기 주파수 검출 복호기(116)는 가장 먼저 검출된 주파수 정보를 전압 디지털 아날로그 변환기(117)로 전달한다.
상기 주파수 검출 복호기(116)는 도 4와 같은 회로의 구성을 가지며, 센스-엠플리파이드 플립플롭들(113)과 XOR 게이트(114)에서 검출된 신호 전환점(Transition Point)들 중 가장 빠른 신호 전환점을 출력한다.
예를 들어, 0101 데이터의 무작위 데이터(Data_In)가 버니어 지연 라인(112)으로 입력되면 두번째 비트 1과 세번째 비트 0 사이의 신호 전환점과 세번째 비트 0과 네번째 비트 1 사이의 신호 전환점의 두 번의 신호 전환점이 검출되는데, 이때 주파수 검출 복호기(119)가 가장 빠른 신호 전환점만을 출력한다. 이는 본 발명에서 주파수 검출기(110)가 무작위 데이터(Data_In) 중 가장 빠른 신호 전환점만 감지하면 되므로, 그 이후의 신호 전환점은 무의미하다. 이에 따라, 주파수 검출 복호기(116)는 플립플롭들(113)과 XOR 게이트(114)에서 검출된 신호 전환점(Transition Point)들 중 가장 빠른 신호 전환점을 출력할 수 있도록 도 4와 같이 적어도 하나의 NAND 게이트와 NOT 게이트로 구성된 회로를 가진다.
상기 전압 디지털 아날로그 변환기(117)는 주파수 검출 복호기(116)로부터 센스-엠플리파이드 플립플롭들(113)과 XOR 게이트(114)에서 검출된 신호 전환점(Transition Point)들 중 가장 빠른 신호 전환점에 대한 디지털 신호를 입력받고, 입력받은 디지털 신호를 전압 형태로 변환하여 주파수 검출 출력 전압(FD_OUT)을 출력한다. 상기 전압 아날로그 디지털 아날로그 변환기(117)는 저항을 직렬로 연결하여 다중 레벨의 전압을 만들고, 트랜스미션게이트를 사용하여 주파수 검출 출력 전압(FD_OUT)을 출력한다.
상기와 같은 구성을 가지는 주파수 검출기(110)에서 검출되는 출력 코드 특성은 출력 코드 특성을 받아 동작하는 전압 제어 발진기(150)의 특성과 같아야 한다. 이에 대한 개념은 도 5의 그래프에 설명된다.
도 5에서, 입력 데이터 레이트를 x라 하고, 전압 제어 발진기의 동작 주파수를 f라고 하면, x가 입력될때 출력되는 f는 입력된 x와 같아야 한다. 이러한 특성은 회로의 설계후 Post Layout 시뮬레이션을 통해 맞출 수 있다. 그런데, 미세한 오차나 PVT(프로세스/전압/온도) 변화에 의한 전압 제어 발진기와 주파수 검출기의 특성 변화가 발생될 수 있는데, 이는 위상 고정 루프에 의해 고정될 수 있다. 즉, 주파수 검출기는 위상 고정 루프가 고정할 수 있는 전압 제어 발진기의 주파수 동작 영역(하모닉 영역이 아닌)에 전압 제어 발진기를 설정할 수 있다.
도 6은 도 1의 클록 데이터 복원 회로 중 거짓 고정 검출기의 회로도이고, 도 7은 도 6의 거짓 고정 검출기의 동작을 보여주는 그래프이다.
도 6을 참조하면, 거짓 고정 검출기(160)는 위에서 설명한 바와 같이 주파수 검출기(110)가 데이터에 섞인 잡음으로 인해 전압 제어 발진기(150)의 주파수 동작 영역을 잘못 설정하거나 바꾸어야할 때 주파수 검출기(110)를 리셋시킨다.
상기 거짓 고정 검출기(160)는 구체적으로 저주파 통과 필터(140)로부터 제어 전압(VCTRL)이 출력되는 제어 전압 노드에 각각 연결되는 제 1 비교기(161)와 제 2 비교기(162), 제 1 비교기(161)의 출력단과 제 2 비교기(162)의 출력단 사이에 연결되는 D 플립플롭(163), 및 제어 전압 노드와 D 플립플롭의 출력단 사이에 연결되는 스위치를 포함하여 구성된다. 이러한 거짓 고정 검출기(160)는 저주파 통과 필터(140)로부터 출력된 제어 전압(VCTRL)이 거짓 고정 검출기(160)로 입력될 때 위상 고정 루프가 전압 제어 발진기(150)의 주파수 동작 영역과 맞지 않아 제어 전압(VCTR)을 위로 발산시키거나 아래로 발산시키는 경우, 발산된 제어 전압 (VCTR)을 감지하여 주파수 검출기(110)를 재시작하게 한다.
일례로, 제어 전압(VCTR)이 위로 발산한 경우 VCTR_HIGH에 연결된 제 1 비교기(161)로부터 D 플립플롭(163)으로 신호가 입력되고 D 플립플롭(163)을 통해 출력되는 리셋 신호(VCTRL_RST)가 스위치(164)의 스위칭에 의해 제어 전압 노드에 전송된다. 그럼, 제어 전압 노드의 전압은 그라운드를 향해 감소하고, VCTR_LOW에 연결된 제 2 비교기(162)가 제어 전압 노드가 충분히 방전되었는지를 검출하여 D 플립플롭(163)의 리셋 신호(VCTRL_RST)에 대한 출력이 중지된다. 이러한 동작은 도 7의 그래프에 나타난다.
상기와 같이 본 발명의 일 실시예에 따른 클록 데이터 복원 회로(100)는 피드포워드(Feedforward) 방식을 이용하여 무작위 데이터(Data_In) 중 가장 작은 펄스폭을 가지는 데이터 펄스를 검출하면 출력 코드를 고정하며 바로 검출 정보(1 bit 길이에 해당하는 타이밍 정보)를 생성하고 전압 제어 발진기(150)로 전달하여 전압 제어 발진기(150)의 동작 주파수 영역을 바로 고정시키는 주파수 검출기(110)를 구비함으로써, 클럭 신호를 빠르게 복원할 수 있다.
또한, 본 발명의 일 실시예에 따른 클록 데이터 복원 회로(100)는 무작위 데이터(Data_In)를 일정 횟수 샘플링 및 검출한 후에는 주파수 검출기(110)의 동작이 자동으로 중지되도록 하는 분배기(111)를 구비함으로써, 전류 소모를 줄일 수 있다.
또한, 본 발명의 일 실시예에 따른 클록 데이터 복원 회로(100)는 저주파 통과 필터(140)로부터 출력되는 제어 전압 중 발산된 제어 전압을 감지하는 거짓 고정 검출기(160)를 구비함으로써, 주파수 검출기(110)가 잡음에 의해 실제 1 bit 보다 더 작은 펄스를 받거나 무작위 데이터(Data_In)의 데이터 레이트가 변경되어 전압 제어 발진기(150)가 잘못된 동작 주파수 영역에 들어가면 주파수 검출기(110)를 다시 리셋(Reset)시켜 재시작 되게 할 수 있다.
본 발명은 첨부된 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
100: 클록 데이터 복원 회로 110: 주파수 검출기
111: 분배기 112: 버니어 딜레이 라인
113: 센스-엠플리파이드 플립플롭들 114: XOR 게이트
115: D 플립플롭 116: 주파수 검출 복호기
117: 전압 디지털 아날로그 변환기 120: 위상 검출기
130: 전하 펌프 140: 저주파 통과 필터
150: 전압 제어 발진기 160: 거짓 고정 검출기

Claims (10)

  1. 무작위 데이터를 입력받아 샘플링하는 주파수 검출기;
    상기 무작위 데이터와 복원 클럭 간의 위상 차이를 검출하여 오차 신호로 출력하고, 상기 무작위 데이터를 출력 데이터로 출력하는 위상 검출기;
    상기 오차 신호를 입력받아 전류 펄스를 생성하는 전하 펌프;
    상기 전류 펄스를 입력받아 미리 설정된 주파수 이하 성분만을 통과시켜 발진 클럭 주파수를 제어하기 위한 제어 전압으로 바꾸는 저주파 통과 필터; 및
    상기 제어 전압을 입력받아 상기 제어 전압에 대응하는 상기 복원 클럭을 상기 위상 검출기로 전송하고 출력 클럭으로 출력하는 전압 제어 발진기를 포함하며,
    상기 주파수 검출기는 샘플링한 상기 무작위 데이터 중 가장 작은 펄스폭을 가지는 데이터 펄스를 검출하면 출력 코드를 고정하고 검출 정보를 생성하여 상기 전압 제어 발진기로 전달함으로써 상기 전압 제어 발진기의 동작 주파수 영역을 고정시키는 것을 특징으로 하는 클록 데이터 복원 회로.
  2. 제 1 항에 있어서,
    상기 가장 작은 펄스폭을 가지는 데이터 펄스는 010의 데이터 패턴 또는 101의 데이터 패턴인 것을 특징으로 하는 클록 데이터 복원 회로.
  3. 제 1 항에 있어서,
    상기 주파수 검출기는 상기 무작위 데이터를 일정 횟수 샘플링한 후에는 자동으로 동작이 중지되도록 구성되는 것을 특징으로 하는 클록 데이터 복원 회로.
  4. 제 1 항에 있어서,
    상기 가장 작은 펄스폭은 1 bit 펄스이며,
    상기 주파수 검출기가 잡음에 의해 상기 1 bit 펄스보다 작은 펄스를 입력 받거나 변경된 데이터 레이트를 가지는 상기 무작위 데이터를 입력받는 경우 상기 주파수 검출기를 리셋시키는 거짓 고정 검출기를 더 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  5. 제 1 항에 있어서,
    상기 주파수 검출기는
    상기 무작위 데이터를 입력받아 일정 횟수 샘플링하면 스위치를 오프시켜 상기 주파수 검출기의 동작을 중지시키는 분배기;
    상기 스위치가 온 된 상태에서 상기 무작위 데이터를 입력받고, 상기 무작위 데이터로부터 기준 딜레이 신호와 상기 기준 딜레이 신호보다 지연된 지연 신호를 생성하여 출력하는 버니어 지연 라인;
    상기 기준 딜레이 신호를 데이터로 입력받고, 상기 지연 신호를 클록으로 입력받아, 상기 기준 딜레이 신호를 상기 지연신호로 샘플링하는 센스-엠플리파이드 플립플롭들;
    상기 센스-엠플리파이드 플립플롭들에 의해 샘플링된 값 중 위상이 달라지는 신호 전환점들을 검출하는 XOR 게이트;
    상기 신호 전환점들 중 가장 빠른 신호 전환점을 출력으로 출력하는 주파수 검출 복호기; 및
    상기 신호 전환점들 중 가장 빠른 신호 전환점에 대한 디지털 신호를 입력받아 전압 형태로 변환하여 주파수 검출 출력 전압으로 출력하는 전압 디지털 아날로그 변환기를 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  6. 제 5 항에 있어서,
    상기 주파수 검출 복호기는 적어도 하나의 NAND 게이트와 NOT 게이트로 구성되는 것을 특징으로 하는 클록 데이터 복원 회로.
  7. 제 5 항에 있어서,
    상기 전압 디지털 아날로그 변환기는 저항을 직렬로 연결하여 다중 레벨의 전압을 만들고, 트랜스미션게이트를 사용하여 상기 주파수 검출 출력 전압을 출력하는 것을 특징으로 하는 클록 데이터 복원 회로.
  8. 제 4 항에 있어서,
    상기 거짓 고정 검출기는
    상기 저주파 통과 필터로부터 제어 전압이 출력되는 제어 전압 노드에 각각 연결되는 제 1 비교기와 제 2 비교기;
    상기 제 1 비교기의 출력단과 상기 제 2 비교기의 출력단 사이에 연결되는 D 플립플롭; 및
    상기 제어 전압 노드와 상기 D 플립플롭의 출력단 사이에 연결되는 스위치를 포함하는 것을 특징으로 하는 클록 데이터 복원 회로.
  9. 제 8 항에 있어서,
    상기 저주파 통과 필터로부터 출력된 제어 전압이 상기 거짓 고정 검출기로 입력될 때 상기 위상 검출기, 전하 펌프 및 저주파 통과 필터에 의해 형성되는 위상 고정 루프가 상기 전압 제어 발진기의 주파수 동작 영역과 맞지 않아 상기 제어 전압을 위로 발산시키는 경우,
    상기 제 1 비교기로부터 D 플립플롭으로 발산 신호가 입력되고 상기 D 플립플롭을 통해 리셋 신호가 출력되어 상기 스위치의 온 동작을 통해 상기 제어 전압 노드의 전압을 변화시키는 것을 특징으로 하는 클록 데이터 복원 회로.
  10. 제 9 항에 있어서,
    상기 제 2 비교기가 상기 제어 전압 노드의 방전이 이루어진 것을 검출하면 상기 D 플립플롭의 리셋 신호에 대한 출력이 중지되는 것을 특징으로 하는 클록 데이터 복원 회로.
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