KR20110138507A

KR20110138507A - 위상고정루프

Info

Publication number: KR20110138507A
Application number: KR1020100058432A
Authority: KR
Inventors: 최해랑; 김용주; 장재민
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-06-21
Filing date: 2010-06-21
Publication date: 2011-12-28
Also published as: JP2012005124A; US8410836B2; US20110309867A1; KR101202682B1; US8686768B2; US20130222025A1; JP5815999B2

Abstract

빠른 락킹시간을 갖는 위상고정루프가 개시된다. 위상고정루프는, 입력클럭과 피드백클럭의 위상을 비교하는 위상비교부; 상기 위상비교부의 비교결과에 따라 주파수 제어신호를 생성하는 제어부; 상기 주파수 제어신호에 응답하여 출력클럭을 생성하는 오실레이터부; 및 상기 입력클럭의 주파수를 검출하고 검출결과에 따른 초기값을 상기 제어부에 제공하는 초기값 제공부를 포함한다.

Description

위상고정루프{PHASE LOCKED LOOP}

본 발명은 위상고정루프(PLL: Phase locked Loop)의 락킹 시간(locking time)을 줄이는 기술에 관한 것이다.

외부의 레퍼런스 클럭(reference clock)을 입력으로 하여 내부 클럭을 생성하는 기술은 고속 동기 시스템(high speed synchronous system)에 필수적인 요소이다. 최근에는 모바일 기기에서도 고속 동기 시스템이 적용되고 있다. 주파수가 높아질수록 일반적으로 시스템에서 소모하는 전력이 증가하게 되므로, 모바일 기기에서는 특히 전력 소모를 줄이기 위한 기술들이 필요해진다.

전력소모를 줄이기 위한 목적으로 미세공정을 이용하여 기생(parasitic) 성분을 감소시키고, 전원전압의 레벨을 낮추는 등의 물리적인 방법을 이용할 수 있으나 여기에는 추가적인 비용이 발생한다. 따라서 시스템 내부적으로 전력 소모를 줄이는 방법이 효과적이다. 이를 위해 시스템 내부에서 사용중이 아닌 회로를 끄는 방법을 적용하거나, 해당 회로의 동작 주파수를 낮추는 방법이 많이 사용된다. 이렇게 회로를 켜고 끄거나, 주파수를 빠르게 변경할 수 있을수록, 더욱 많은 경우에서 전력소모를 감소시킬 수 있게 된다.

따라서 내부 클럭을 생성하는 위상고정루프(PLL)와 같은 회로에서 락킹 타임을 줄이는 것은 매우 중요한 일이다.

도 1은 종래의 위상고정루프의 구성도이다.

도 1에 도시된 바와 같이, 위상고정루프는, 위상비교부(110), 로우 패스 필터부(120), 제어부(130), 오실레이터부(140)를 포함한다.

위상비교부(110)는 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상을 비교하여 그 결과를 업신호(UP)와 다운신호(DOWN)로 출력한다.

로우 패스 필터부(120)는 업신호(UP)와 다운신호(DN)에 포함되어 있는 잡음(noise)을 필터링하는 역활을 수행한다.

제어부(120)는 로우 패스 필터부(120)에 의해 잡음이 걸러진 업신호(UP)와 다운신호(DN)에 응답하여, 오실레이터 제어신호(DCO_CONTROL_SIGNALS)를 생성한다. 제어부(120)는 업신호(UP)가 활성화되었는지 또는 다운신호(DN)가 활성화되었는지에 따라 오실레이터부(140)에서 생성하는 클럭(CLK_OUT)의 주파수를 높이거나 낮추도록 오실레이터 제어신호(DCO_CONTROL_SIGNALS)를 생성하게 된다.

오실레이터부(140)는 오실레이터 제어신호(DCO_CONTROL_SIGNALS)에 응답하여 출력클럭(CLK_OUT)을 생성한다. 출력클럭(CLK_OUT)의 주파수(frequency)는 오실레이터 제어신호(DCO_CONTROL_SIGNALS)에 의해 결정된다. 이러한 오실레이터부(140)를 일반적으로 DCO(Digital-Controlled Oscillator)라고 한다.

도 1에서는 출력클럭(CLK_OUT)이 피드백클럭(CLK_FB)으로 피드백(feedback)되는 경로에(즉, 피드백 루프에) 아무런 회로도 없는 것을 예시하였는데, 입력클럭(CLK_IN)과 출력클럭(CLK_OUT)의 주파수를 다르게 하려는 경우에는 피드백 루프에 분주기(divider)가 더 포함될 수 있다.

위상고정루프는 출력클럭(CLK_OUT)의 초기 주파수(예, 300Mhz)로부터 동작을 시작하고, 위상비교부(110)의 위상비교결과에 따라서 주파수를 늘리거나 줄이는 방법으로 동작하며, 출력클럭(CLK_OUT)이 목표로 하는 주파수에 도달하면 더 이상 출력클럭(CLK_OUT)의 주파수를 변경시키지 않는데, 이를 위상고정루프가 락킹(locking)되었다고 표현한다.

참고로, 도 1과 같이 피드백 루프에 분주기가 포함되지 않는 경우에는 출력클럭(CLK_OUT)의 목표주파수는 입력클럭(CLK_IN)의 주파수와 동일하다. 만약 피드백 루프에 분주기가 포함되는 경우에는 출력클럭(CLK_OUT)의 목표주파수는 입력클럭(CLK_IN) 주파수의 N(분주비)배가 된다.

도 2a,b는 위상고정루프의 동작으로 출력클럭(CLK_OUT)의 주파수가 목표주파수를 향해 변해가는 과정을 도시한 도면이다.

도 2a는 출력클럭(CLK_OUT)의 목표주파수(TARGET)가 300Mhz인 경우의 동작을 도시한다. 출력클럭(CLK_OUT)은 초기값(INI)인 200Mhz로부터 출발하여, 위상비교부(110)와 제어부(130)의 동작에 의해 점차 주파수가 늘어나며, 결국 출력클럭(CLK_OUT)의 주파수가 300Mhz에 도달하면 위상고정루프가 락킹된다. 도 2a의 경우에는 설정된 출력클럭(CLK_OUT)의 초기값(INI)과 출력클럭(CLK_OUT)의 목표 주파수(TARGET)가 100Mhz의 차이를 갖기에, 비교적 짧은 락킹시간(tLOCK)을 갖는다.

도 2b는 출력클럭(CLK_OUT)의 목표주파수(TARGET)가 600Mhz인 경우의 동작을 도시한다. 출력클럭(CLK_OUT)은 초기값인 200Mhz로부터 출발하여, 위상비교부(110)와 제어부(130)의 동작에 의해 점차 주파수가 늘어나며, 결국 출력클럭(CLK_OUT)의 주파수가 600Mhz에 도달하면 위상고정루프가 락킹된다. 도 2b의 경우에는 설정된 출력클럭(CLK_OUT)의 초기값(INI)과 출력클럭(TARGET)의 목표 주파수가 큰 차이를 갖기에, 락킹시간(tLOCK)이 매우 길다.

종래의 위상고정루프는 출력클럭의 목표 주파수가 무엇인지에 따라서 락킹시간이 변한다. 특히, 출력클럭의 목표주파수와 출력클럭의 초기값이 많은 차이가 나는 경우에는 락킹시간이 매우 오래 걸린다.

더군다나, 최근의 시스템들은 고정된 동작주파수가 아니라 가변되는 다양한 동작주파수에서 동작하기에 상기와 같은 위상고정루프의 락킹시간은 큰 문제가 될 수 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 위상고정루프의 락킹시간을 줄이고자 하는데 그 목적이 있다.

특히, 타겟값(출력클럭의 목표 주파수)이 변하더라도, 위상고정루프가 항상 짧은 락킹시간을 갖도록 하고자 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한, 본 발명에 따른 위상고정루프는, 입력클럭과 피드백클럭의 위상을 비교하는 위상비교부; 상기 위상비교부의 비교결과에 따라 주파수 제어신호를 생성하는 제어부; 상기 주파수 제어신호에 응답하여 출력클럭을 생성하는 오실레이터부; 및 상기 입력클럭의 주파수를 검출하고 검출결과에 따른 초기값을 상기 제어부에 제공하는 초기값 제공부를 포함할 수 있다.

상기 위상고정루프는, 상기 위상비교부의 비교결과를 상기 제어부로 전달하기 위한 로우 패스 필터부를 더 포함할 수 있다.

또한, 본 발명에 따른 위상고정루프는, 입력클럭과 피드백클럭의 위상을 비교하는 위상비교부; 상기 위상비교부의 비교결과에 응답하여 충전전류와 방전전류를 생성하는 차지펌프부; 상기 충전전류와 상기 방전전류에 응답하여 제어전압을 생성하는 루프필터; 상기 제어전압에 응답하여 출력클럭을 생성하는 오실레이터부; 및 상기 입력클럭의 주파수를 검출하고 검출결과에 따른 초기 제어전압을 상기 루프필터에 충전시키는 초기값 제공부를 포함할 수 있다.

또한, 본 발명에 따른 위상고정루프의 동작방법은, 입력클럭의 주파수를 검출하는 단계; 상기 주파수 검출결과에 따라 출력클럭의 초기 주파수를 결정하는 단계; 상기 입력클럭과 피드백클럭의 위상을 비교하는 단계; 및 상기 위상비교결과에 따라 상기 출력클럭의 주파수를 높이거나 낮추는 단계를 포함할 수 있다.

본 발명에 따르면 위상고정루프로 입력되는 입력클럭의 주파수가 검출되고 검출된 주파수를 기초로 위상고정루프로부터 출력되는 출력클럭의 초기 주파수가 결정된다. 따라서 출력클럭의 목표 주파수와 비슷한 초기 주파수로부터 위상고정루프가 동작을 시작하게 되며, 그 결과 락킹시간을 크게 줄일 수 있다.

도 1은 종래의 위상고정루프의 구성도.
도 2a,b는 위상고정루프의 동작으로 출력클럭(CLK_OUT)의 주파수가 목표주파수를 향해 변해가는 과정을 도시한 도면.
도 3은 본 발명의 일실시예에 따른 위상고정루프의 구성도.
도 4는 본 발명의 다른 실시예에 따른 위상고정루프의 구성도.
도 5는 초기값 제공부(350, 450)에서 오버 샘플링 방식으로 입력클럭(CLK_IN)의 주파수를 검출하는 것을 설명하기 위한 도면.
도 6은 도 5와 다른 오버 샘플링 방식으로 초기값 제공부(350, 450)가 입력클럭(CLK_IN)의 주파수를 검출하는 것을 설명하기 위한 도면.
도 7은 본 발명에 따른 위상고정루프의 동작으로 출력클럭(CLK_OUT)의 주파수가 목표주파수를 향해 변해가는 과정을 도시한 도면.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3은 본 발명의 일실시예에 따른 위상고정루프의 구성도이다.

도 3에 도시된 바와 같이, 위상고정루프는, 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상을 비교하는 위상비교부(310); 위상비교부(310)의 비교결과(UP, DN)에 따라 주파수 제어신호(DCO_CONTROL_SIGNALS)를 생성하는 제어부(320); 주파수 제어신호(DCO_CONTROL_SIGNALS)에 응답하여 출력클럭(CLK_OUT)을 생성하는 오실레이터부(340); 및 입력클럭(CLK_IN)의 주파수를 검출하고 검출결과에 따른 초기값(INI_VALUE)을 제어부(330)에 제공하는 초기값 제공부(350)를 포함한다. 그리고, 위상비교부(310)의 비교결과(UP, DN)를 제어부(330)에 전달하기 위한 로우 패스 필터부(330)가 포함될 수 있다.

위상비교부(310)는 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상을 비교하여, 그 결과를 업신호(UP)와 다운신호(DN)로 출력한다.

로우 패스 필터부(320)는 업신호(UP)와 다운신호(DN)에 포함되어 있는 잡음을 필터링(filtering)하는 역할을 수행한다. 로우 패스 필터부(320)가 하는 역할은 잡음을 제거하는 것이므로, 위상고정루프 내에 로우 패스 필터부(330)가 구비되지 않을 수도 있다. 물론, 로우 패스 필터부(330)가 생략되는 경우에는 위상고정루프 동작이 조금 더 불안정해질 수는 있다.

제어부(330)는 로우 패스 필터부(320)에 의해 잡음이 걸러진 업신호(UP)와 다운신호(DN)에 응답하여 오실레이터 제어신호(DCO_CONTROL_SIGNALS)를 생성한다. 제어부(330)는 업신호(UP)가 활성화되었는지 또는 다운신호(DN)가 활성화되었는지에 따라 오실레이터부(340)에서 생성하는 클럭(CLK_OUT)의 주파수를 높이거나 낮추도록 오실레이터 제어신호(DCO_CONTROL_SIGNALS)를 생성한다.

종래의 제어부(도1의 130)는 미리 정해진 초기값으로 오실레이터 제어신호(DCO_CONTROL_SIGNALS)를 생성했지만, 본 발명의 제어부(330)는 초기값 제공부(350)로부터 전달받는 초기값 정보(INI_VALUE)에 따라 출력클럭(CLK_OUT)의 초기값을 정한다. 예를 들어, 초기값 제공부(350)가 출력클럭(CLK_OUT)의 초기값을 400Mhz로 하라는 정보(INI_VALUE)를 제공해주면, 출력클럭(CLK_OUT)이 400Mhz의 초기값을 갖도록 오실레이터 제어신호(DCO_CONTROL_SIGNALS)를 생성한다. 마찬가지로 초기값 제공부(350)가 출력클럭(CLK_OUT)의 초기값을 600Mhz로 하라는 정보(INI_VALUE)를 제공해주면, 출력클럭(CLK_OUT)이 600Mhz의 초기값을 갖도록 오실레이터 제어신호(DCO_CONTROL_SIGNALS)를 생성한다.

초기값 제공부(350)로부터 제공된 초기값 정보(INI_VALUE)에 의해 출력클럭(CLK_OUT)의 초기값이 정해진 이후에는, 제어부(330)는 입력된 업신호(UP)와 다운신호(DN)에 응답하여 출력클럭(CLK_OUT)의 초기값(INI_VALUE)으로부터 출력클럭(CLK_OUT)의 주파수가 높아지거나 낮아지도록 제어한다.

오실레이터부(340)는 오실레이터 제어신호(DCO_CONTROL_SIGNALS)에 응답하여 출력클럭(CLK_OUT)을 생성한다. 이는 출력클럭(CLK_OUT)의 주파수가 오실레이터 제어신호(DCO_CONTROL_SIGNALS)에 의해 결정된다는 것을 의미한다. 이러한 오실레이터부(340)를 일반적으로 DCO라고 한다.

초기값 제공부(350)는 입력클럭(CLK_IN)의 주파수를 검출하고 검출결과에 따른 초기값 정보(INI_VALUE)를 제어부(330)에 제공한다. 출력클럭(CLK_OUT)의 목표주파수는 입력클럭(CLK_IN)에 따라 결정된다. 피드백 루프에 분주기가 구비되지 않는 경우에는(즉, CLK_OUT=CLK_FB인 경우) 출력클럭(CLK_OUT)의 목표주파수가 입력클럭(CLK_IN)과 동일한 주파수가되며, 피드백 루프에 분주비가 1/N인 분주기가 구비되는 경우에는 출력클럭(CLK_OUT)의 목표주파수는 입력클럭(CLK_IN) 주파수의 N배가 된다. 따라서 초기값 제공부(350)가 입력클럭(CLK_IN)의 주파수를 검출하면, 출력클럭(CLK_OUT)의 목표주파수와 거의 비슷한 값을 초기값 정보(INI_VALUE)로 제어부(330)에 제공할 수 있다. 또한, 초기값 제공부(350)가 입력클럭(CLK_IN)의 주파수를 정확하게는 아니더라도 대략적으로 검출하더라도, 출력클럭(CLK_OUT)의 목표주파수와 비슷한 값을 초기값 정보(INI_VALUE)로 제어부(330)에 제공할 수 있다.

초기값 제공부(350)는 오버 샘플링(over sampling) 방식을 이용하여 입력클럭(CLK_IN)의 주파수를 검출할 수 있는데, 오버 샘플링에 대한 설명은 도면과 함께 후술하기로 한다.

도 4는 본 발명의 다른 실시예에 따른 위상고정루프의 구성도이다.

도 4에서는 도 3(디지털 방식)과는 다르게 아날로그 방식의 위상고정루프에 본 발명이 적용된 실시예를 도시하였다. 도 4에 도시된 바와 같이, 위상고정루프는, 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상을 비교하는 위상비교부(410); 위상비교부(410)의 비교결과(UP, DN)에 응답하여 충전전류(charging current)와 방전전류(discharging current)를 생성하는 차지펌프부(420); 충전전류와 방전전류에 응답하여 제어전압(VCTRL)을 생성하는 루프필터(430); 제어전압(VCTRL)에 응답하여 출력클럭(CLK_OUT)을 생성하는 오실레이터부(440); 및 입력클럭(CLK_IN)의 주파수를 검출하고 검출결과에 따른 초기 제어전압(INI_VCTRL)을 루프필터(430)에 충전시키는 초기값 제공부(450)를 포함한다.

위상비교부(410)는 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상을 비교하여, 그 결과를 업신호와 다운신호로 출력한다.

차지펌프부(420)는 업신호(UP)와 다운신호(DN)에 응답하여 충전전류 또는 방전전류를 생성한다. 충전전류는 제어전압(VCTRL)의 레벨을 높이기 위한 전류이며, 방전전류는 제어전압(VCTRL)의 레벨을 낮추기 위한 전류이다. 따라서 차지펌프부(420)가 충전전류를 생성하면 루프필터(430)에 충전된 전압(VCTRL)의 레벨이 높아지며, 차지펌프부(420)가 방전전류를 생성하면 루프필터(430)에 충전된 전압(VCTRL)의 레벨이 낮아진다.

오실레이터부(440)는 루프필터(430)에 충전되어 있는 제어전압(VCTRL)에 응답하여 출력클럭(CLK_OUT)을 생성한다. 제어전압(VCTRL)의 레벨이 높을수록 출력클럭(CLK_OUT)의 주파수는 높아지며, 제어전압(VCTRL)의 레벨이 낮을수록 출력클럭(CLK_OUT)의 주파수는 낮아진다. 이러한 오실레이터부(440)를 일반적으로 VCO(Voltage-Controlled Oscillator)라고 부른다.

초기값 제공부(450)는 입력클럭(CLK_IN)의 주파수를 검출하고 검출결과에 따라 생성된 초기 제어전압(INI_VCTRL)을 루프필터(430)에 충전시킨다. 출력클럭(CLK_OUT)의 목표주파수는 입력클럭(CLK_IN)에 따라 결정된다. 피드백 루프에 분주기가 구비되지 않는 경우에는 출력클럭(CLK_OUT)의 목표주파수가 입력클럭(CLK_IN)과 동일한 주파수가 되며, 피드백 루프에 분주비가 1/N인 분주기가 구비되는 경우에는 출력클럭(CLK_OUT)의 목표주파수는 입력클럭(CLK_IN) 주파수의 N배가 된다. 따라서 초기값 제공부(450)가 입력클럭(CLK_IN)의 주파수를 검출하면, 출력클럭(CLK_OUT)의 목표주파수와 거의 비슷한 값이 출력클럭(CLK_OUT)의 초기값이 되도록 제어전압(VCTRL)의 초기값을 설정해 줄 수 있다. 초기값 제공부(450)가 입력클럭(CLK_IN)의 주파수를 검출한 결과, 입력클럭(CLK_IN)의 주파수가 높게 검출되면 초기 제어전압(INI_VCTRL)을 높게 설정하며 입력클럭(CLK_IN)의 주파수가 낮게 검출되면 초기 제어전압(INI_VCTRL)을 낮게 설정하여, 루프필터(430)에 충전한다. 초기값 제공부(450)는 오버 샘플링 방식을 이용하여 입력클럭(CLK_IN)의 주파수를 측정할 수 있는데, 오버 샘플링에 대한 설명은 도면과 함께 후술하기로 한다.

도 3의 초기값 제공부(350)는 디지털 방식의 정보(INI_VALUE)를 제어부에 제공해준 반면에, 도 4의 초기값 제공부(450)는 아날로그 전압(INI_VCTRL)을 루프필터(430)에 충전시켜준다는 점만이 서로 다르다.

본 발명에 따르면 위상고정루프의 동작 초기에 초기값 제공부(350)에 의해 입력클럭(CLK_IN)의 주파수가 측정되며, 그 결과 생성된 초기 제어전압(INI_VCTRL)이 루프필터에 충전된다. 그리고 그 이후에는 위상비교부(410)의 비교결과(UP, DN)에 따라 제어전압(VCTRL)이 높아지거나 낮아지며 출력클럭(CLK_OUT)의 주파수가 조절된다. 출력클럭(CLK_OUT)의 초기 주파수가 목표 주파수와 거의 비슷하게 설정되는 것이 가능하기에, 본 발명의 위상고정루프는 빠르게 목표주파수에 도달할 수 있다. 즉, 빠른 락킹이 가능하다.

간단하게 본 발명의 위상고정루프는 오픈루프(open loop) 방식을 이용하여 짧은시간 내에 출력클럭(CLK_OUT)의 주파수를 목표주파수와 비슷하게 만들어준 이후에, 클로우즈드 루프(closed loop) 방식을 이용하여 출력클럭(CLK_OUT)의 주파수가 목표주파수와 정확하게 일치하도록 하는 동작을 수행한다고 볼 수 있다.

도 5는 초기값 제공부(350, 450)에서 오버 샘플링 방식으로 입력클럭(CLK_IN)의 주파수를 검출하는 것을 설명하기 위한 도면이다.

초기값 제공부(350, 450)는 샘플링 기준신호(SAMPLE0)를 소정 지연값으로 순차적으로 지연시켜 다수개의 샘플링 기준신호(SAMPLE1~N)를 생성한다. 예를 들어, 샘플링 기준신호(SAMPLE1)는 샘플링 기준신호(SAMPLE0)가 0.2ns만큼 지연된 신호이고, 샘플링 기준신호(SAMPLE2)는 샘플링 기준신호(SAMPLE1)가 0.2ns만큼 지연된 신호이다.

다수의 샘플링 기준신호(SAMPLE0~N)가 얻어졌으면, 다수의 샘플링 기준신호(SAMPLE0~N) 각각의 라이징 에지(rising edge)에서 입력클럭(CLK_IN)의 논리값을 샘플링한다. 도 5의 하단은 바로 이러한 과정을 나타내는데, 촤측으로부터 첫번째 화살표는 샘플링 기준신호(SAMPLE0)의 라이징 에지에서 입력클럭(CLK_IN)의 논리값을 샘플링한 결과 '0' 검출된 것을 나타내며, 두번째 화살표는 샘플링 신호(SAMPLE1)의 라이징 에지에서 입력클럭(CLK_IN)의 논리값을 샘플링한 결과 '0' 나타낸다. 마찬가지로 세번째~아홉번째 화살표는 각각 샘플링 기준신호(SAMPLE2~8)의 라이징 에지에서 입력클럭(CLK_IN)의 논리값을 샘플링한 결과 ('1','1','1','1','1','0','0')이 검출된 것을 나타낸다.

샘플링 기준신호(SAMPLE0,1)의 라이징 에지에서는 '0'이 샘플링되고, 샘플링 기준신호(SAMPLE2~6)의 라이징 에지에서는 '1'이 샘플링되고, 샘플링 기준신호(SAMPLE7,8)의 라이징 에지에서는 다시 '0'이 샘플링된다. 이와 같이, '0'--->'1'--->'0'으로 샘플링된 경우에 '1'이 샘플링된 구간의 길이가 바로 입력클럭(CLK_IN)이 활성화된 구간의 길이(펄스 폭)이라고 할 수 있다. 도 5의 경우에는, '1'이 5번 검출되었고, 샘플링 기준신호(SAMPLE0~N) 간의 지연값의 차이가 0.2ns이므로, 결국 0.2ns X 5=1ns가 입력클럭(CLK_IN)의 펄스 폭(반주기의 길이)이라고 결론지을 수 있으며, 그 결과 입력클럭(CLK_IN)의 주파수는 1/(0.2nsX5X2)=500Mhz라고 결론지을 수 있다.

만약, 샘플링 결과 '1'-->'0'-->'1'이 샘플링되었다면, '0'이 샘플링된 구간의 길이를 측정하여 입력클럭(CLK_IN)의 주파수를 감지할 수 있음은 물론이다. 또한, 샘플링 기준신호(SAMPLE0~N)의 개수 및 샘플링 기준신호(SAMPLE~N) 간의 지연값도 얼마든지 변경될 수 있다.

이와 같은 방식을 오버 샘플링 방식이라고 하는데, 본 발명의 초기값 제공부(350, 450)는 오버 샘플링 방식으로 입력클럭(CLK_IN)의 주파수를 검출하며, 이를 이용하여 초기값을 설정한다.

샘플링 기준신호(SAMPLE0)로는 라이징 에지를 갖는 그 어떤 신호도 사용될 수 있는데, 위상고정루프가 적용된 시스템 내에서 사용되는 신호 중 하나를 이용할 수 있다. 또한, 입력클럭(CLK_IN) 및 출력클럭(CLK_OUT)도 라이징 에지를 가지므로 이를 샘플링 기준신호로 이용할 수도 있다.

도 6은 도 5와 다른 오버 샘플링 방식으로 초기값 제공부(350, 450)가 입력클럭(CLK_IN)의 주파수를 검출하는 것을 설명하기 위한 도면이다.

입력클럭(CLK_IN)의 주파수를 검출하기 위해 (a),(b),(c)의 과정을 거치는데, 각 과정에 대해 알아보기로 한다.

(a) 초기값 제공부(350)는 샘플링 기준신호(SAMPLE<0>, 도 6에 미도시함 도 5 참조)를 제1지연값으로 순차적으로 지연시켜 다수개의 샘플링 신호(SAMPLE<1:N>)를 생성한다. 그리고 다수개의 샘플링 기준신호(SAMPLE<0:N>)의 라이징 에지(도면의 화살표)에서 입력클럭(CLK_IN)의 논리값을 샘플링한다. 입력클럭(CLK_IN)의 논리값이 '0'---->'1'---->'0'으로 샘플링되거나 '1'--->'0'--->'1'로 샘플링되어야 입력클럭의 주파수를 알 수 있는데, 도 6의 (a)에서는 입력클럭이 '0'----->'1'으로만 샘플링되었으므로 입력클럭(CLK_IN)의 주파수가 검출되지 않은 경우를 나타낸다.

(b) (a)과정에서 입력클럭(CLK_IN)의 주파수 검출에 실패하였으므로, 이제는 제1지연값보다 더 큰 제2지연값으로 샘플링 기준신호(SAMPLE<0>)를 순차적으로 지연시켜 다시 다수개의 샘플링 신호(SAMPLE<1:N>)를 생성한다. 그리고 다시 생성된 샘플링 기준신호(SAMPLE<0:N>)의 라이징 에지에서 입력클럭(CLK_IN)의 논리값을 샘플링한다. 도면에서는 도 6의 (b)에서도 (a)에서와 마찬가지로 입력클럭(CLK_IN)이 '0'---->'1'으로만 샘플링되었으므로 입력클럭의 주파수 검출에 실패한 것을 나타낸다.

(c) (b)의 과정에서 입력클럭(CLK_IN)의 주파수 검출에 실패하였으므로, 이제는 제2지연값보다 더 큰 제3지연값으로 샘플링 기준신호(SAMPLE<0>)를 순차적으로 지연시켜 다시 다수개의 샘플링 신호(SAMPLE<1:N>)를 생성한다. 그리고 다시 생성된 샘플링 기준신호(SAMPLE<0:N>)의 라이징 에지에서 입력클럭(CLK_IN)의 논리값을 샘플링한다. (c)의 경우에는 입력클럭(CLK_IN)의 논리값이 '0'--->'1'--->'0'로 샘플링 되었으므로, 입력클럭(CLK_IN)의 주파수 검출에 성공하게 된다.

(a)->(b)->(c)의 순서대로 샘플링 기준신호(SAMPLE<0:N>) 간의 지연값이 늘어나는데, 샘플링 기준신호(SAMPLE<0:N>) 간의 지연값이 작으면 입력클럭(CLK_IN)의 주파수를 더 높은 해상도(resolution)를 이용하여 검출할 수 있다. 하지만 샘플링 기준신호(SAMPLE<0:N>) 간의 지연값이 작은 경우에는 입력클럭(CLK_IN)의 주파수 검출에 실패할 수도 있다. 그러므로, 초기에는 샘플링 기준신호(SAMPLE<0:N>) 간의 지연값을 작게 설정하고, 입력클럭(CLK_IN)의 주파수 검출에 실패할 경우에는 다시 샘플링 기준신호(SAMPLE<0:N>) 간의 지연값을 점차로 늘려서 주파수를 검출하는 것이 바람직하다.

즉, 먼저 (a)와 같은 방식으로 입력클럭(CLK_IN)의 주파수를 검출한 이후에, 주파수의 검출에 성공하면 동작을 멈추고, 주파수의 검출에 실패하면 (b)와 같은 방식으로 입력클럭(CLK_IN)의 주파수를 검출할 수 있다. 물론, (b)와 같은 방식으로도 입력클럭(CLK_IN)의 주파수 검출에 실패하면 (c)와 같은 방식에 의한 입력클럭(CLK_IN)의 주파수 검출동작이 다시 수행될 수 있다.

도 7a,b는 본 발명에 따른 위상고정루프의 동작으로 출력클럭(CLK_OUT)의 주파수가 목표주파수를 향해 변해가는 과정을 도시한 도면이다.

도 7a는 출력클럭(CLK_OUT)의 목표주파수(TARGET)가 300Mhz인 경우의 동작을 도시하는데, 초기값 제공부(350, 450)의 동작에 의해 출력클럭(CLK_OUT)의 초기값(INI)이 300Mhz와 근방으로 설정되고, 초기값(INI)으로부터 출력클럭(CLK_OUT)의 주파수가 높아져 목표주파수(TARGET)에 도달하므로, 매우 짧은 락킹시간(tLOCK)을 갖는 것을 확인할 수 있다.

도 7b는 출력클럭(CLK_OUT)의 목표주파수(TARGET)가 600Mhz인 경우의 동작을 도시하는데, 초기값 제공부(350, 450)의 동작에 의해 출력클럭(CLK_OUT)의 초기값(INI)이 600Mhz 근방으로 설정되고, 초기값(INI)으로부터 출력클럭(CLK_OUT)의 주파수가 높아져 목표주파수(TARGET)에 도달하므로, 매우 짧은 락킹시간(tLOCK)을 갖는 것을 확인할 수 있다.

이와 같이, 본 발명에 따르면 입력클럭(CLK_IN)이 어떤 주파수를 갖더라도(출력클럭이 어떤 목표주파수를 갖더라도), 항상 출력클럭(CLK_OUT)의 목표 주파수(TARGET)와 근방의 값을 출력클럭(CLK_OUT)의 초기주파수(INI)로 설정하는 것이 가능하다. 따라서 어떠한 경우에도 위상고정루프는 매우 짧은 락킹시간(tLOCK)을 가질 수 있다.

도 3 내지 도 7를 다시 참조하여, 본 발명에 따른 위상고정루프의 동작방법에 대해 알아보기로 한다.

(1) 위상고정루프가 동작을 시작하면, 먼저 초기값 제공부(350, 450)에 의해 입력클럭(CLK_IN)의 주파수가 검출된다. 그리고 검출된 입력클럭(CLK_IN)의 주파수에 따라 출력클럭(CLK_OUT)의 초기 주파수가 결정된다. 디지털 위상고정루프(도 3)에서는 제어부(330)에 초기값 정보(INI_VALUE)를 제공함으로써 출력클럭(CLK_OUT)의 초기값이 설정되며, 아날로그 위상고정루프(도 4)에서는 루프 필터(430)에 초기값에 대응되는 전압(INI_VCTRL)을 충전함으로써 출력클럭(CLK_OUT)의 초기값이 설정된다.

(2) 출력클럭(CLK_OUT)의 초기값이 설정된 이후에는, 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상이 위상비교부(310, 410)에 의해 비교되고, 그 결과(UP, DN)에 따라서 출력클럭(CLK_OUT)의 주파수가 높아지거나 낮아진다. 디지털 위상고정루프(도 3)의 경우에는 제어부(330)와 오실레이터부(340)의 동작에 의해 출력클럭(CLK_OUT)의 주파수가 높아지거나 낮아지며, 아날로그 위상고정루프(도 4)의 경우에는 차지펌프(420), 루프필터(430), 오실레이터부(440)의 동작에 의해 출력클럭(CLK_OUT)의 주파수가 높아지거나 낮아진다. 여기서 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상이 비교되고, 그 결과 출력클럭(CLK_OUT)의 주파수가 조절되는 과정은 반복적으로 수행된다.

상기한 바와 같이, 본 발명에 따른 위상고정루프는 (1)의 방식으로 수행되는 오픈루프(open loop) 동작을 통해 출력클럭(CLK_OUT)의 초기 주파수가 목표주파수와 비슷하게 설정되고, (2)의 방식으로 수행되는 클로우즈드 루프(closed loop) 동작을 통해 출력클럭(CLK_OUT)의 주파수와 목표주파수가 정확하게 일치된다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

310: 위상비교부 320: 로우 패스 필터
330: 제어부 340: 오실레이터부
350: 초기값 제공부
410: 위상비교부 420: 차지펌프부
430: 루프필터 440: 오실레이터부
450: 초기값 제공부

Claims

입력클럭과 피드백클럭의 위상을 비교하는 위상비교부;
상기 위상비교부의 비교결과에 따라 주파수 제어신호를 생성하는 제어부;
상기 주파수 제어신호에 응답하여 출력클럭을 생성하는 오실레이터부; 및
상기 입력클럭의 주파수를 검출하고 검출결과에 따른 초기값을 상기 제어부에 제공하는 초기값 제공부
를 포함하는 위상고정루프.
제 1항에 있어서,
상기 위상고정루프는,
상기 위상비교부의 비교결과를 상기 제어부에 전달하기 위한 로우 패스 필터부
를 더 포함하는 위상고정루프.
제 1항에 있어서,
상기 초기값 제공부는,
오버 샘플링을 이용하여 상기 입력클럭의 펄스 폭을 측정하고, 그 결과 상기 입력클럭의 주파수를 검출하는
위상고정루프.
제 1항에 있어서,
상기 초기값 제공부는,
샘플링 기준신호를 소정 지연값으로 순차적으로 지연시킨 제1 내지 제N지연신호의 라이징 에지에서, 상기 입력클럭의 논리값을 검출하여 상기 입력클럭의 주파수를 검출하는
위상고정루프.
제 1항에 있어서,
상기 초기값 제공부는 상기 입력클럭의 주파수 검출을 위해
샘플링 기준신호를 제1지연값으로 순차적으로 지연시킨 제1 내지 제N지연신호의 라이징 에지에서, 상기 입력클럭의 논리값을 검출해 상기 입력클럭의 주파수를 검출하는 제1단계; 및
상기 제1단계의 검출결과 상기 입력클럭의 주파수 검출에 실패하면, 상기 제1지연값보다 큰 제2지연값으로 상기 샘플링 기준신호를 지연시켜 상기 제1 내지 제N지연신호를 다시 생성하고, 생성된 상기 제1 내지 제N지연신호의 라이징 에지에서, 상기 입력클럭의 논리값을 검출해 상기 입력클럭의 주파수를 검출하는 제2단계를 수행하는
위상고정루프.
제 5항에 있어서,
상기 제1단계의 수행결과 상기 입력클럭의 주파수가 검출되면 상기 초기값 제공부의 주파수 검출동작은 완료되는
위상고정루프.
입력클럭과 피드백클럭의 위상을 비교하는 위상비교부;
상기 위상비교부의 비교결과에 응답하여 충전전류와 방전전류를 생성하는 차지펌프부;
상기 충전전류와 상기 방전전류에 응답하여 제어전압을 생성하는 루프필터;
상기 제어전압에 응답하여 출력클럭을 생성하는 오실레이터부; 및
상기 입력클럭의 주파수를 검출하고 검출결과에 따른 초기 제어전압을 상기 루프필터에 충전시키는 초기값 제공부
를 포함하는 위상고정루프.
제 7항에 있어서,
상기 초기값 제공부는,
오버 샘플링을 이용하여 상기 입력클럭의 펄스 폭을 측정하고, 그 결과 상기 입력클럭의 주파수를 검출하는
위상고정루프.
제 7항에 있어서,
상기 초기값 제공부는,
샘플링 기준신호를 소정 지연값으로 순차적으로 지연시킨 제1 내지 제N지연신호의 라이징 에지에서, 상기 입력클럭의 논리값을 검출하여 상기 입력클럭의 주파수를 검출하는
위상고정루프.
제 7항에 있어서,
상기 초기값 제공부는,
상기 입력클럭의 주파수가 높게 검출될수록 상기 초기 제어전압을 높게 설정하는
위상고정루프.
제 7항에 있어서,
상기 초기값 제공부는 상기 입력클럭의 주파수 검출을 위해
샘플링 기준신호를 제1지연값으로 순차적으로 지연시킨 제1 내지 제N지연신호의 라이징 에지에서, 상기 입력클럭의 논리값을 검출해 상기 입력클럭의 주파수를 검출하는 제1단계; 및
상기 제1단계의 검출결과 상기 입력클럭의 주파수 검출에 실패하면, 상기 제1지연값보다 큰 제2지연값으로 상기 샘플링 기준신호를 지연시켜 상기 제1 내지 제N샘플링 기준신호를 지연시켜 상기 제1내지 제N지연신호를 다시 생성하고, 생성된 제1 내지 제N지연신호의 라이징 에지에서, 상기 입력클럭의 논리값을 검출해 상기 입력클럭의 주파수를 검출하는 제2단계를 수행하는
위상고정루프.
제 11항에 있어서,
상기 제1단계의 수행결과 상기 입력클럭의 주파수가 검출되면 상기 초기값 제공부의 주파수 검출동작은 완료되는
위상고정루프.
입력클럭의 주파수를 검출하는 단계;
상기 주파수 검출결과에 따라 출력클럭의 초기 주파수를 결정하는 단계;
상기 입력클럭과 피드백클럭의 위상을 비교하는 단계; 및
상기 위상비교결과에 따라 상기 출력클럭의 주파수를 높이거나 낮추는 단계
를 포함하는 위상고정루프의 동작방법.
제 13항에 있어서,
상기 위상을 비교하는 단계와 상기 주파수를 높이거나 낮추는 단계는 반복적으로 수행되는
위상고정루프의 동작방법.