KR101293251B1

KR101293251B1 - 동작주파수에 따라 출력레벨이 변동되는 전압분배기 및이를 구비한 위상고정루프회로

Info

Publication number: KR101293251B1
Application number: KR1020070121215A
Authority: KR
Inventors: 김영식
Original assignee: 삼성전자주식회사
Priority date: 2007-11-27
Filing date: 2007-11-27
Publication date: 2013-08-09
Also published as: KR20090054517A; US20090134917A1; US7834666B2

Abstract

본 발명은 동작주파수에 따라 출력레벨이 변동되는 전압분배기 및 이를 구비한 위상고정루프회로에 관한 것으로, 본 발명에 따른 입력전압을 분배하여 출력하는 전압분배기는, 적어도 하나의 저항성소자를 구비하고, 동작주파수와 관계없이 일정한 고정저항값을 가지는 고정저항부와; 상기 동작주파수의 변동에 대응하여 가변되는 가변 저항값을 가지는 가변저항부와; 상기 입력전압이 입력되는 입력노드와; 상기 고정저항값과 상기 가변저항값의 비율에 따라 상기 입력전압이 분배되어, 출력전압으로 출력되는 출력노드를 구비한다. 본 발명에 따르면, 안정성을 유지하면서도 위상고정루프회로의 고정시간을 줄일 수 있는 장점이 있다.

위상고정루프, 전압분배기, 동작주파수, 초기전압, 고정시간, 락

Description

동작주파수에 따라 출력레벨이 변동되는 전압분배기 및 이를 구비한 위상고정루프회로{Voltage divider having output level depending on a frequency and PLL having the same}

본 발명은 전압분배기 및 이를 구비한 위상고정루프회로에 관한 것으로, 더욱 구체적으로는, 주파수의 변동에 대응하여 출력레벨이 변동되는 전압분배기 및 이를 구비한 위상고정루프회로에 관한 것이다.

일반적으로 위상고정루프(PLL:Phase Lock Loop)회로는 외부로부터 입력되는 신호의 주파수에 동기되는 임의의 주파수를 발생시키는 주파수 궤환형 회로 또는 각 회로 블록에 인가되는 클럭신호를 동기화시키는 회로로서, 현대 전자시스템의 기본 구성블록의 하나로 되어 왔다.

상기 위상고정루프회로는, 주파수 합성회로, 데이터 프로세싱 회로의 클럭 복원 회로, FM 복조기, 모뎀, 및 톤 디코더(tone decoder) 등을 포함하여 통신, 멀티미디어, 및 기타 응용회로들에 널리 사용되어 왔다

도 1에 일반적인 위상고정루프회로의 일예가 나타나 있다.

도 1에 도시된 바와 같이, 일반적인 위상고정루프회로는, 위상 및 주파수 검출기(PFD ; Phase-Frequency Detector), 차지펌프(CP ; Charge Pump)), 루프필터(LF ; Loop Filter), 및 전압제어 발진기(VCO ; Voltage Controlled Oscillator)를 구비한다.

상기 위상고정루프(PLL)회로는 상기 외부레퍼런스 클럭(Ext)과 주파수, 위상차가 같은 클럭을 출력하는 회로이다. 상기 위상고정루프(PLL)회로에는 상기 전압제어발진기(VCO)의 출력을 분주하여 상기 위상 및 주파수 검출기(PFD)에 인가하는 분주기(DIV)가 추가될 수 있다. 상기 분주기(DIV)는 외부 레퍼런스 클럭(Ext)보다 더 높은 주파수가 필요할 경우에 포함될 수 있다.

이하에서는 상기 분주기(DIV)가 포함되지 않은 경우에 대해서만 설명하기로 한다.

상기 위상 및 주파수 검출기(PFD)는, 상기 외부레퍼런스 클럭(Ext)과, 상기 전압제어발진기(VCO)의 출력인 내부클럭(Int)의 주파수와 위상을 비교하여, 업 신호(UP) 또는 다운신호(DN)를 출력한다.

상기 업신호(UP)는 상기 내부클럭(Int)이 상기 외부레퍼런스 클럭(Ext)보다 느릴 때, 전압제어 발진기(VCO)의 발진 클럭이 좀 더 빨라지도록 하기 위한 신호이다. 그리고, 상기 다운신호(DN)는 상기 내부클럭(Int)이 상기 외부 레퍼런스 클럭(Ext) 보다 빠를 때, 상기 전압제어 발진기(VCO)가 좀 더 느리게 발진하도록 한다.

상기 차지펌프(CP)는 상기 위상 및 주파수 검출기(PFD)에서 출력되는 업 신호(UP) 또는 다운신호(DN)에 따라 출력 전하량을 조절한다. 잘 알려진 바와 같이, 상기 차지펌프(CP)는 상기 업 신호(UP)에 의하여 출력 전하량이 증가될 수 있고, 상기 다운신호(DN)에 의하여 출력 전하량이 감소될 수 있다.

이와 같은 상기 차지펌프(CP)의 동작에 따라, 상기 루프필터(LP)는 상기 차지펌프(CP)의 출력을 로우 패스 필터링하여 콘트롤 전압(VCTRL)을 생성한다.

상기 전압제어발진기(VCO)는 상기 루프필터(LP)에서 생성되는 상기 콘트롤 전압(VCTRL)에 따라 일정 주파수를 가지는 발진신호인 내부클럭(Int)을 생성한다

상기 전압제어 발진기(VCO)는 상기 컨트롤 전압(VCTRL)에 따라 높은 주파수의 내부클럭(Int)을 출력하거나 낮은 주파수의 내부클럭(Int)을 출력한다.

결과적으로, 상기 업신호(UP)는 차지 펌프(CP)와 루프 필터(LF)를 거치면서 상기 전압제어 발진기(VCO)의 컨트롤 전압(VCTRL)을 높여주는 역할을 하여, 전압제어 발진기(VCO)에서 이전보다 높은 주파수의 내부클럭(Int)을 출력하게 한다. 반면, 상기 다운신호(DN)는 상기 차지펌프(CP)와 루프 필터(LF)를 거치면서 전압제어 발진기(VCO)의 컨트롤 전압(VCTRL)을 낮춰주는 역할을 하여 전압제어 발진기(VCO)가 보다 낮은 주파수의 내부클럭(Int)을 발진하도록 한다.

상술한 바와 같은 종래의 일반적인 위상고정루프회로는 피드백(feed-back)회로이기 때문에 초기단계에서 안정화단계까지 많은 시간을 필요로 한다. 따라서 전체 시스템의 동작에서 상기 위상고정루프회로의 동작시간이 차지하는 비율이 높게 되어, 전체 시스템의 효율에 많은 영향을 미치고 있다.

상기 위상고정루프회로는 위상 및 주파수 검출기(PFD), 차지펌프(CP), 루프필터(LF), 및 전압제어 발진기(VCO)의 반복동작이 수백 또는 수천번을 거듭하고 나면 상기 레퍼런스 클럭(Ext)과 내부클럭(Int)의 주파수 및 위상이 동일하게 되고, 이때부터는 전체회로가 안정한 상태를 유지하게 된다. 이처럼 위상고정루프회로 전체가 안정한 상태를 유지하기 까지 소요되는 시간을 고정시간(Lock-in Time)이라고 하며, 모든 위상고정루프회로에서는 이러한 고정시간이 필요하게 된다.

상기 고정시간은 상기 위상고정루프회로의 동작시간의 대부분을 차지하므로, 상기 고정시간을 줄이게 되면 상기 위상고정루프회로의 동작시간을 줄일 수 있게 된다.

그러나 상기 고정시간을 줄이기 위해, 상기 레퍼런스 클럭(Ext)와 상기 내부클럭(Int)의 변화량에 빠르게 대응하도록 회로를 설계하게 되면, 안정상태의 위상고정루프회로가 외부 노이즈(noise)나 흔들림(fluctuation)에 의해 변동되어 전체 회로가 불안정해지게 된다. 이는 한번 위상 및 주파수가 고정되면 안정된 상태를 계속 유지해야하는 위상고정루프회로의 기본원리를 벗어나게 된다.

따라서 종래의 일반적인 위상고정루프회로의 기본적인 틀을 통하여 안정성을 유지하면서면서도 상기 고정시간을 줄일 수 있는 독창적인 방법이 필요하게 되었다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 전압분배기 및 이를 구비한 위상고정루프회로를 제공하는 데 있다.

본 발명의 다른 목적은, 안정성을 유지하면서도 고정시간을 줄일 수 있는 전압분배기 및 이를 구비한 위상고정루프회로를 제공하는데 있다.

본 발명의 또 다른 목적은, 동작주파수에 대응하여 출력레벨이 변동되는 전압분배기 및 이를 구비한 위상고정루프회로를 제공하는데 있다.

본 발명의 또 다른 목적은 초기전압의 컨트롤이 가능한 전압분배기 및 이를 구비한 위상고정루프회로를 제공하는데 있다.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 입력전압을 분배하여 출력하는 전압분배기는, 적어도 하나의 저항성소자를 구비하고, 동작주파수와 관계없이 일정한 고정저항값을 가지는 고정저항부와; 상기 동작주파수의 변동에 대응하여 가변되는 가변 저항값을 가지는 가변저항부와; 상기 입력전압이 입력되는 입력노드와; 상기 고정저항값과 상기 가변저항값의 비율에 따라 상기 입력전압이 분배되어, 출력전압으로 출력되는 출력노드를 구비한다.

상기 가변저항부는, 서로 다른 저항값을 가지며 서로 병렬로 연결되는 복수의 저항성 소자들을 구비하며, 상기 전압분배기는, 동작주파수에 대응하여 카운팅되어 출력되는 복수의 비트신호들을 스위칭 신호로 하여, 상기 가변저항부의 복수의 저항성 소자들 중 적어도 하나의 저항성 소자를 선택하여 상기 가변저항값을 결 정하는 카운팅부를 더 구비할 수 있다.

상기 카운팅부는 업 카운터 또는 다운카운터를 구비할 수 있다.

상기 카운팅부는, 복수개의 플립플롭들이 캐스케이드(cascade) 접속되는 구조를 가질 수 있다.

상기 복수개의 플립플롭들은 적어도 제1플립플롭 및 제2플립플롭을 포함하며, 상기 제1플립플롭은 상기 동작주파수에 대응되는 클럭신호에 동기되어 자신의 반전출력을 데이터 입력으로 하고, 상기 제2플립플롭은 상기 제1플립플롭의 출력을 클럭입력으로 하고 그 자신의 반전출력을 데이터 입력으로 할 수 있다.

상기 복수의 플립플롭들 각각은 D플립플롭일 수 있다.

상기 복수의 저항성소자들 각각은 대응되는 스위치들을 통하여 상기 출력노드와 연결되는 구조를 가질 수 있다.

상기 고정저항부를 구성하는 상기 저항성 소자 및 상기 가변저항부를 구성하는 상기 복수의 저항성 소자들 각각은 포화영역(saturation region)에서 동작하는 NMOS 트랜지스터로 구성되며, 상기 스위치들 각각은 선형영역(triode(linear) region)에서 동작하는 NMOS 트랜지스터로 구성될 수 있다.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 위상고정루프(PLL)회로는, 레퍼런스 신호와 발진 신호의 위상 및 주파수를 비교하여 위상차 및 주파수차에 대응되는 비교신호를 발생하는 위상 및 주파수 검출기와; 상기 위상 및 주파수 검출기에서 출력되는 상기 비교신호에 응답하여 출력전하량을 조절하는 차지펌프와; 상기 차지 펌프로부터의 출력을 필터 링하여 컨트롤 전압을 발생시키는 루프필터와; 초기에는 초기전압을 통하여 상기 발진신호를 발생하고, 이후에는 상기 컨트롤 전압에 대응되는 상기 발진신호를 발생하는 전압제어발진기와; 상기 위상고정루프회로의 리셋 신호에 응답하여 동작하며, 동작주파수에 대응하여 레벨이 변동되는 상기 초기전압을 발생하여, 전압제어발진기에 인가하는 초기전압 발생기를 구비한다.

상기 초기전압 발생기는, 상기 위상고정루프회로의 리셋 신호에 응답하여 일정 인에이블 구간을 가지는 펄스를 발생하는 펄스 발생기와; 상기 펄스의 인에이블 구간동안만 동작하며, 동작주파수에 대응하여 레벨이 변동되는 상기 초기전압을 발생하는 전압분배기를 구비할 수 있다.

상기 전압분배기는, 적어도 하나의 저항성소자를 구비하고, 동작주파수와 관계없이 일정한 고정저항값을 가지는 고정저항부와; 상기 동작주파수의 변동에 대응하여 가변되는 가변 저항값을 가지는 가변저항부와; 상기 입력전압이 입력되는 입력노드와; 상기 고정저항값과 상기 가변저항값의 비율에 따라 상기 입력전압이 분배되어, 출력전압으로 출력되는 출력노드를 구비할 수 있다.

상기 가변저항부는, 서로 다른 저항값을 가지고 서로 병렬로 연결되는 복수의 저항성 소자들을 구비하며, 상기 전압분배기는, 동작주파수에 대응하여 카운팅되어 출력되는 복수의 비트신호들을 스위칭 신호로 하여, 상기 가변저항부의 상기 복수의 저항성 소자들 중 적어도 하나의 저항성 소자를 선택하여 상기 가변저항값을 결정하는 카운팅부를 더 구비할 수 있다.

상기 복수의 플립플롭들 각각은 D플립플롭일 수 있다.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 구체화에 따라, 본 발명에 따른 전압분배기는, 동작주파수의 변동에 의해 대응하여 가변되는 저항값을 가지는 가변저항부와, 상기 동작주파수의 변동에 관계없이 항상 고정된 저항값을 가지는 고정저항부를 구비하여, 동작주파수에 대응하여 변동되는 출력전압을 발생하는 것을 특징으로 한다.

본 발명에 따르면, 안정성을 유지하면서도 위상고정루프회로의 고정시간을 줄일 수 있는 장점이 있다. 또한, 동작주파수에 대응하여 출력레벨이 변동되는 전압분배기를 구현할 수 있다. 또한 상기 전압분배기의 초기전압의 컨트롤이 가능하다.

이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.

도 2는 본 발명의 일 실시예에 따른 위상고정루프회로를 나타낸 것이다.

도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 위상고정루프회로는 위상 및 주파수 검출기(PFD), 차지펌프(CP), 루프필터(LF), 전압제어 발진기(VCO), 및 초기 전압 발생기(20)를 구비한다.

상기 위상고정루프(PLL)회로에는 상기 전압제어발진기(VCO)의 출력을 분주하여 상기 위상 및 주파수 검출기(PFD)에 인가하는 분주기(DIV)가 추가될 수 있다. 상기 분주기(DIV)는 외부 레퍼런스 클럭(Ext)보다 더 높은 주파수가 필요할 경우에 포함될 수 있다.

상기 위상 및 주파수 검출기(PFD)는, 상기 외부레퍼런스 클럭(Ext)과, 상기 전압제어발진기(VCO)의 출력인 내부클럭(Int)의 주파수와 위상을 비교하여, 비교신호인 업 신호(UP) 또는 다운신호(DN)를 출력한다.

상기 차지펌프(CP)는 상기 위상 및 주파수 검출기(PFD)에서 출력되는 업 신호(UP) 또는 다운신호(DN)에 따라 출력 전하량을 조절한다. 잘 알려진 바와 같이, 상기 차지펌프(CP)는 상기 위상 및 주파수 검출기(PFD)에서 출력되는 상기 비교신호(UP,DN)에 응답하여 출력전하량을 조절한다. 상기 차지펌프(CP)는 상기 업 신호(UP)에 의하여 출력 전하량이 증가될 수 있고, 상기 다운신호(DN)에 의하여 출력 전하량이 감소될 수 있다.

상기 루프필터(LP)는 상기 차지펌프(CP)의 출력을 로우 패스 필터링하여 콘트롤 전압(VCTRL)을 생성한다.

상기 전압제어발진기(VCO)는 초기에는 상기 초기화발생기(20)를 통해 발생된 초기전압(VC)을 통하여 상기 발진신호인 내부클럭(Int)을 발생하고, 이후에는 상기 루프필터(LP)에서 발생된 상기 컨트롤 전압(VCTRL)에 대응되는 발진신호 즉 내부클럭(Int)을 발생한다. 상기 컨트롤 전압(VCRL)에 응답하여 상기 내부클럭(Int)을 발생하는 동작은 상기 위상고정루프회로의 고정시간동안 계속되게 된다.

결과적으로 상기 업신호(UP)는 차지 펌프(CP)와 루프 필터(LF)를 거치면서 상기 전압제어 발진기(VCO)의 컨트롤 전압(VCTRL)을 높여주는 역할을 하여, 전압제 어 발진기(VCO)에서 이전보다 높은 주파수의 내부클럭(Int)을 출력하게 한다. 반면, 상기 다운신호(DN)는 상기 차지펌프(CP)와 루프 필터(LF)를 거치면서 전압제어 발진기(VCO)의 컨트롤 전압(VCTRL)을 낮춰주는 역할을 하여 전압제어 발진기(VCO)가 보다 낮은 주파수의 내부클럭(Int)을 발진하도록 한다.

상기 초기전압 발생기(20)는 상기 고정시간을 줄이기 위한 방안으로 제안된 것이다. 상기 초기전압발생기(20)는 상기 전압제어발진기(VCO)에 특정레벨의 초기전압을 제공하기 위한 것이다.

종래의 일반적인 위상고정루프의 경우에, 접지레벨(0V)에서 특정레벨까지 일정단위로 입력전압이 변하면서 상기 전압제어발진기(VCO)에 입력되는 구조를 가지고 있었다. 따라서, 접지레벨에서 원하는 레벨까지 움직이는 시간인 상기 고정시간이 너무 길어 그만큼 시간 및 비용소모가 있었다.

그러나 이러한 경우에, 상기 외부 레퍼런스 클럭(Ext)과 동일한 위상 및 주파수를 가지는 내부클럭(Int)을 발생하는 경우의 상기 전압제어 발진기(VCO)의 입력전압의 레벨을 미리 알고, 상기 입력전압의 레벨을 상기 전압제어발진기(VCO)의 초기전압으로 사용한다면 상기 고정시간을 줄일 수 있게 되는 것이다. 따라서, 상기 전압제어발진기(VCO)에 특정레벨의 초기전압을 공급하기 위한 상기 초기전압 발생기(20)가 본 발명에서 도입되게 되었다.

상기 초기전압 발생기(20)는 펄스발생기(PG) 및 전압분배기(VD)를 구비할 수 있다.

상기 펄스 발생기(PG)는 상기 위상고정루프회로의 리셋 신호(PLL_Reset)에 응답하여 일정 인에이블 구간을 가지는 펄스(PS)를 발생한다. 상기 펄스(PS)의 인에이블 구간은 상기 전압분배기(VD)에서 초기전압이 발생될 수 있을 정도의 시간, 즉 원하는 초기전압 레벨에 도달되는 시간구간을 가지도록, 상기 펄스 발생기(PG)가 설계될 수 있다.

상기 전압분배기(VD)는 상기 펄스(PS)의 인에이블 구간동안만 동작하며, 특정 입력전압에 대응하여 전압분배를 통해 상기 초기전압(VC)을 발생한다.

상기 전압분배기(VD)의 하나의 실시예로써 도 3에 도시된 전압분배기(10)가 있다.

도 3에 도시된 바와 같이, 상기 전압분배기(10)는 3개의 NMOS 트랜지스터들(N1,N2,N3)을 구비한다.

상기 3개의 NMOS 트랜지스터들(N1,N2,N3)은 전원전압단자와 접지단자 사이에 순차적으로 직렬연결되는 구조를 가진다. 이때 NMOS 트랜지스터(N1)는 상기 전원전압단자와 출력노드사이에 연결되고, NMOS트랜지스터(N2,N3)는 상기 출력노드와 접지단자 사이에 직렬연결되는 구조를 가진다. 그리고, NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)의 게이트로 상기 펄스신호(PS)가 입력되며, NMOS트랜지스터(N3)의 게이트와 상기 출력노드가 연결되는 구조를 가진다.

상기 전압분배기(10)의 동작은 다음과 같다.

우선 상기 펄스 발생기(PG)에서 발생된 펄스(PS)가 하이 레벨이 되면, 상기 NMOS트랜지스터들(N1,N2,N3)은 턴 온 된다. NMOS트랜지스터(N1)는 게이트와 드레인이 동일한 전압레벨을 가지며 포화영역(saturation)에서 동작할 수 있다.그리고 NMOS 트랜지스터(N3)는 게이트와 드레인 전압이 거의 같으며 포화영역에서 동작할 수 있다.

NMOS 트랜지스터(N2)는 선형영역(triode 또는 linear)에서 동작할 수 있다. NMOS 트랜지스터(N2)는 상기 펄스(PS)가 로우레벨이 되었을 때 턴 오프되며, NMOS 트랜지스터(N3)를 통해 상기 출력노드의 전류가 빠져나가는 것을 방지하는 역할을 수행한다.

상기 전압분배기(10)는 NMOS트랜지스터(N1) 및 NMOS트랜지스터(N3)의 사이즈에 따른 저항값 비율에 따라 상기 초기전압(VC)의 레벨이 달라진다. 예를 들어 NMOS트랜지스터(N1)의 사이즈인'W1,L1'과 NMOS 트랜지스터(N3)의 사이즈인 'W3,L3' 의 사이즈 비율이 저항값 비율이 된다. 여기서, 'W' 는 트랜지스터의 채널폭을 나타내며, 'L'은 트랜지스터의 채널길이를 나타낸다. 일반적으로 트랜지스터의 사이즈가 크면 저항값이 작고 트랜지스터의 사이즈가 작으면 저항값이 큰 것으로 알려져 있다. 상기 전원전압을 'VDD' 로 정의하고, 트랜지스터의 문턱전압(threshold voltage)을 'Vth'로 정의하는 경우, 상기 전압분배기(10)의 출력전압인 상기 초기전압(VC)은 다음의 식에 의해 구해질 수 있다.

'VC = ((W1/L1)^1/2*(VDD-Vth)+(W3/L3)^1/2* Vth)/((W3/L3)^1/2+(W1/L1)^1/2)'

여기서, 'W1/L1'의 값이 고정된 상태에서 'W3/L3'의 값이 커지면 상기 초기전압(VC)의 레벨은 작아지고, 'W3/L3'의 값이 작아지면 상기 초기전압(VC)의 레벨은 커지게 된다. 또한, 'W1/L1' 과 'W3/L1' 이 같은 값을 가지는 경우에, 상기 초 기전압(VC)은 'VDD*1/2' 이 될 수 있다.

도 4는 상기 전압분배기(10)의 초기전압(VC)을 나타낸 그래프이다.

도 4에 도시된 바와 같이, 대략적으로 250nsec 정도의 시간이 경과하면, 0.6V 정도의 초기전압(VC)이 발생됨을 알 수 있다. 이를 통해 유추할 경우 상기 펄스(PS)의 인에이블 구간은 대략 220nsec 내지 300nsec 정도의 시간구간이 되도록 설계될 수 있다.

상기 전압분배기(10)의 초기전압(VC)은 설계당시에 고정된다. 따라서, 상술한 바와 같은 전압분배기(10)는 위상고정루프회로에 적용되는 경우, 특정레벨의 초기전압(VC)을 발생하므로 상기 고정시간을 줄일 수 있다는 장점이 있다. 도 4를 예로 들면, 상기 초기전압(VC)는 대략 0.6V의 레벨을 항상 유지하게 된다. 따라서, 위상 및 주파수가 고정되는 경우의 상기 전압제어발진기(VCO)의 컨트롤 전압(VCTRL)이 대략 0.6V 정도 일 경우에 고정시간을 줄일 수 있는 장점이 있다.

그러나, 상기 위상고정루프회로는 채용되는 장치의 동작주파수에 따라 고정(lock)되는 상기 전압제어발진기(VCO)의 컨트롤전압(VCTRL) 레벨이 다르다. 즉 동일한 위상고정루프회로가 동작주파수를 달리하는 두 개의 반도체 메모리 장치에 채용되는 경우, 고정시간도 달라지고, 고정되는 시점에서의 상기 전압제어발진기(VCO)의 컨트롤전압(VCTRL) 레벨도 달라진다.

일반적으로 동일한 위상고정루프회로에서, 동작주파수가 높은 경우에 상기 컨트롤 전압(VCTRL)의 레벨은 동작주파수가 낮은 경우의 컨트롤 전압(VCTRL)의 레벨보다 높은 것으로 알려져 있다.

따라서, 상기 초기전압(VC)이 상술한 전압분배기(10)에 의해 제공되는 경우에는, 초기전압(VC)이 고정되어 있기 때문에, 동작주파수가 서로 다른 장치에 적용된 위상고정루프회로의 고정시간은 서로 달라지게 된다. 상기 초기전압(VC)의 레벨이 낮게 설계되어 있다면, 높은 동작주파수를 가지는 경우에는 상기 위상고정루프회로의 고정시간이 길어지게 되고, 상기 초기전압(VC)의 레벨이 높게 설계되어 있다면 낮은 동작주파수를 가지는 경우의 상기 위상고정루프회로의 고정시간이 길어지게 된다.

반도체 메모리 장치가 고속화됨에 따라 이에 대응되는 동작주파수도 커지고 있다. 따라서 동작주파수에 따라 초기전압(VC)의 레벨이 제어되는 전압분배기 또는 동작주파수에 대응하여 고정시간을 최소화할 수 있는 위상고정루프회로의 필요성이 대두된다.

상기 전압분배기(VD)의 다른 실시예로써 도 5에 도시된 전압분배기(100)가 있다. 도 5에 도시된 전압분배기(100)는 동작주파수에 대응하여 초기전압의 레벨이 변동되는 구조를 가진다.

도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 전압분배기(100)는, 고정저항부(110), 가변저항부(120), 및 카운팅부(150)를 구비한다.

상기 고정저항부(110)는 적어도 하나의 저항성소자(N11)를 구비하며, 동작주파수에 관계없이 일정한 고정저항값을 가진다. 상기 고정저항부(110)를 구성하는 저항성 소자(N11)가 트랜지스터일 경우에는 그 사이즈에 대응되는 저항값을 가질 수 있다. 상기 저항성 소자(N11)는 NMOS 트랜지스터 일 수 있다. 그리고, 일정저항 값을 가질 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 알려진 모든 저항성 소자가 상기 저항성 소자(N11)에 해당될 수 있다.

상기 저항성소자(N11)가 NMOS 트랜지스터로 구성되는 경우, 상기 저항성 소자(N11)는 전원전압 단자와 출력노드(n2) 사이에 구비되고, 게이트로 상기 펄스(PS)신호를 수신한다. 상기 저항성소자(N11)는 포화영역에서 동작될 수 있다.

이때 상기 전압 분배기(100)의 입력전압은 전원전압(VDD)이 되며, 입력노드(n1)는 전원전압이 입력되는 단자(노드)가 된다.

상기 가변저항부(120)는 동작주파수의 변동에 대응하여 가변되는 가변 저항값을 가진다. 이를 위해 상기 가변저항부(120)는 서로 다른 저항값을 가지며 서로 병렬로 연결되는 복수의 저항성 소자들(N33_1,N33_2,N33_4,N33_8, N33_16,N33_32)을 구비한다. 상기 복수의 저항성 소자들(N33_1,N33_2,N33_4,N33_8, N33_16,N33_32) 각각은 스위칭 소자들(N22_1,N22_2,N22_4,N22,8,N22_16,N22_32)에 연결되는 구조를 가진다. 즉 상기 가변저항부(120)는 하나의 스위칭 소자와 하나의 저항성소자가 출력노드(n2)와 접지 단자사이에 서로 직렬 연결되는 구조를 가지는 복수의 단위저항부들(121,122,124,125,126,127)을 구비한다.

다른 예에 의하면, 상기 저항성 소자들(N33_1,N33_2,N33_4,N33_8, N33_16,N33_32)은 서로 동일한 저항값을 가질 수 있으나 여기서는 논외로 한다.

상기 저항성 소자들(N33_1,N33_2,N33_4,N33_8, N33_16,N33_32)이 서로 다른 저항값을 가지는 경우 상기 저항성 소자들(N33_1,N33_2,N33_4,N33_8, N33_16,N33_32)은 순차적으로 일정 규칙의 저항값들을 가질 수 있다. 예를 들어, 저항성 소자(N33_1)는 저항성소자(N33_2)의 2배에 해당하는 저항값을 가질 수 있고, 상기 저항성소자(N33_2)는 저항성소자(N33_4)의 2배의 해당하는 저항값을 가질 수 있다. 그리고, 저항성 소자(N33_4)는 저항성소자(N33_8)의 2배에 해당하는 저항값을 가질 수 있고, 상기 저항성소자(N33_8)는 저항성소자(N33_16)의 2배의 해당하는 저항값을 가질 수 있다. 또한, 저항성 소자(N33_16)는 저항성소자(N33_32)의 2배에 해당하는 저항값을 가질 수 있다. 이 경우 상기 저항성소자(N33_1)는 저항성소자(N33_32)의 32배의 해당하는 저항값을 가질 수 있다.

상기 저항성 소자들(N33_1,N33_2,N33_4,N33_8, N33_16,N33_32) 각각은, 일정저항값을 가질 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 알려진 모든 저항성 소자가 해당될 수 있다.

상기 복수의 저항성 소자들(N33_1,N33_2,N33_4,N33_8, N33_16,N33_32) 및 상기 스위칭 소자들(N22_1,N22_2,N22_4,N22,8,N22_16,N22_32) 각각이 NMOS 트랜지스터로 구성되는 경우, 상기 복수의 저항성 소자들(N33_1,N33_2,N33_4,N33_8, N33_16,N33_32)은 포화영역에서 동작되고, 상기 스위칭 소자들(N22_1,N22_2,N22_4,N22,8,N22_16,N22_32)은 선형영역에서 동작될 수 있다.

상기 복수의 단위저항부들(121,122,124,125,126,127)은 도 5에서 6개로 도시되어 있으나 필요에 따라 더 적은수로 설계될 수도 있고, 더 많은 개수로 설계될 수도 있다. 여기서는 상기 단위저항부들이 제1 내지 제6단위저항부(121,122,124,125,126,127)를 가지는 경우를 설명한다.

상기 복수의 단위저항부들(121,122,124,125,126,127) 중 제1단위저항부(121) 는 상기 출력노드(n2)와 접지단자사이에 직렬연결되는 제1스위칭 소자(N22_1) 및 제1저항성소자(N33_1)를 구비한다. 상기 제1스위칭 소자(N22_1)는 상기 출력노드(n2)와 상기 제1저항성소자(N33_1) 사이에 연결되고, 게이트는 상기 펄스(PS)를 수신한다. 상기 제1저항성 소자(N33_1)는 상기 제1스위칭 소자(N22_1)와 접지단자 사이에 연결되고, 게이트는 상기 출력노드(n2)와 연결된다.

제2단위저항부(122)는 상기 출력노드(n2)와 접지단자사이에 직렬연결되는 제2스위칭 소자(N22_2) 및 제2저항성소자(N33_2)를 구비한다. 상기 제2스위칭 소자(N22_2)는 상기 출력노드(n2)와 상기 제2저항성소자(N33_2) 사이에 연결되고, 게이트는 상기 카운팅부(150)의 제1비트신호(CK2)를 수신한다. 상기 제2저항성 소자(N33_2)는 상기 제2스위칭 소자(N22_2)와 접지단자 사이에 연결되고, 게이트는 상기 출력노드(n2)와 연결된다.

제3단위저항부(124)는 상기 출력노드(n2)와 접지단자사이에 직렬연결되는 제3스위칭 소자(N22_4) 및 제3저항성소자(N33_4)를 구비한다. 상기 제3스위칭 소자(N22_4)는 상기 출력노드(n2)와 상기 제3저항성소자(N33_4) 사이에 연결되고, 게이트는 상기 카운팅부(150)의 제2비트신호(CK4)를 수신한다. 상기 제3저항성 소자(N33_4)는 상기 제3스위칭 소자(N22_4)와 접지단자 사이에 연결되고, 게이트는 상기 출력노드(n2)와 연결된다.

제4단위저항부(125)는 상기 출력노드(n2)와 접지단자사이에 직렬연결되는 제4스위칭 소자(N22_8) 및 제4저항성소자(N33_8)를 구비한다. 상기 제4스위칭 소자(N22_8)는 상기 출력노드(n2)와 상기 제4저항성소자(N33_8) 사이에 연결되고, 게 이트는 상기 카운팅부(150)의 제3비트신호(CK8)를 수신한다. 상기 제4저항성 소자(N33_8)는 상기 제4스위칭 소자(N22_8)와 접지단자 사이에 연결되고, 게이트는 상기 출력노드(n2)와 연결된다.

제5단위저항부(126)는 상기 출력노드(n2)와 접지단자사이에 직렬연결되는 제5스위칭 소자(N22_16) 및 제5저항성소자(N33_16)를 구비한다. 상기 제5스위칭 소자(N22_16)는 상기 출력노드(n2)와 상기 제5저항성소자(N33_16) 사이에 연결되고, 게이트는 상기 카운팅부(150)의 제4비트신호(CK16)를 수신한다. 상기 제5저항성 소자(N33_16)는 상기 제5스위칭 소자(N22_16)와 접지단자 사이에 연결되고, 게이트는 상기 출력노드(n2)와 연결된다.

제6단위저항부(127)는 상기 출력노드(n2)와 접지단자사이에 직렬연결되는 제6스위칭 소자(N22_32) 및 제6저항성소자(N33_32)를 구비한다. 상기 제6스위칭 소자(N22_32)는 상기 출력노드(n2)와 상기 제6저항성소자(N33_32) 사이에 연결되고, 게이트는 상기 카운팅부(150)의 제5비트신호(CK32)를 수신한다. 상기 제6저항성 소자(N33_32)는 상기 제6스위칭 소자(N22_32)와 접지단자 사이에 연결되고, 게이트는 상기 출력노드(n2)와 연결된다.

상기 카운팅부(150)는 동작주파수에 대응하여 카운팅되어 출력되는 복수의 비트신호들을 스위칭 신호로 하여, 상기 복수의 저항성 소자들(N33_1,N33_2,N33_4,N33_8, N33_16,N33_32) 중 적어도 하나의 저항성 소자를 선택하여 상기 가변저항값을 결정한다.

상기 카운팅부(150)는 다운카운터를 구비할 수 있다.

상기 전압분배기(100)의 다른 실시예로는 상기 가변저항부(120)가 상기 입력노드(n1)와 상기 출력노드(n2) 사이에 구비되고, 상기 고정저항부(110)가 상기 출력노드와 접지노드 사이에 구비될 수 있다. 이 경우에는 상기 카운팅부(150)는 업 카운터를 구비할 수 있다.

상기 카운팅부(150)는 복수개의 플립플롭들(FF0,FF2,FF4,FF8,FF16,FF32)이 캐스케이드(cascade) 접속되는 구조를 가질 수 있다. 상기 복수개의 플립플롭들(FF0,FF2,FF4,FF8,FF16,FF32) 각각은 D 플립플롭일 수 있다. 상기 복수개의 플립플롭들(FF0,FF2,FF4,FF8,FF16,FF32) 각각은 상기 펄스(PS)의 인에이블 구간에서만 동작하도록 상기 펄스(PS) 또는 상기 펄스(PS)의 반전신호를 인에이블 신호로써 사용하게 된다.

상기 복수개의 플립플롭들(FF0,FF2,FF4,FF8,FF16,FF32)은 상기 복수의 단위저항부들(121,122,124,125,126,127)의 개수만큼 구비될 수 있다. 상기 복수의 단위저항부들(121,122,124,125,126,127)이 6개의 단위저항부들을 가지는 경우 상기 플립플롭들도 제1 내지 제6플립플롭(FF0,FF2,FF4,FF8,FF16,FF32)으로 6개가 구비되어 6진 카운터를 구성할 수 있다.

상기 플립플롭들(FF0,FF2,FF4,FF8,FF16,FF32) 중 제1플립플롭(FF0)은 상기 펄스(PS)의 반전신호를 인에이블 신호로 하며, 상기 전압분배기 또는 위상고정루프회로가 채용된 반도체 메모리 장치의 동작주파수의 클럭(CK)을 클럭입력으로 하며, 그 자신(FF0)의 반전출력을 데이터입력으로 하여 구성된다. 여기서 상기 펄스(PS)의 반전신호를 위해 인버터(I40)이 구비될 수 있다.

그리고, 제2플립플롭(FF2)은 상기 펄스(PS)의 반전신호를 인에이블 신호로 하며. 상기 제1 플립플롭(FF0)의 출력(C2)을 클럭입력으로 하고, 그 자신(FF2)의 반전출력을 데이터입력으로 하여 구성된다.

제3플립플롭(FF4)은 상기 펄스(PS)의 반전신호를 인에이블 신호로 하며. 상기 제2플립플롭(FF2)의 출력(C4)을 클럭입력으로 하고, 그 자신(FF4)의 반전출력을 데이터입력으로 하여 구성된다.

제4플립플롭(FF8)은 상기 펄스(PS)의 반전신호를 인에이블 신호로 하며. 상기 제3플립플롭(FF4)의 출력(C8)을 클럭입력으로 하고, 그 자신(FF8)의 반전출력을 데이터입력으로 하여 구성된다.

제5플립플롭(FF16)은 상기 펄스(PS)의 반전신호를 인에이블 신호로 하며. 상기 제4플립플롭(FF8)의 출력(C16)을 클럭입력으로 하고, 그 자신(FF16)의 반전출력을 데이터입력으로 하여 구성된다.

제6플립플롭(FF32)은 상기 펄스(PS)의 반전신호를 인에이블 신호로 하며. 상기 제5플립플롭(FF16)의 출력(C32)을 클럭입력으로 하고, 그 자신(FF32)의 반전출력을 데이터입력으로 하여 구성된다. 상기 제6플립플롭(FF32)의 출력은 리셋신호(Reset)로 이용된다. 즉 상기 제6플립플롭(FF32)은 카운터의 동작보다는 상기 리셋신호(Reset)의 발생을 위해 구비될 수 있다.

상기 리셋신호(Reset)는 상기 카운팅부(150)의 출력(C2,C4,C8,C16,C32)이 상기 가변저항부(120)로 전송되는 것을 제어한다. 예를 들면, 상기 리셋신호(Reset)가 하이레벨을 가지면 상기 카운팅부(150)의 출력(C2,C4,C8,C16,C32)이 상기 가변 저항부(120)에 전송되어 스위칭신호로써 기능하고, 상기 리셋신호(Reset)가 로우레벨을 가지면 상기 카운팅부(150)의 출력(C2,C4,C8,C16,C32)이 상기 가변저항부(120)에 전달되지 않는다. 이는 상기 카운팅부(150)가 초기값에서 최종값까지 카운팅되고 나서 다시 초기값으로 회귀하여 다시 카운팅되는 것을 방지하기 위한 것이다.

따라서, 상기 카운팅부(150)가 초기값에서 최종값까지 카운팅되는 시간보다 짧은 시간동안 동작하는 경우, 예를 들면 상기 펄스(PS)의 인에이블 구간이 상기 카운팅부(150)가 초기값에서 최종값까지 카운팅되는 시간보다 짧은 시간구간을 가지는 경우에는 상기 제6플립플롭(FF32)은 구비되지 않을 수 있다.

상기 리셋신호(Reset)의 역할을 제대로 수행하기 위해 상기 카운팅부(150)는 상기 제1플립플롭(FF0)의 출력(C2)과 상기 리셋신호(Reset)를 논리연산하는 제1낸드회로(N2)와 제1인버터(I2)를 구비한다. 또한 상기 제2플립플롭(FF2)의 출력(C4)과 상기 리셋신호(Reset)를 논리연산하는 제2낸드회로(N4)와 제2인버터(I4)를 구비하며, 상기 제3플립플롭(FF4)의 출력(C8)과 상기 리셋신호(Reset)를 논리연산하는 제3낸드회로(N8)와 제3인버터(I8)를 구비한다. 그리고 상기 제4플립플롭(FF8)의 출력(C16)과 상기 리셋신호(Reset)를 논리연산하는 제4낸드회로(N16)와 제4인버터(I16)를 구비하며, 상기 제5플립플롭(FF16)의 출력(C32)과 상기 리셋신호(Reset)를 논리연산하는 제5낸드회로(N32)와 제5인버터(I32)를 구비한다.

위에서 설명한 바와 같이, 상기 펄스(PS)의 인에이블 구간이 상기 카운팅부(150)가 초기값에서 최종값까지 카운팅되는 시간보다 짧은 시간구간을 가지는 경 우에는 상기 제6플립플롭(FF32)은 구비되지 않을 수 있다. 이 경우 상기 낸드회로들(N2,N4,N8,N16,N32) 및 인버터들(I2,I4,I8,I16,I32)도 구비되지 않을 수 있다. 이 경우에는 상기 플립플롭들(FF0,FF2,FF4,FF8,FF16,FF32) 각각의 출력들(C2,C4,C8,C16.C32)이 상기 카운팅부(150)의 최종출력 신호들(CK2,CK4,CK8,CK16,CK32)이 된다.

상기 제1인버터(I2)의 출력이 제1비트신호(CK2)가 되고, 제2인버터(I4)의 출력이 제2비트신호(CK4)가 된다. 그리고, 상기 제3인버터(I8)의 출력이 제3비트신호(CK8)가 되고, 제4인버터(I16)의 출력이 제4비트신호(CK16)가 되며, 제5인버터(I32)의 출력이 제5비트신호(CK32)가 된다.

상기 플립플롭들(FF0,FF2,FF4,FF8,FF16,FF32) 각각의 출력들(C2,C4,C8,C16.C32)이 원칙적으로 상기 카운팅부(150)의 비트신호들일 수 있다. 그러나, 상기 플립플롭들(FF0,FF2,FF4,FF8,FF16,FF32) 각각의 출력들(C2,C4,C8,C16.C32)과 상기 카운팅부(150)의 최종출력 신호들(CK2,CK4,CK8,CK16,CK32)은 상기 펄스(PS)의 인에이블 구간 및 상기 리셋신호(Reset)의 하이레벨구간 동안에는 서로 동일한 레벨 상태를 가진다. 또한 상기 리셋신호(Reset)가 필요 없는 경우에는 상기 플립플롭들(FF0,FF2,FF4,FF8,FF16,FF32) 각각의 출력들(C2,C4,C8,C16.C32)이 상기 카운팅부(150)의 최종출력 신호들(CK2,CK4,CK8,CK16,CK32)이 된다. 따라서 여기서는 편의상 상기 카운팅부(150)의 최종출력 신호들(CK2,CK4,CK8,CK16,CK32)을 상기 카운팅부(150)의 비트신호들로 칭하기로 한다.

도 6은 도 5의 동작 타이밍도를 나타낸 것이다.

도 6의 상단은 동작주파수가 낮은 경우의 동작타이밍도이고, 도 6의 하단은 동작주파수가 높은 경우의 동작타이밍도를 나타낸 것이다. 즉 제1플립플롭(FF0)로 입력되는 입력클럭(CK)의 주파수의 높고 낮음에 따른 동작타이밍도를 나타낸 것이다.

이하에서는 도 5 및 도 6을 참고로 하여 상기 전압분배기(100)의 동작을 설명하기로 한다.

도 5 및 도 6에 도시된 바와 같이, 우선 일정 인에이블 구간(하이레벨 구간)을 가지는 펄스(PS)가 발생된다. 상기 펄스(PS)는 이미 설명된 바와 같이 상기 펄스 발생기(PG)에서 발생된다. 상기 펄스(PS)에 의해 상기 카운팅부(150)가 동작하므로 상기 카운팅부(150)의 동작하는 구간(시간)은 동작주파수에 관계없이 일정하다.

도 6의 상단의 타이밍도와 같이, 낮은 주파수 상황에서는 카운터의 동작도 느리다. 즉 제1시점 내지 제4시점(t1,t2,t3,t4)을 기준으로 하여 보면, 제1시점(t1)에서의 비트신호들(CK2,CK4,CK8,CK16,CK32)값은 '11111', 제2시점(t2)에서의 비트신호들(CK2,CK4,CK8,CK16,CK32)값은 '10111'이고, 제3시점(t3)에서의 비트신호들(CK2,CK4,CK8,CK16,CK32)값은 '01011', 제4시점(t4)에서의 비트신호들(CK2,CK4,CK8,CK16,CK32)값은 '01101'이 된다.

반면에 도 6의 하단의 타이밍도와 같이, 높은 주파수 상황에서는 카운터의 동작도 빠르게 된다. 즉 제1시점 내지 제4시점(t1,t2,t3,t4)을 기준으로 하여 보 면, 제1시점(t1)에서의 비트신호들(CK2,CK4,CK8,CK16,CK32)값은 '11111', 제2시점(t2)에서의 비트신호들(CK2,CK4,CK8,CK16,CK32)값은 '11011'이고, 제3시점(t3)에서의 비트신호들(CK2,CK4,CK8,CK16,CK32)값은 '10101', 제4시점(t4)에서의 비트신호들(CK2,CK4,CK8,CK16,CK32)값은 '00110'이 된다.

상기 비트신호들(CK2,CK4,CK8,CK16,CK32)은 NMOS트랜지스터(N22_2,N22_4,N22_8,N22-16,N22_32)의 온/오프를 컨트롤한다. 상기 비트신호들(CK2,CK4,CK8,CK16,CK32)의 값이 '1'인 경우를 하이레벨인 경우라 하고, '0'인 경우를 로우레벨인 경우라 가정하자. 이 상황에서 제4시점(t4)에서의 낮은 주파수 상황에서의 상기 가변저항부(120)의 저항값과 높은 동작주파수 상황에서의 상기 가변저항부(120)의 저항값을 비교해보자.

낮은 동작 주파수 상황에서는 상기 비트신호들(CK2,CK4,CK8,CK16,CK32)의 값이 '01101' 을 가지고, 이에 따라 NMOS 트랜지스터(N22_4,N22_8,N22_32)가 턴온되고, NMOS트랜지스터(N22_2,N22_16)는 턴 오프된다.

따라서, 낮은 동작 주파수 상황에서는 기본값으로 주어진 NMOS트랜지스터(N33_1)을 포함하여 3개의 NMOS 트랜지스터들(N33_4,N33_8,N33_32)이 상기 가변저항부(120)의 저항값을 결정하는 저항성 소자로써 기능하게 된다.

높은 동작주파수 상황에서는 상기 비트신호들(CK2,CK4,CK8,CK16,CK32)의 값이 '00110' 을 가지고, 이에 따라 NMOS 트랜지스터(N22_8,N22_16)가 턴온되고, NMOS트랜지스터(N22_2,N22_4,N22_32)는 턴 오프된다.

따라서, 높은 주파수 상황에서는 기본값으로 주어진 NMOS트랜지스터(N33_1) 을 포함하여 2개의 NMOS 트랜지스터들(N33_8,N33_16)이 상기 가변저항부(120)의 저항값을 결정하는 저항성 소자로써 기능하게 된다.

상기 저항성 소자들은 병렬연결구조를 가지므로, 낮은 주파수 상황에서 상기 가변저항부(120)의 저항값은, 4개의 NMOS 트랜지스터들(N33_1,N33_4,N33_8,N33_32) 중 저항값이 가장 작은 NMOS트랜지스터(N33_32)의 저항값에 의존하게 된다. 따라서, 낮은 주파수 상황에서의 상기 가변저항부(120)의 저항값은 NMOS트랜지스터(N33_32)의 저항값에 근접한 저항값을 가지게 된다.

그리고, 높은 주파수 상황에서 상기 가변저항부(120)의 저항값은, 3개의 NMOS트랜지스터들(N33_1,N33_8,N33_16) 중 저항값이 가장 작은 NMOS 트랜지스터(N33_16)의 저항값에 의존하게 된다. 따라서, 높은 주파수 상황에서 상기 가변저항부(120)의 저항값은 NMOS 트랜지스터(N33_16)의 저항값에 근접한 저항값을 가지게 된다.

여기서 NMOS 트랜지스터(N33_16)의 저항값은 NMOS 트랜지스터(N33_32)의 저항값보다 크게 설정되어 있다.

결과적으로, 낮은 동작주파수 상황에서는 가변저항부(120)의 저항값은, 높은 동작주파수 상황에서의 가변저항부(120)의 저항값보다 작게 된다. 따라서 상기 전압분배기(100)의 출력인 상기 초기전압(VC)은, 낮은 동작 주파수 상황에서의 상기 전압분배기(100)의 출력인 상기 초기전압(VC)은, 높은 동작 주파수 상황에서의 초기전압(VC) 보다 레벨이 작아지게 된다.

일반적으로 위상고정루프회로는 동작주파수가 높아지면, 고정되는 시점에서 의 컨트롤 전압(VCTRL)(전압제어발진기(VCO)의 입력전압)의 레벨이 높아지는 구조를 가진다. 따라서, 동작주파수가 높아질수록 상기 초기전압(VC)의 레벨이 높아지는 구조의 전압분배기(100)를 구비하게 되면, 위상고정루프회로의 고정시간을 안정적으로 줄일 수 있는 효과가 있는 것이다.

도 7은 동작주파수를 달리하는 경우의 상기 전압분배기(100)의 출력인 초기전압의 변화를 나타낸 그래프이다.

도 7에 도시된 바와 같이, 대략적으로 200nsec 정도의 시간이 경과하면, 0.6V ~ 0.9V 정도의 초기전압(VC)이 발생되는 것으로 가정한다. 이경우 상기 펄스(PS)의 인에이블 구간은 대략 200nsec 내지 300nsec 정도의 시간구간을 가지도록 설계될 수 있다.

우선 1GHz의 동작주파수를 가지는 경우의 그래프(G1)에서는 상기 초기전압(VC)이 대략 '0.88V'의 레벨을 가진다. 그러나 동작주파수가 750MHz 인 그래프(G2)에서는 상기 초기전압(VC)이 '0.77V', 동작주파수가 500MHz인 그래프(G3)에서는 상기 초기전압(VC)이 '0.70V', 동작주파수가 250MHz인 그래프(G4)에서는 상기 초기전압(VC)이 '0.65V' 로 나타난다. 상기 그래프들(G1~G4)를 통하여 동작주파수가 낮아질수록 상기 초기전압(VC)의 레벨이 낮아짐을 알 수 있다.

상술한 바와 같이, 본 발명에 따르면, 동작주파수에 대응하여 상기 초기전압을 변동시키는 것이 가능하다. 이에 따라, 동작주파수가 변동되더라도, 위상고정루프회로의 고정시간을 줄일 수 있는 장점이 있다. 또한, 동작주파수에 대응하여 초기전압의 컨트롤이 가능한 전압분배기가 가능해진다.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

도 1은 일반적인 위상고정루프회로의 블록도이고,

도 2는 본 발명의 일 실시예에 따른 위상고정루프회로의 블록도이고,

도 3은 도 2의 전압분배기의 구현예이고,

도 4는 도 3의 초기전압 변화를 나타낸 그래프이고,

도 5는 도 2의 전압분배기의 또 다른 구현예이고,

도 6은 도 5의 동작타이밍도이고,

도 7은 도 2의 주파수에 따른 초기전압 변화를 나타낸 그래프들이다.

*도면의 주요 부분에 대한 부호의 설명*

110 : 고정저항부 120 : 가변저항부

150 : 카운팅부 VC : 초기전압

PFD : 위상 및 주파수 검출기 CP : 차지펌프

LF : 루프필터 VCO : 전압제어발진기

PG : 펄스 발생기 VD : 전압분배기

Claims

입력전압을 분배하여 출력하는 전압분배기에 있어서:

적어도 하나의 저항성소자를 구비하고, 동작주파수와 관계없이 일정한 고정저항값을 가지는 고정저항부와:

상기 동작주파수의 변동에 대응하여 가변되는 가변 저항값을 가지는 가변저항부와;

상기 입력전압이 입력되는 입력노드와;

상기 고정저항값과 상기 가변저항값의 비율에 따라 상기 입력전압이 분배되어, 출력전압으로 출력되는 출력노드를 구비하고,

상기 가변저항부는, 서로 다른 저항값을 가지며 서로 병렬로 연결되는 복수의 저항성 소자들을 구비하며,

상기 전압분배기는, 동작주파수에 대응하여 카운팅되어 출력되는 복수의 비트신호들을 스위칭 신호로 하여, 상기 가변저항부의 복수의 저항성 소자들 중 적어도 하나의 저항성 소자를 선택하여 상기 가변저항값을 결정하는 카운팅부를 더 구비함을 특징으로 하는 전압분배기.
삭제
청구항 1에 있어서,

상기 카운팅부는 업 카운터 또는 다운카운터를 구비하고, 복수개의 플립플롭들이 캐스케이드(cascade) 접속되는 구조를 가짐을 특징으로 하는 전압 분배기.
삭제
청구항 3에 있어서,

상기 복수개의 플립플롭들은 적어도 제1플립플롭 및 제2플립플롭을 포함하며, 상기 제1플립플롭은 상기 동작주파수에 대응되는 클럭신호에 동기되어 자신의 반전출력을 데이터 입력으로 하고, 상기 제2플립플롭은 상기 제1플립플롭의 출력을 클럭입력으로 하고 그 자신의 반전출력을 데이터 입력으로 함을 특징으로 하는 전압분배기.
청구항 5에 있어서,

상기 복수의 플립플롭들 각각은 D플립플롭임을 특징으로 하는 전압분배기.
청구항 1에 있어서,

상기 복수의 저항성소자들 각각은 대응되는 스위치들을 통하여 상기 출력노드와 연결됨을 특징으로 하는 전압분배기.
청구항 7에 있어서,

상기 고정저항부를 구성하는 상기 저항성 소자 및 상기 가변저항부를 구성하는 상기 복수의 저항성 소자들 각각은 포화영역(saturation region)에서 동작하는 NMOS 트랜지스터로 구성되며, 상기 스위치들 각각은 선형영역(triode(linear) region)에서 동작하는 NMOS 트랜지스터로 구성됨을 특징으로 하는 전압분배기.
위상고정루프(PLL)회로에 있어서:

레퍼런스 신호와 발진 신호의 위상 및 주파수를 비교하여 위상차 및 주파수차에 대응되는 비교신호를 발생하는 위상 및 주파수 검출기와;

상기 위상 및 주파수 검출기에서 출력되는 상기 비교신호에 응답하여 출력전하량을 조절하는 차지펌프와;

상기 차지 펌프로부터의 출력을 필터링하여 컨트롤 전압을 발생시키는 루프필터와;

초기에는 초기전압을 통하여 상기 발진신호를 발생하고, 이후에는 상기 컨트롤 전압에 대응되는 상기 발진신호를 발생하는 전압제어발진기와;

상기 위상고정루프회로의 리셋 신호에 응답하여 동작하며, 동작주파수에 대응하여 레벨이 변동되는 상기 초기전압을 발생하여, 전압제어발진기에 인가하는 초기전압 발생기를 포함하고,

상기 초기전압 발생기는,

상기 위상고정루프회로의 리셋 신호에 응답하여 일정 인에이블 구간을 가지는 펄스를 발생하는 펄스 발생기와;

상기 펄스의 인에이블 구간동안만 동작하며, 동작주파수에 대응하여 레벨이 변동되는 상기 초기전압을 발생하는 전압분배기를 포함하고,

상기 전압분배기는,

적어도 하나의 저항성소자를 구비하고, 동작주파수와 관계없이 일정한 고정저항값을 가지는 고정저항부와:

상기 동작주파수의 변동에 대응하여 가변되는 가변저항값을 가지는 가변저항부와;

입력전압이 입력되는 입력노드와;

상기 고정저항값과 상기 가변저항값의 비율에 따라 상기 입력전압이 분배되어, 출력전압으로 출력되는 출력노드를 포함하는 위상고정루프회로.
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동작주파수의 변동에 의해 대응하여 가변되는 저항값을 가지되 서로 다른 저항값을 가지며 서로 병렬로 연결되는 복수의 저항성 소자들을 포함하는 가변저항부;

상기 동작주파수의 변동에 관계없이 항상 고정된 저항값을 가지는 고정저항부; 및

상기 가변저항부의 가변 저항값을 결정하기 위해, 동작주파수에 대응하는 복수의 비트신호들을 스위칭 신호로 하여, 상기 가변저항부의 복수의 저항성 소자들 중 적어도 하나의 저항성 소자를 선택하는 카운팅부를 포함하는 전압분배기.