JPH11136123A - アナログｐｌｌ回路、半導体装置、および電圧制御発振器の発振制御方法 - Google Patents
アナログｐｌｌ回路、半導体装置、および電圧制御発振器の発振制御方法Info
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- JPH11136123A JPH11136123A JP9297339A JP29733997A JPH11136123A JP H11136123 A JPH11136123 A JP H11136123A JP 9297339 A JP9297339 A JP 9297339A JP 29733997 A JP29733997 A JP 29733997A JP H11136123 A JPH11136123 A JP H11136123A
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 電圧制御発振器の発振周波数および位相が安
定するまでのロックインタイムを短くすることができる
アナログＰＬＬ回路を提供する。 【解決手段】 本発明のアナログＰＬＬ回路は、分周器
１と、位相比較器２と、チャージポンプ３と、ローパス
フィルタ４と、電圧制御発振器５と、分周器６とを備え
る。電圧制御発振器５は、遅延量を可変可能な複数のイ
ンバータ９からなるリング発振部１２と、リング発振部
１２の遅延量を制御するコントロール部１１とを有す
る。リセット期間中には、アナログスイッチ８を介して
初期電圧が電圧制御発振器５に入力され、各インバータ
９に初期遅延量が設定される。リセット期間終了後、基
準入力信号の最初の立ち上がりエッジが入力された時点
で、Ｄフリップフロップの出力はハイレベルに変化し、
リング発振部は発振動作を開始する。
定するまでのロックインタイムを短くすることができる
アナログＰＬＬ回路を提供する。 【解決手段】 本発明のアナログＰＬＬ回路は、分周器
１と、位相比較器２と、チャージポンプ３と、ローパス
フィルタ４と、電圧制御発振器５と、分周器６とを備え
る。電圧制御発振器５は、遅延量を可変可能な複数のイ
ンバータ９からなるリング発振部１２と、リング発振部
１２の遅延量を制御するコントロール部１１とを有す
る。リセット期間中には、アナログスイッチ８を介して
初期電圧が電圧制御発振器５に入力され、各インバータ
９に初期遅延量が設定される。リセット期間終了後、基
準入力信号の最初の立ち上がりエッジが入力された時点
で、Ｄフリップフロップの出力はハイレベルに変化し、
リング発振部は発振動作を開始する。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御発振器の
発振出力と基準入力信号との位相が一致するように帰還
制御を行うアナログＰＬＬ回路に関し、特に、アナログ
ＰＬＬ回路のロック・イン・タイムを短縮させる技術に
関する。
発振出力と基準入力信号との位相が一致するように帰還
制御を行うアナログＰＬＬ回路に関し、特に、アナログ
ＰＬＬ回路のロック・イン・タイムを短縮させる技術に
関する。
【０００２】
【従来の技術】図６は従来のアナログＰＬＬ回路のブロ
ック図である。図６のアナログＰＬＬ回路は、分周器１
と、位相比較器２と、チャージポンプ３と、ローパスフ
ィルタ４と、電圧制御発振器５と、分周器６とを備え
る。
ック図である。図６のアナログＰＬＬ回路は、分周器１
と、位相比較器２と、チャージポンプ３と、ローパスフ
ィルタ４と、電圧制御発振器５と、分周器６とを備え
る。
【０００３】分周器１は、外部からの基準入力信号ｆin
をＭ分周（Ｍは２以上の整数）する。分周器６は、電圧
制御発振器５の出力をＮ分周（Ｎは２以上の整数）す
る。位相比較器２は、分周器１，６の各出力の周波数お
よび位相のずれ量に応じた信号を出力する。より詳細に
は、位相比較器２は、分周器６の出力の立ち上がり時刻
に対して、分周器１の出力の立ち上がり時刻が遅れてい
る場合には、その位相差に応じたUP信号をチャージポン
プ３に供給し、逆に、分周器６の出力の立ち上がり時刻
の方が遅れている場合には、その位相差に応じたDOWN信
号をチャージポンプ３に供給する。
をＭ分周（Ｍは２以上の整数）する。分周器６は、電圧
制御発振器５の出力をＮ分周（Ｎは２以上の整数）す
る。位相比較器２は、分周器１，６の各出力の周波数お
よび位相のずれ量に応じた信号を出力する。より詳細に
は、位相比較器２は、分周器６の出力の立ち上がり時刻
に対して、分周器１の出力の立ち上がり時刻が遅れてい
る場合には、その位相差に応じたUP信号をチャージポン
プ３に供給し、逆に、分周器６の出力の立ち上がり時刻
の方が遅れている場合には、その位相差に応じたDOWN信
号をチャージポンプ３に供給する。
【０００４】チャージポンプ３は、位相比較器２からUP
信号が供給された場合には、充電作用によりローパスフ
ィルタ４への入力レベルを高くし、逆に、位相比較器２
からdown信号が供給された場合には、放電作用によりロ
ーパスフィルタ４への入力レベルを低くする。
信号が供給された場合には、充電作用によりローパスフ
ィルタ４への入力レベルを高くし、逆に、位相比較器２
からdown信号が供給された場合には、放電作用によりロ
ーパスフィルタ４への入力レベルを低くする。
【０００５】ローパスフィルタ４は、チャージポンプ３
から出力された信号に含まれる不要な高周波成分を除去
して電圧制御発振器５に供給する。電圧制御発振器５
は、ローパスフィルタ４から出力された電圧に応じた周
波数の信号を出力する。電圧制御発振器５の出力ｆout
は、最終出力として用いられるとともに、分周器６に入
力されて分周された後、位相比較器２に入力される。
から出力された信号に含まれる不要な高周波成分を除去
して電圧制御発振器５に供給する。電圧制御発振器５
は、ローパスフィルタ４から出力された電圧に応じた周
波数の信号を出力する。電圧制御発振器５の出力ｆout
は、最終出力として用いられるとともに、分周器６に入
力されて分周された後、位相比較器２に入力される。
【０００６】
【発明が解決しようとする課題】上述したように、従来
のアナログＰＬＬ回路は、電圧制御発振器５の出力を分
周した信号と、基準入力信号ｆinを分周した信号とを位
相比較器２に入力し、周波数と位相が一致するように帰
還制御を行うため、周波数および位相の揃った発振信号
を電圧制御発振器５から出力できるという特徴を有す
る。
のアナログＰＬＬ回路は、電圧制御発振器５の出力を分
周した信号と、基準入力信号ｆinを分周した信号とを位
相比較器２に入力し、周波数と位相が一致するように帰
還制御を行うため、周波数および位相の揃った発振信号
を電圧制御発振器５から出力できるという特徴を有す
る。
【０００７】しかしながら、従来のアナログＰＬＬ回路
は、リセット解除直後に、ローパスフィルタ４の出力が
不定になるという問題がある。すなわち、従来のアナロ
グＰＬＬ回路は、分周器１，６、位相比較器２、および
電圧制御発振器５だけをリセットし、ローパスフィルタ
４はリセットさせていなかったため、リセット解除直後
に、ローパスフィルタ４の出力が不定になり、電圧制御
発振器５の出力周波数および位相が安定するまでの時間
（以下、この時間をロック・イン・タイムと呼ぶ）が長
くなるおそれがあった。
は、リセット解除直後に、ローパスフィルタ４の出力が
不定になるという問題がある。すなわち、従来のアナロ
グＰＬＬ回路は、分周器１，６、位相比較器２、および
電圧制御発振器５だけをリセットし、ローパスフィルタ
４はリセットさせていなかったため、リセット解除直後
に、ローパスフィルタ４の出力が不定になり、電圧制御
発振器５の出力周波数および位相が安定するまでの時間
（以下、この時間をロック・イン・タイムと呼ぶ）が長
くなるおそれがあった。
【０００８】また、電圧制御発振器５の発振周波数は、
電源電圧、周囲温度、製造プロセス等により変動するお
それがある。例えば、図４は電圧制御発振器５の周波数
特性を示す図であり、横軸は入力電圧、縦軸は出力周波
数を示す。電源電圧、周囲温度および製造プロセス等に
より、電圧制御発振器５の周波数特性は変化し、図４の
曲線Ａを理論曲線とすると、種々のばらつきにより、曲
線Ｂ，Ｃのように周波数特性が変化する。したがって、
例えば、図示の電圧Ｖ１を電圧制御発振器５に入力して
も、周波数特性のばらつきにより、出力周波数がｆ０〜
ｆ２の範囲内で変化してしまう。
電源電圧、周囲温度、製造プロセス等により変動するお
それがある。例えば、図４は電圧制御発振器５の周波数
特性を示す図であり、横軸は入力電圧、縦軸は出力周波
数を示す。電源電圧、周囲温度および製造プロセス等に
より、電圧制御発振器５の周波数特性は変化し、図４の
曲線Ａを理論曲線とすると、種々のばらつきにより、曲
線Ｂ，Ｃのように周波数特性が変化する。したがって、
例えば、図示の電圧Ｖ１を電圧制御発振器５に入力して
も、周波数特性のばらつきにより、出力周波数がｆ０〜
ｆ２の範囲内で変化してしまう。
【０００９】本発明は、このような点に鑑みてなされた
ものであり、その目的は、電圧制御発振器の発振周波数
および位相が安定するまでのロックインタイムを短くし
つつ、周波数および位相の揃った高精度の信号を出力で
きるアナログＰＬＬ回路、半導体装置、および電圧制御
発振器の発振制御方法を提供することにある。
ものであり、その目的は、電圧制御発振器の発振周波数
および位相が安定するまでのロックインタイムを短くし
つつ、周波数および位相の揃った高精度の信号を出力で
きるアナログＰＬＬ回路、半導体装置、および電圧制御
発振器の発振制御方法を提供することにある。
【００１０】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、電圧に応じて周波数を可変
可能な電圧制御発振器と、前記電圧制御発振器の出力を
分周する第１の分周器と、基準入力信号を分周する第２
の分周器と、前記第１および第２の分周器の各出力の周
波数および位相のずれ量に応じた信号を出力する位相比
較器と、前記位相比較器の出力に基づいて、位相のずれ
量とずれ方向とに応じた電圧レベルの信号を出力するチ
ャージポンプと、前記チャージポンプの出力に含まれる
高周波成分を除去するローパスフィルタと、を備え、前
記ローパスフィルタの出力に応じて、前記電圧制御発振
器の発振周波数を制御するアナログＰＬＬ回路におい
て、前記電圧制御発振器は、遅延量を可変可能なインバ
ータを奇数個縦続接続して最終段のインバータ出力を初
段のインバータの入力に帰還させるリング発振部と、前
記インバータそれぞれの遅延量を設定する遅延量制御部
とを有し、リセット期間中に前記遅延量制御部に初期遅
延量を設定する初期遅延量設定回路と、リセット期間が
終了した後、最初に前記基準入力信号の立ち上がりエッ
ジまたは立ち下がりエッジが入力された時点を基準とし
て、前記リング発振部の発振動作を開始させる発振制御
回路と、を備える。
ために、請求項１の発明は、電圧に応じて周波数を可変
可能な電圧制御発振器と、前記電圧制御発振器の出力を
分周する第１の分周器と、基準入力信号を分周する第２
の分周器と、前記第１および第２の分周器の各出力の周
波数および位相のずれ量に応じた信号を出力する位相比
較器と、前記位相比較器の出力に基づいて、位相のずれ
量とずれ方向とに応じた電圧レベルの信号を出力するチ
ャージポンプと、前記チャージポンプの出力に含まれる
高周波成分を除去するローパスフィルタと、を備え、前
記ローパスフィルタの出力に応じて、前記電圧制御発振
器の発振周波数を制御するアナログＰＬＬ回路におい
て、前記電圧制御発振器は、遅延量を可変可能なインバ
ータを奇数個縦続接続して最終段のインバータ出力を初
段のインバータの入力に帰還させるリング発振部と、前
記インバータそれぞれの遅延量を設定する遅延量制御部
とを有し、リセット期間中に前記遅延量制御部に初期遅
延量を設定する初期遅延量設定回路と、リセット期間が
終了した後、最初に前記基準入力信号の立ち上がりエッ
ジまたは立ち下がりエッジが入力された時点を基準とし
て、前記リング発振部の発振動作を開始させる発振制御
回路と、を備える。
【００１１】請求項２の発明は、請求項１に記載のアナ
ログＰＬＬ回路において、前記初期遅延量設定回路は、
前記電圧制御発振器の周波数特性のばらつき範囲の中心
付近の周波数特性に基づいて、所望の発振周波数に対応
する遅延量を前記初期遅延量として設定する。
ログＰＬＬ回路において、前記初期遅延量設定回路は、
前記電圧制御発振器の周波数特性のばらつき範囲の中心
付近の周波数特性に基づいて、所望の発振周波数に対応
する遅延量を前記初期遅延量として設定する。
【００１２】請求項３の発明は、請求項１または２に記
載のアナログＰＬＬ回路において、前記初期遅延量設定
回路は、リセット期間中に限り、所定の電圧レベルの信
号を前記遅延量制御部に供給するアナログスイッチを備
え、前記遅延量制御部は、リセット期間中においては前
記アナログスイッチの出力電圧に応じて前記各インバー
タの遅延時間を制御し、リセット期間終了後においては
前記ローパスフィルタの出力電圧に応じて前記各インバ
ータの遅延時間を制御する。
載のアナログＰＬＬ回路において、前記初期遅延量設定
回路は、リセット期間中に限り、所定の電圧レベルの信
号を前記遅延量制御部に供給するアナログスイッチを備
え、前記遅延量制御部は、リセット期間中においては前
記アナログスイッチの出力電圧に応じて前記各インバー
タの遅延時間を制御し、リセット期間終了後においては
前記ローパスフィルタの出力電圧に応じて前記各インバ
ータの遅延時間を制御する。
【００１３】請求項４の発明は、請求項１〜３のいずれ
かに記載のアナログＰＬＬ回路において、前記リング発
振部内の各インバータは、前記遅延量制御部の出力電圧
に応じてドレイン−ソース間抵抗が変化するMOSトラン
ジスタを有し、前記各インバータは、前記MOSトランジ
スタのドレイン−ソース間抵抗の抵抗値に基づいて遅延
量が設定される。
かに記載のアナログＰＬＬ回路において、前記リング発
振部内の各インバータは、前記遅延量制御部の出力電圧
に応じてドレイン−ソース間抵抗が変化するMOSトラン
ジスタを有し、前記各インバータは、前記MOSトランジ
スタのドレイン−ソース間抵抗の抵抗値に基づいて遅延
量が設定される。
【００１４】請求項５の発明は、請求項１〜４のいずれ
かに記載のアナログＰＬＬ回路において、前記発振制御
回路は、前記基準入力信号がクロック端子に入力される
フリップフロップを有し、リセット期間終了後、最初に
前記基準入力信号の立ち上がりエッジまたは立ち下がり
エッジが入力された時点を基準として、前記リング発振
部の発振動作を開始させる。
かに記載のアナログＰＬＬ回路において、前記発振制御
回路は、前記基準入力信号がクロック端子に入力される
フリップフロップを有し、リセット期間終了後、最初に
前記基準入力信号の立ち上がりエッジまたは立ち下がり
エッジが入力された時点を基準として、前記リング発振
部の発振動作を開始させる。
【００１５】請求項６の発明は、請求項５に記載のアナ
ログＰＬＬ回路において、前記リング発振部は、最終段
の前記インバータの出力端子に接続された論理素子を有
し、この論理素子は前記最終段のインバータの出力と、
前記フリップフロップの出力とに応じて論理が変化し、
前記論理素子の出力を初段の前記インバータの入力側に
帰還させる。
ログＰＬＬ回路において、前記リング発振部は、最終段
の前記インバータの出力端子に接続された論理素子を有
し、この論理素子は前記最終段のインバータの出力と、
前記フリップフロップの出力とに応じて論理が変化し、
前記論理素子の出力を初段の前記インバータの入力側に
帰還させる。
【００１６】請求項７の発明は、請求項６に記載のアナ
ログＰＬＬ回路において、前記論理素子は、リセット期
間中と、リセット期間終了後に最初に前記フリップフロ
ップの出力論理が反転するまでの間は、前記リング発振
部が発振しないような論理の信号を出力する。
ログＰＬＬ回路において、前記論理素子は、リセット期
間中と、リセット期間終了後に最初に前記フリップフロ
ップの出力論理が反転するまでの間は、前記リング発振
部が発振しないような論理の信号を出力する。
【００１７】請求項８の発明は、請求項１〜７に記載の
アナログＰＬＬ回路を半導体基板上に形成する。
アナログＰＬＬ回路を半導体基板上に形成する。
【００１８】請求項９の発明は、アナログＰＬＬ回路に
用いられる電圧制御発振器の発振制御方法において、前
記電圧制御発振器の内部には、遅延量を可変可能なイン
バータを奇数個縦続接続して最終段のインバータ出力を
初段のインバータに帰還させるリング発振部と、前記イ
ンバータそれぞれの遅延量を設定する遅延量制御部とが
設けられ、前記遅延量制御部には、リセット期間中に初
期遅延量が設定され、前記リング発振部は、リセット期
間中には発振動作を停止し、リセット期間が終了した
後、最初に前記基準入力信号の立ち上がりエッジまたは
立ち下がりエッジが入力された時点を基準として、発振
動作を開始する。
用いられる電圧制御発振器の発振制御方法において、前
記電圧制御発振器の内部には、遅延量を可変可能なイン
バータを奇数個縦続接続して最終段のインバータ出力を
初段のインバータに帰還させるリング発振部と、前記イ
ンバータそれぞれの遅延量を設定する遅延量制御部とが
設けられ、前記遅延量制御部には、リセット期間中に初
期遅延量が設定され、前記リング発振部は、リセット期
間中には発振動作を停止し、リセット期間が終了した
後、最初に前記基準入力信号の立ち上がりエッジまたは
立ち下がりエッジが入力された時点を基準として、発振
動作を開始する。
【００１９】請求項１の発明を、例えば図１，２に対応
づけて説明すると、「電圧制御発振器」は電圧制御発振器
５に、「第１の分周器」は分周器１に、「第２の分周器」は
分周器６に、「位相比較器」は位相比較器２に、「チャー
ジポンプ」はチャージポンプ３に、「ローパスフィルタ」
はローパスフィルタ４に、「インバータ」はインバータ１
３に、「リング発振部」はリング発振部１２に、「遅延量
制御部」はコントロール部１１に、「初期遅延量設定回
路」はアナログスイッチ８とインバータ９に、「発振制御
回路」はＤフリップフロップ７に、それぞれ対応する。
づけて説明すると、「電圧制御発振器」は電圧制御発振器
５に、「第１の分周器」は分周器１に、「第２の分周器」は
分周器６に、「位相比較器」は位相比較器２に、「チャー
ジポンプ」はチャージポンプ３に、「ローパスフィルタ」
はローパスフィルタ４に、「インバータ」はインバータ１
３に、「リング発振部」はリング発振部１２に、「遅延量
制御部」はコントロール部１１に、「初期遅延量設定回
路」はアナログスイッチ８とインバータ９に、「発振制御
回路」はＤフリップフロップ７に、それぞれ対応する。
【００２０】請求項２は、電圧制御発振器の周波数特性
が例えば図４のようにばらつく場合には、ばらつき範囲
の中心付近の周波数特性（図４の曲線Ａ）に基づいて、
初期遅延量を設定する。
が例えば図４のようにばらつく場合には、ばらつき範囲
の中心付近の周波数特性（図４の曲線Ａ）に基づいて、
初期遅延量を設定する。
【００２１】請求項３の発明を、例えば図１に対応づけ
て説明すると、「アナログスイッチ」はアナログスイッチ
８に対応する。
て説明すると、「アナログスイッチ」はアナログスイッチ
８に対応する。
【００２２】請求項４の発明を、例えば図２に対応づけ
て説明すると、「トランジスタ」はトランジスタＱ５，Ｑ
８に対応する。
て説明すると、「トランジスタ」はトランジスタＱ５，Ｑ
８に対応する。
【００２３】請求項５の発明を、例えば図１に対応づけ
て説明すると、「フリップフロップ」はＤフリップフロッ
プ７に対応する。
て説明すると、「フリップフロップ」はＤフリップフロッ
プ７に対応する。
【００２４】請求項６，７の発明を、例えば図２に対応
づけて説明すると、「論理素子」はANDゲート１４に対応
する。
づけて説明すると、「論理素子」はANDゲート１４に対応
する。
【００２５】
【発明の実施の形態】以下、本発明を適用したアナログ
ＰＬＬ回路について、図面を参照しながら具体的に説明
する。図１は本発明に係るアナログＰＬＬ回路の一実施
形態の回路図であり、半導体基板上に形成されるもので
ある。図１では、図６と同じ構成部分には同一符号を付
している。
ＰＬＬ回路について、図面を参照しながら具体的に説明
する。図１は本発明に係るアナログＰＬＬ回路の一実施
形態の回路図であり、半導体基板上に形成されるもので
ある。図１では、図６と同じ構成部分には同一符号を付
している。
【００２６】図１のアナログＰＬＬ回路は、図６の回路
と同様に、分周器１と、位相比較器２と、チャージポン
プ３と、ローパスフィルタ４と、電圧制御発振器５と、
分周器とを備える。また、図１の回路は、新たな構成と
して、Ｄフリップフロップ７と、アナログスイッチ８
と、インバータ９とを備える。
と同様に、分周器１と、位相比較器２と、チャージポン
プ３と、ローパスフィルタ４と、電圧制御発振器５と、
分周器とを備える。また、図１の回路は、新たな構成と
して、Ｄフリップフロップ７と、アナログスイッチ８
と、インバータ９とを備える。
【００２７】図１の分周器１，６と、位相比較器２と、
電圧制御発振器５と、Ｄフリップフロップ７とにはリセ
ット信号が入力され、リセット期間中、すなわち、リセ
ット信号がローレベルのときは、リセットされる。
電圧制御発振器５と、Ｄフリップフロップ７とにはリセ
ット信号が入力され、リセット期間中、すなわち、リセ
ット信号がローレベルのときは、リセットされる。
【００２８】分周器１は外部からの基準入力信号ｆinを
Ｍ分周し、分周器６は電圧制御発振器５の出力をＮ分周
する。位相比較器２は、各分周器１，６の出力の周波数
および位相を比較し、周波数および位相のずれ量に応じ
たUP信号，DOWN信号を出力する。チャージポンプ３は、
UP信号とDOWN信号に応じて充放電を行い、ローパスフィ
ルタ４への入力レベルを調整する。ローパスフィルタ４
は、チャージポンプ３から出力された信号に含まれる不
要な高周波成分を除去して電圧制御発振器５に入力す
る。
Ｍ分周し、分周器６は電圧制御発振器５の出力をＮ分周
する。位相比較器２は、各分周器１，６の出力の周波数
および位相を比較し、周波数および位相のずれ量に応じ
たUP信号，DOWN信号を出力する。チャージポンプ３は、
UP信号とDOWN信号に応じて充放電を行い、ローパスフィ
ルタ４への入力レベルを調整する。ローパスフィルタ４
は、チャージポンプ３から出力された信号に含まれる不
要な高周波成分を除去して電圧制御発振器５に入力す
る。
【００２９】Ｄフリップフロップ７のクロック端子には
基準入力信号ｆinが入力され、Ｑ出力端子は電圧制御発
振器５と接続されている。電圧制御発振器５は、Ｑ出力
端子がハイレベルになった時点、すなわち、リセット期
間が終了した後、最初に基準入力信号ｆinの立ち上がり
エッジが入力された時点で発振動作を開始する。
基準入力信号ｆinが入力され、Ｑ出力端子は電圧制御発
振器５と接続されている。電圧制御発振器５は、Ｑ出力
端子がハイレベルになった時点、すなわち、リセット期
間が終了した後、最初に基準入力信号ｆinの立ち上がり
エッジが入力された時点で発振動作を開始する。
【００３０】アナログスイッチ８は、初期電圧Ｖ１を電
圧制御発振器５に供給するか否かをリセット信号の論理
に応じて切り換える。より詳細には、リセット期間中、
すなわちリセット信号がローレベルの場合には、アナロ
グスイッチ８はオンして初期電圧Ｖ１が電圧制御発振器
５に供給される。一方、リセット期間終了後、すなわち
リセット信号がハイレベルの場合には、アナログスイッ
チ８はオフして、ローパスフィルタ４の出力が電圧制御
発振器５に供給される。
圧制御発振器５に供給するか否かをリセット信号の論理
に応じて切り換える。より詳細には、リセット期間中、
すなわちリセット信号がローレベルの場合には、アナロ
グスイッチ８はオンして初期電圧Ｖ１が電圧制御発振器
５に供給される。一方、リセット期間終了後、すなわち
リセット信号がハイレベルの場合には、アナログスイッ
チ８はオフして、ローパスフィルタ４の出力が電圧制御
発振器５に供給される。
【００３１】図２は電圧制御発振器５の内部構成を示す
回路図である。電圧制御発振器５の内部には、入力電圧
に応じた電圧を出力するカレントミラー構成のコントロ
ール部１１と、遅延量を可変可能なインバータ９を奇数
個縦続接続して構成されるリング発振部１２とが設けら
れている。
回路図である。電圧制御発振器５の内部には、入力電圧
に応じた電圧を出力するカレントミラー構成のコントロ
ール部１１と、遅延量を可変可能なインバータ９を奇数
個縦続接続して構成されるリング発振部１２とが設けら
れている。
【００３２】コントロール部１１は、PMOSトランジスタ
Ｑ１，Ｑ２とNMOSトランジスタＱ３，Ｑ４とを有し、PM
OSトランジスタＱ１，Ｑ２のソース端子は電源端子Ｖcc
に、これらのドレイン端子はNMOSトランジスタＱ３，Ｑ
４のドレイン端子にそれぞれ接続され、これらのソース
端子は接地されている。
Ｑ１，Ｑ２とNMOSトランジスタＱ３，Ｑ４とを有し、PM
OSトランジスタＱ１，Ｑ２のソース端子は電源端子Ｖcc
に、これらのドレイン端子はNMOSトランジスタＱ３，Ｑ
４のドレイン端子にそれぞれ接続され、これらのソース
端子は接地されている。
【００３３】リング発振部１２は、縦続接続された奇数
個のインバータ１３と、最終段のインバータ１３に接続
されたANDゲート１４とを有し、ANDゲート１４の出力
は、初段のインバータ１３の入力側に帰還されている。
個のインバータ１３と、最終段のインバータ１３に接続
されたANDゲート１４とを有し、ANDゲート１４の出力
は、初段のインバータ１３の入力側に帰還されている。
【００３４】リング発振部１２を構成する各インバータ
１３は、PMOSトランジスタＱ５，Ｑ６とNMOSトランジス
タＱ７，Ｑ８とを有する。インバータ１３内部のトラン
ジスタＱ６，Ｑ７は本来のインバータ動作を行い、トラ
ンジスタＱ５，Ｑ８は遅延量の調整を行う。
１３は、PMOSトランジスタＱ５，Ｑ６とNMOSトランジス
タＱ７，Ｑ８とを有する。インバータ１３内部のトラン
ジスタＱ６，Ｑ７は本来のインバータ動作を行い、トラ
ンジスタＱ５，Ｑ８は遅延量の調整を行う。
【００３５】また、各インバータ１３内のPMOSトランジ
スタＱ５のゲート端子はそれぞれ共通に接続され、同様
に、NMOSトランジスタＱ８のゲート端子もそれぞれ共通
に接続され、これらゲート端子電圧はいずれも、コント
ロール部１１からの信号により制御される。
スタＱ５のゲート端子はそれぞれ共通に接続され、同様
に、NMOSトランジスタＱ８のゲート端子もそれぞれ共通
に接続され、これらゲート端子電圧はいずれも、コント
ロール部１１からの信号により制御される。
【００３６】ANDゲート１４の一方の入力端子には最終
段のインバータ１３の出力端子が、他方の入力端子には
Ｄフリップフロップ７のＱ出力端子が接続されている。
Ｄフリップフロップ７のＱ出力がローレベルの場合、す
なわち、リセット期間中と、リセット期間終了後に最初
に基準入力信号ｆinの立ち上がりエッジが入力されるま
での期間は、ANDゲート１４の出力は強制的にローレベ
ルになり、リング発振部１２は発振動作を行わない。
段のインバータ１３の出力端子が、他方の入力端子には
Ｄフリップフロップ７のＱ出力端子が接続されている。
Ｄフリップフロップ７のＱ出力がローレベルの場合、す
なわち、リセット期間中と、リセット期間終了後に最初
に基準入力信号ｆinの立ち上がりエッジが入力されるま
での期間は、ANDゲート１４の出力は強制的にローレベ
ルになり、リング発振部１２は発振動作を行わない。
【００３７】図３は図１のアナログＰＬＬ回路のタイミ
ング図であり、この図を用いて、図１の回路の動作を説
明する。図３のタイミング図は、分周器１，６で２分周
する例を示しているが、分周器１，６の分周比には特に
制限はなく、例えばプログラマブルに分周比を切り換え
ることができるようにしてもよい。
ング図であり、この図を用いて、図１の回路の動作を説
明する。図３のタイミング図は、分周器１，６で２分周
する例を示しているが、分周器１，６の分周比には特に
制限はなく、例えばプログラマブルに分周比を切り換え
ることができるようにしてもよい。
【００３８】リセット期間中は、アナログスイッチ８が
オン状態であり、電圧制御発振器５にはアナログスイッ
チ８を介して初期電圧Ｖ１が入力される。初期電圧Ｖ１
は、図２に示すように、電圧制御発振器５内のコントロ
ール部１１に入力される。コントロール部１１は、初期
電圧Ｖ１の電圧値に応じた電圧を、各インバータ部１３
のトランジスタＱ５，Ｑ８に供給する。これにより、イ
ンバータ１３の初期遅延量が設定される。
オン状態であり、電圧制御発振器５にはアナログスイッ
チ８を介して初期電圧Ｖ１が入力される。初期電圧Ｖ１
は、図２に示すように、電圧制御発振器５内のコントロ
ール部１１に入力される。コントロール部１１は、初期
電圧Ｖ１の電圧値に応じた電圧を、各インバータ部１３
のトランジスタＱ５，Ｑ８に供給する。これにより、イ
ンバータ１３の初期遅延量が設定される。
【００３９】なお、初期電圧Ｖ１は、電圧制御発振器５
の周波数特性のばらつきを考慮に入れて設定される。例
えば、電圧制御発振器５の周波数特性が、図４に示すよ
うに、電源電圧等により変動する場合には、その変動す
る範囲内の中心付近の周波数特性（図４の曲線Ａ）に基
づいて、所望の発振周波数ｆ１に対応する電圧Ｖ１を検
出し、この電圧を初期電圧Ｖ１とする。
の周波数特性のばらつきを考慮に入れて設定される。例
えば、電圧制御発振器５の周波数特性が、図４に示すよ
うに、電源電圧等により変動する場合には、その変動す
る範囲内の中心付近の周波数特性（図４の曲線Ａ）に基
づいて、所望の発振周波数ｆ１に対応する電圧Ｖ１を検
出し、この電圧を初期電圧Ｖ１とする。
【００４０】このようにすれば、ローパスフィルタ４の
出力電圧は、ほぼ初期電圧Ｖ１を中心として変化するよ
うになり、発振周波数および位相が安定するまでの時
間、すなわちロックインタイムを短くできる。
出力電圧は、ほぼ初期電圧Ｖ１を中心として変化するよ
うになり、発振周波数および位相が安定するまでの時
間、すなわちロックインタイムを短くできる。
【００４１】一方、リセット期間が終了した後、基準入
力信号ｆinの最初の立ち上がりエッジが入力された時点
で、Ｄフリップフロップ７の出力はハイレベルに変化す
る。これにより、図２に示した最終段のインバータ１３
の出力は、ANDゲート１４を介して初段のインバータ１
３の入力側に帰還され、リング発振部１２は発振動作を
開始する。
力信号ｆinの最初の立ち上がりエッジが入力された時点
で、Ｄフリップフロップ７の出力はハイレベルに変化す
る。これにより、図２に示した最終段のインバータ１３
の出力は、ANDゲート１４を介して初段のインバータ１
３の入力側に帰還され、リング発振部１２は発振動作を
開始する。
【００４２】本実施形態では、図１，２に示すように、
リセット期間が終了した後、最初に基準入力信号ｆinが
入力された時点で、Ｄフリップフロップ７のＱ出力がハ
イレベルに変化し、そのＱ出力が電圧制御発振器５のAN
Dゲート１４に入力されることにより、リング発振部１
２が発振動作を開始するため、基準入力信号ｆinが立ち
上がった時点を基準にして考えると、Ｄフリップフロッ
プ７とANDゲート１４の２段分の遅れで、リング発振部
１２が発振動作を開始することになり、位相のずれ量が
もともと小さいため、位相が一致するまでの時間、すな
わちロックインタイムを短くできる。
リセット期間が終了した後、最初に基準入力信号ｆinが
入力された時点で、Ｄフリップフロップ７のＱ出力がハ
イレベルに変化し、そのＱ出力が電圧制御発振器５のAN
Dゲート１４に入力されることにより、リング発振部１
２が発振動作を開始するため、基準入力信号ｆinが立ち
上がった時点を基準にして考えると、Ｄフリップフロッ
プ７とANDゲート１４の２段分の遅れで、リング発振部
１２が発振動作を開始することになり、位相のずれ量が
もともと小さいため、位相が一致するまでの時間、すな
わちロックインタイムを短くできる。
【００４３】このように、本実施形態は、所望の発振周
波数を得るのに必要な電圧を、初期電圧Ｖ１としてリセ
ット期間中に電圧制御発振器５に与え、かつ、リセット
解除後、最初に基準入力信号ｆinの立ち上がりエッジが
入力された時点で、電圧制御発振器５を動作させるよう
にしたため、電圧制御発振器５の周波数および位相が安
定するまでの期間（ロックインタイム）を短くすること
ができる。また、本実施形態は、従来のアナログＰＬＬ
回路に、アナログスイッチ８とＤフリップフロップ７を
追加しただけの簡易な回路で構成できるため、設計変更
に要するコストも少なくて済む。
波数を得るのに必要な電圧を、初期電圧Ｖ１としてリセ
ット期間中に電圧制御発振器５に与え、かつ、リセット
解除後、最初に基準入力信号ｆinの立ち上がりエッジが
入力された時点で、電圧制御発振器５を動作させるよう
にしたため、電圧制御発振器５の周波数および位相が安
定するまでの期間（ロックインタイム）を短くすること
ができる。また、本実施形態は、従来のアナログＰＬＬ
回路に、アナログスイッチ８とＤフリップフロップ７を
追加しただけの簡易な回路で構成できるため、設計変更
に要するコストも少なくて済む。
【００４４】図１のアナログＰＬＬ回路では、アナログ
スイッチ８の出力端子を電圧制御発振器５に接続してい
るが、図５に示すように、アナログスイッチ８の出力端
子をローパスフィルタ４の入力端子に接続してもよい。
この場合も、初期電圧Ｖ１の電圧レベルを変えることな
く、図１と同じ効果が得られる。
スイッチ８の出力端子を電圧制御発振器５に接続してい
るが、図５に示すように、アナログスイッチ８の出力端
子をローパスフィルタ４の入力端子に接続してもよい。
この場合も、初期電圧Ｖ１の電圧レベルを変えることな
く、図１と同じ効果が得られる。
【００４５】また、図１，５では、リング発振部１２を
内部に有する電圧制御発振器５の例を説明したが、外部
電圧に応じて発振周波数を可変できる電圧制御発振器５
であればよく、リング発振部１２以外の発振部を有する
ものでもよい。
内部に有する電圧制御発振器５の例を説明したが、外部
電圧に応じて発振周波数を可変できる電圧制御発振器５
であればよく、リング発振部１２以外の発振部を有する
ものでもよい。
【００４６】また、図１，５では、Ｄフリップフロップ
７を用いる例を説明したが、Ｄフリップフリップ以外の
フリップフリップフロップを用いてもよい。同様に、ア
ナログスイッチ８の代わりに、スイッチング素子を用い
てもよい。
７を用いる例を説明したが、Ｄフリップフリップ以外の
フリップフリップフロップを用いてもよい。同様に、ア
ナログスイッチ８の代わりに、スイッチング素子を用い
てもよい。
【００４７】上述した実施形態は、半導体基板上に形成
されるアナログＰＬＬ回路を例にとって説明したが、プ
リント基板等に個別部品を用いて実装する場合にも、本
発明は適用できる。
されるアナログＰＬＬ回路を例にとって説明したが、プ
リント基板等に個別部品を用いて実装する場合にも、本
発明は適用できる。
【００４８】上述した実施形態では、出力周波数が固定
のアナログＰＬＬ回路の例を説明したが、出力周波数に
応じて電圧が変化する初期電圧Ｖ１を出力する回路を追
加すれば、出力周波数を可変制御できるようになる。
のアナログＰＬＬ回路の例を説明したが、出力周波数に
応じて電圧が変化する初期電圧Ｖ１を出力する回路を追
加すれば、出力周波数を可変制御できるようになる。
【００４９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、電圧制御発振器内のリング発振部を構成する各イ
ンバータの遅延量をリセット期間中に初期設定し、リセ
ット期間が終了した後、最初に基準入力信号の立ち上が
りエッジまたは立ち下がりエッジが入力された時点で、
リング発振部の発振動作を開始させるようにしたため、
電圧制御発振器の周波数と位相が安定するまでのロック
インタイムを短くできる。すなわち、所望の発振周波数
に対応する遅延量をリセット期間中に予め各インバータ
に設定しておけば、その周波数を中心に周波数および位
相が変化するようになるため、所望の発振周波数を短時
間で得ることができる。また、リセット期間終了後、最
初に基準入力信号のエッジが入力された時点で、リング
発振部の発振動作を開始させるため、リセット解除直後
にリング発振部の出力が不定になるおそれがなく、常に
安定した発振動作が可能となる。
れば、電圧制御発振器内のリング発振部を構成する各イ
ンバータの遅延量をリセット期間中に初期設定し、リセ
ット期間が終了した後、最初に基準入力信号の立ち上が
りエッジまたは立ち下がりエッジが入力された時点で、
リング発振部の発振動作を開始させるようにしたため、
電圧制御発振器の周波数と位相が安定するまでのロック
インタイムを短くできる。すなわち、所望の発振周波数
に対応する遅延量をリセット期間中に予め各インバータ
に設定しておけば、その周波数を中心に周波数および位
相が変化するようになるため、所望の発振周波数を短時
間で得ることができる。また、リセット期間終了後、最
初に基準入力信号のエッジが入力された時点で、リング
発振部の発振動作を開始させるため、リセット解除直後
にリング発振部の出力が不定になるおそれがなく、常に
安定した発振動作が可能となる。
【図１】本発明に係るアナログＰＬＬ回路の一実施形態
の回路図。
の回路図。
【図２】電圧制御発振器の内部構成を示す回路図。
【図３】図１のアナログＰＬＬ回路のタイミング図。
【図４】電圧制御発振器の周波数特性を示す図。
【図５】図１の変形例の回路図。
【図６】従来のアナログＰＬＬ回路のブロック図。
１，６ 分周器 ２ 位相比較器 ３ チャージポンプ ４ ローパスフィルタ ５ 電圧制御発振器 ７ Ｄフリップフロップ ８ アナログスイッチ ９ インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田 代 守 行 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 黄 野 実 神奈川県川崎市川崎区日進町７番地１ 東 芝情報システム株式会社内 (72)発明者 平 野 博 久 神奈川県川崎市川崎区日進町７番地１ 東 芝情報システム株式会社内
Claims (9)
- 【請求項１】電圧に応じて周波数を可変可能な電圧制御
発振器と、 前記電圧制御発振器の出力を分周する第１の分周器と、 基準入力信号を分周する第２の分周器と、 前記第１および第２の分周器の各出力の周波数および位
相のずれ量に応じた信号を出力する位相比較器と、 前記位相比較器の出力に基づいて、位相のずれ量とずれ
方向とに応じた電圧レベルの信号を出力するチャージポ
ンプと、 前記チャージポンプの出力に含まれる高周波成分を除去
するローパスフィルタと、を備え、 前記ローパスフィルタの出力に応じて、前記電圧制御発
振器の発振周波数を制御するアナログＰＬＬ回路におい
て、 前記電圧制御発振器は、遅延量を可変可能なインバータ
を奇数個縦続接続して最終段のインバータ出力を初段の
インバータの入力に帰還させるリング発振部と、前記イ
ンバータそれぞれの遅延量を設定する遅延量制御部とを
有し、 リセット期間中に前記遅延量制御部に初期遅延量を設定
する初期遅延量設定回路と、 リセット期間が終了した後、最初に前記基準入力信号の
立ち上がりエッジまたは立ち下がりエッジが入力された
時点を基準として、前記リング発振部の発振動作を開始
させる発振制御回路と、を備えることを特徴とするアナ
ログＰＬＬ回路。 - 【請求項２】前記初期遅延量設定回路は、前記電圧制御
発振器の周波数特性のばらつき範囲の中心付近の周波数
特性に基づいて、所望の発振周波数に対応する遅延量を
前記初期遅延量として設定することを特徴とする請求項
１に記載のアナログＰＬＬ回路。 - 【請求項３】前記初期遅延量設定回路は、リセット期間
中に限り、所定の電圧レベルの信号を前記遅延量制御部
に供給するアナログスイッチを備え、 前記遅延量制御部は、リセット期間中においては前記ア
ナログスイッチの出力電圧に応じて前記各インバータの
遅延時間を制御し、リセット期間終了後においては前記
ローパスフィルタの出力電圧に応じて前記各インバータ
の遅延時間を制御することを特徴とする請求項１または
２に記載のアナログＰＬＬ回路。 - 【請求項４】前記リング発振部内の各インバータは、前
記遅延量制御部の出力電圧に応じてドレイン−ソース間
抵抗が変化するMOSトランジスタを有し、 前記各インバータは、前記MOSトランジスタのドレイン
−ソース間抵抗の抵抗値に基づいて遅延量が設定される
ことを特徴とする請求項１〜３のいずれかに記載のアナ
ログＰＬＬ回路。 - 【請求項５】前記発振制御回路は、前記基準入力信号が
クロック端子に入力されるフリップフロップを有し、リ
セット期間終了後、最初に前記基準入力信号の立ち上が
りエッジまたは立ち下がりエッジが入力された時点を基
準として、前記リング発振部の発振動作を開始させるこ
とを特徴とする請求項１〜４のいずれかに記載のアナロ
グＰＬＬ回路。 - 【請求項６】前記リング発振部は、最終段の前記インバ
ータの出力端子に接続された論理素子を有し、この論理
素子は前記最終段のインバータの出力と、前記フリップ
フロップの出力とに応じて論理が変化し、前記論理素子
の出力を初段の前記インバータの入力側に帰還させるこ
とを特徴とする請求項５に記載のアナログＰＬＬ回路。 - 【請求項７】前記論理素子は、リセット期間中と、リセ
ット期間終了後に最初に前記フリップフロップの出力論
理が反転するまでの間は、前記リング発振部が発振しな
いような論理の信号を出力することを特徴とする請求項
６に記載のアナログＰＬＬ回路。 - 【請求項８】請求項１〜７に記載のアナログＰＬＬ回路
を半導体基板上に形成したことを特徴とする半導体装
置。 - 【請求項９】アナログＰＬＬ回路に用いられる電圧制御
発振器の発振制御方法において、 前記電圧制御発振器の内部には、遅延量を可変可能なイ
ンバータを奇数個縦続接続して最終段のインバータ出力
を初段のインバータに帰還させるリング発振部と、前記
インバータそれぞれの遅延量を設定する遅延量制御部と
が設けられ、 前記遅延量制御部には、リセット期間中に初期遅延量が
設定され、 前記リング発振部は、リセット期間中には発振動作を停
止し、リセット期間が終了した後、最初に前記基準入力
信号の立ち上がりエッジまたは立ち下がりエッジが入力
された時点を基準として、発振動作を開始することを特
徴とする電圧制御発振器の制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29733997A JP3347036B2 (ja) | 1997-10-29 | 1997-10-29 | アナログｐｌｌ回路、半導体装置、および電圧制御発振器の発振制御方法 |
| US09/181,617 US6114917A (en) | 1997-10-29 | 1998-10-28 | Analog PLL circuit and method of controlling the oscillation of a voltage controlled oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29733997A JP3347036B2 (ja) | 1997-10-29 | 1997-10-29 | アナログｐｌｌ回路、半導体装置、および電圧制御発振器の発振制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11136123A true JPH11136123A (ja) | 1999-05-21 |
| JP3347036B2 JP3347036B2 (ja) | 2002-11-20 |
Family
ID=17845250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29733997A Expired - Fee Related JP3347036B2 (ja) | 1997-10-29 | 1997-10-29 | アナログｐｌｌ回路、半導体装置、および電圧制御発振器の発振制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6114917A (ja) |
| JP (1) | JP3347036B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006117859A1 (ja) * | 2005-04-28 | 2006-11-09 | Thine Electronics, Inc. | フェーズ・ロックド・ループ回路 |
| KR100845775B1 (ko) | 2006-11-14 | 2008-07-14 | 주식회사 하이닉스반도체 | Ｐｌｌ 회로 |
| KR101293251B1 (ko) * | 2007-11-27 | 2013-08-09 | 삼성전자주식회사 | 동작주파수에 따라 출력레벨이 변동되는 전압분배기 및이를 구비한 위상고정루프회로 |
| JP2020034746A (ja) * | 2018-08-30 | 2020-03-05 | 株式会社ミツトヨ | 焦点距離可変レンズ装置および焦点距離可変レンズ制御方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404252B1 (en) * | 2000-07-31 | 2002-06-11 | National Semiconductor Corporation | No standby current consuming start up circuit |
| US6920516B2 (en) * | 2000-08-31 | 2005-07-19 | Hewlett-Packard Development Company, L.P. | Anti-starvation interrupt protocol |
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