JPH11243327A - パルスデューティ補正回路 - Google Patents
パルスデューティ補正回路Info
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- JPH11243327A JPH11243327A JP10060492A JP6049298A JPH11243327A JP H11243327 A JPH11243327 A JP H11243327A JP 10060492 A JP10060492 A JP 10060492A JP 6049298 A JP6049298 A JP 6049298A JP H11243327 A JPH11243327 A JP H11243327A
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- JP
- Japan
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- circuit
- pulse duty
- pulse
- output signal
- signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 パルスデューティの補正を可能にし、ＰＬＬ
回路での高周波数までの発生を可能にしたパルスデュー
ティを補正回路を提供する。 【解決手段】 パルス信号を受けるインバータ回路の出
力信号の立ち上がり時間と立ち下がり時間を制御するた
めの電流制御回路又は上記インバータ回路の出力信号を
波形整形する波形整形バッファのロジックスレッショル
ド電圧を波形整形された出力信号のパルスデューティを
検出するパルスデューティ検出回路で制御して、その出
力信号を所望のパルスデューティとなるように調整す
る。
回路での高周波数までの発生を可能にしたパルスデュー
ティを補正回路を提供する。 【解決手段】 パルス信号を受けるインバータ回路の出
力信号の立ち上がり時間と立ち下がり時間を制御するた
めの電流制御回路又は上記インバータ回路の出力信号を
波形整形する波形整形バッファのロジックスレッショル
ド電圧を波形整形された出力信号のパルスデューティを
検出するパルスデューティ検出回路で制御して、その出
力信号を所望のパルスデューティとなるように調整す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、パルスデューテ
ィ補正回路に関し、主として半導体集積回路に内蔵され
たＰＬＬ（phase locked loop)回路を用いてクロック信
号を形成するものに利用して有効な技術に関するもので
ある。
ィ補正回路に関し、主として半導体集積回路に内蔵され
たＰＬＬ（phase locked loop)回路を用いてクロック信
号を形成するものに利用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】ＰＬＬ回路は、例えば特開平５−２８４
０１４号公報、特開平５−３１５９４８号公報に開示さ
れている。
０１４号公報、特開平５−３１５９４８号公報に開示さ
れている。
【０００３】
【発明が解決しようとする課題】データをクロック信号
の立ち上がりエッジで取り込むポジティブエッジ型フリ
ップフロップ回路と、クロック信号の立ち下がりエッジ
で取り込むネガティブエッジ型フリップフロップ回路
を、データパス中に混在させて使用した場合、各フリッ
プフロップ回路間の出力からその取り込みまでのデータ
転送タイミングは、上記クロック信号のパルスデューテ
ィに対応して異なることになってしまう。つまり、パル
スデューティが大きいと、立ち上がりエッジから立ち下
がりエッジまでの時間が長くなって、その間でのデータ
転送タイミングには余裕が生じるが、立ち下がりエッジ
から立ち上がりエッジまでの時間は逆に短くなってしま
い、その間でのデータ転送タイミングには余裕がなくな
ってしまう。
の立ち上がりエッジで取り込むポジティブエッジ型フリ
ップフロップ回路と、クロック信号の立ち下がりエッジ
で取り込むネガティブエッジ型フリップフロップ回路
を、データパス中に混在させて使用した場合、各フリッ
プフロップ回路間の出力からその取り込みまでのデータ
転送タイミングは、上記クロック信号のパルスデューテ
ィに対応して異なることになってしまう。つまり、パル
スデューティが大きいと、立ち上がりエッジから立ち下
がりエッジまでの時間が長くなって、その間でのデータ
転送タイミングには余裕が生じるが、立ち下がりエッジ
から立ち上がりエッジまでの時間は逆に短くなってしま
い、その間でのデータ転送タイミングには余裕がなくな
ってしまう。
【０００４】したがって、上記短い方のデータ転送タイ
ミングに合わせて転送経路を設計する必要があり動作周
波数を低くしてしまう。例えば、ＰＬＬ回路で上記クロ
ック信号を形成する場合、ＰＬＬ回路の電圧制御型発振
回路の出力を１／２分周回路で分周して、上記クロック
信号のパルスデューティが５０％になるようにするもの
である。しかし、このようにすると、必要なクロック信
号の周波数に対してＰＬＬ回路の電圧制御発振回路で
は、２倍の周波数での発振動作を行わせる必要があり、
その分消費電流を増大させてしまう。また、上記のよう
に分周回路を用いた場合には、ＭＯＳ回路の上限周波数
に対して半分の周波数でしかクロック信号を形成するこ
とができず、その結果としてＭＯＳ集積回路等の高速化
を妨げるものとなる。
ミングに合わせて転送経路を設計する必要があり動作周
波数を低くしてしまう。例えば、ＰＬＬ回路で上記クロ
ック信号を形成する場合、ＰＬＬ回路の電圧制御型発振
回路の出力を１／２分周回路で分周して、上記クロック
信号のパルスデューティが５０％になるようにするもの
である。しかし、このようにすると、必要なクロック信
号の周波数に対してＰＬＬ回路の電圧制御発振回路で
は、２倍の周波数での発振動作を行わせる必要があり、
その分消費電流を増大させてしまう。また、上記のよう
に分周回路を用いた場合には、ＭＯＳ回路の上限周波数
に対して半分の周波数でしかクロック信号を形成するこ
とができず、その結果としてＭＯＳ集積回路等の高速化
を妨げるものとなる。
【０００５】この発明の目的は、パルスデューティの補
正を可能にしたパルスデューティ補正回路を提供するこ
とにある。この発明の他の目的は、ＰＬＬ回路での高周
波数までの発生を可能にするパルスデューティを補正回
路を提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるであろう。
正を可能にしたパルスデューティ補正回路を提供するこ
とにある。この発明の他の目的は、ＰＬＬ回路での高周
波数までの発生を可能にするパルスデューティを補正回
路を提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。パルス信号を受けるインバータ回路の
出力信号の立ち上がり時間と立ち下がり時間を制御する
ための電流制御回路又は上記インバータ回路の出力信号
を波形整形する波形整形バッファのロジックスレッショ
ルド電圧を波形整形された出力信号のパルスデューティ
を検出するパルスデューティ検出回路で制御して、その
出力信号を所望のパルスデューティとなるように調整す
る。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。パルス信号を受けるインバータ回路の
出力信号の立ち上がり時間と立ち下がり時間を制御する
ための電流制御回路又は上記インバータ回路の出力信号
を波形整形する波形整形バッファのロジックスレッショ
ルド電圧を波形整形された出力信号のパルスデューティ
を検出するパルスデューティ検出回路で制御して、その
出力信号を所望のパルスデューティとなるように調整す
る。
【０００７】
【発明の実施の形態】図１には、この発明が適用された
クロック発生回路の一実施例のブロック図が示されてい
る。特に制限されないが、基準となる外部クロック信号
ＣＫＩＮは、外部端子Ｐ１を介して半導体集積回路装置
ＬＳＩ１に取り込まれる。この外部端子Ｐ１から入力さ
れたクロック信号は、入力バッファＢ１を介して位相比
較回路１の一方の入力に供給される。この位相比較回路
１の出力信号は、チャージポンプ回路２に伝えられ、こ
こで上記量信号の位相差（周波数差）に対応してチャー
ジアップ又はディスチャージ電流が形成される。このチ
ャージポンプ回路２で形成された電流は、フィルタ容量
Ｃをチャージアップ又はディスチャージさせて直流制御
電圧ＶＦに変換される。この制御電圧ＶＦは、電圧制御
発振回路（ＶＣＯ）３の制御端子に入力される。
クロック発生回路の一実施例のブロック図が示されてい
る。特に制限されないが、基準となる外部クロック信号
ＣＫＩＮは、外部端子Ｐ１を介して半導体集積回路装置
ＬＳＩ１に取り込まれる。この外部端子Ｐ１から入力さ
れたクロック信号は、入力バッファＢ１を介して位相比
較回路１の一方の入力に供給される。この位相比較回路
１の出力信号は、チャージポンプ回路２に伝えられ、こ
こで上記量信号の位相差（周波数差）に対応してチャー
ジアップ又はディスチャージ電流が形成される。このチ
ャージポンプ回路２で形成された電流は、フィルタ容量
Ｃをチャージアップ又はディスチャージさせて直流制御
電圧ＶＦに変換される。この制御電圧ＶＦは、電圧制御
発振回路（ＶＣＯ）３の制御端子に入力される。
【０００８】上記電圧制御発振回路３の発振パルスは、
デューティ補正回路４を通して出力される。デューティ
補正回路４は、デューティ検出回路５により形成された
検出信号により上記電圧制御発振回路３の出力パルス信
号のパルスデューティの補正を行い、例えばパルスデュ
ーティが５０％になるようなパルス幅の調整行う。上記
デューティ補正回路４で形成された出力パルス信号は、
クロック分配器６に伝えられ、かかるクロック分配器６
から図示しない内部回路にｆｖのような周波数のクロッ
ク信号を分配させる。
デューティ補正回路４を通して出力される。デューティ
補正回路４は、デューティ検出回路５により形成された
検出信号により上記電圧制御発振回路３の出力パルス信
号のパルスデューティの補正を行い、例えばパルスデュ
ーティが５０％になるようなパルス幅の調整行う。上記
デューティ補正回路４で形成された出力パルス信号は、
クロック分配器６に伝えられ、かかるクロック分配器６
から図示しない内部回路にｆｖのような周波数のクロッ
ク信号を分配させる。
【０００９】上記クロック分配器５の１つの出力信号
は、特に制限されないが、分周回路６により分周され
て、上記位相比較回路１の他方の入力に帰還される。こ
れにより、内部クロック信号ＣＫは、上記外部から供給
されたクロック信号ＣＫＩＮに対してＮ倍の周波数ｆｖ
にされる。
は、特に制限されないが、分周回路６により分周され
て、上記位相比較回路１の他方の入力に帰還される。こ
れにより、内部クロック信号ＣＫは、上記外部から供給
されたクロック信号ＣＫＩＮに対してＮ倍の周波数ｆｖ
にされる。
【００１０】この実施例では、上記のように電圧制御発
振回路３の発振信号に対してデューティ補正を行って、
例えば５０％に補正することにより、クロック分配回路
６を通して出力されるクロック信号ＣＫの周波数ｆｖ
を、上記発振周波数に等しい高い周波数に設定すること
が可能となる。つまり、上記電圧制御発振回路３での消
費電流を低減しつつ、ＭＯＳ回路での上限周波数に対応
した高い周波数のクロック信号ＣＫを発生させることが
可能になるものである。
振回路３の発振信号に対してデューティ補正を行って、
例えば５０％に補正することにより、クロック分配回路
６を通して出力されるクロック信号ＣＫの周波数ｆｖ
を、上記発振周波数に等しい高い周波数に設定すること
が可能となる。つまり、上記電圧制御発振回路３での消
費電流を低減しつつ、ＭＯＳ回路での上限周波数に対応
した高い周波数のクロック信号ＣＫを発生させることが
可能になるものである。
【００１１】図２には、上記電圧制御発振回路の一実施
例の回路図が示されている。この実施例では、リングオ
シレータにより構成される。つまり、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ７とＮチャンネル型ＭＯＳＦＥＴＱ８から
なるＣＭＯＳインバータ回路を奇数段（同図では３段）
リング状に縦列接続してリングオシレータを構成する。
このリングオシレータの発振周波数、言い換えるなら
ば、各ＣＭＯＳインバータ回路での信号伝播遅延時間を
制御電圧ＶＦにより調整するため、上記Ｐチャンネル型
ＭＯＳＦＥＴＱ７には、電流源として動作するＰチャン
ネル型ＭＯＳＦＥＴＱ５が直列に接続され、Ｎチャンネ
ル型ＭＯＳＦＥＴＱ８には、電流源として動作するＮチ
ャンネル型ＭＯＳＦＥＴＱ６が直列に接続される。
例の回路図が示されている。この実施例では、リングオ
シレータにより構成される。つまり、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ７とＮチャンネル型ＭＯＳＦＥＴＱ８から
なるＣＭＯＳインバータ回路を奇数段（同図では３段）
リング状に縦列接続してリングオシレータを構成する。
このリングオシレータの発振周波数、言い換えるなら
ば、各ＣＭＯＳインバータ回路での信号伝播遅延時間を
制御電圧ＶＦにより調整するため、上記Ｐチャンネル型
ＭＯＳＦＥＴＱ７には、電流源として動作するＰチャン
ネル型ＭＯＳＦＥＴＱ５が直列に接続され、Ｎチャンネ
ル型ＭＯＳＦＥＴＱ８には、電流源として動作するＮチ
ャンネル型ＭＯＳＦＥＴＱ６が直列に接続される。
【００１２】同図において残り２つのＣＭＯＳインバー
タ回路に対しても上記同様な電流源ＭＯＳＦＥＴが接続
される。制御電圧ＶＦは、Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ１のゲートに印加される。このＭＯＳＦＥＴＱ１のソ
ースは回路の接地電位に接続され、上記制御電圧ＶＦが
ゲート，ソース間に印加されて、それに対応したドレイ
ン電流を形成する。上記ＭＯＳＦＥＴＱ１のドレインと
電源電圧との間には、ダイオード形態にされたＰチャン
ネル型ＭＯＳＦＥＴＱ２が設けられる。このＰチャンネ
ル型ＭＯＳＦＥＴＱ２のゲートと上記電流源ＭＯＳＦＥ
ＴＱ５のゲートとを接続して電流ミラー形態とする。つ
まり、上記ＭＯＳＦＥＴＱ２のゲート，ソース間電圧を
上記ＭＯＳＦＥＴＱ５のゲート，ソース間に印加するこ
とにより、上記ＭＯＳＦＥＴＱ２に流れる電流と等しい
電流を上記ＭＯＳＦＥＴＱ５に流すようにするものであ
る。ただし、ＭＯＳＦＥＴＱ２とＱ５のサイズ（Ｗ／
Ｌ）は等しいものとする。
タ回路に対しても上記同様な電流源ＭＯＳＦＥＴが接続
される。制御電圧ＶＦは、Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ１のゲートに印加される。このＭＯＳＦＥＴＱ１のソ
ースは回路の接地電位に接続され、上記制御電圧ＶＦが
ゲート，ソース間に印加されて、それに対応したドレイ
ン電流を形成する。上記ＭＯＳＦＥＴＱ１のドレインと
電源電圧との間には、ダイオード形態にされたＰチャン
ネル型ＭＯＳＦＥＴＱ２が設けられる。このＰチャンネ
ル型ＭＯＳＦＥＴＱ２のゲートと上記電流源ＭＯＳＦＥ
ＴＱ５のゲートとを接続して電流ミラー形態とする。つ
まり、上記ＭＯＳＦＥＴＱ２のゲート，ソース間電圧を
上記ＭＯＳＦＥＴＱ５のゲート，ソース間に印加するこ
とにより、上記ＭＯＳＦＥＴＱ２に流れる電流と等しい
電流を上記ＭＯＳＦＥＴＱ５に流すようにするものであ
る。ただし、ＭＯＳＦＥＴＱ２とＱ５のサイズ（Ｗ／
Ｌ）は等しいものとする。
【００１３】上記Ｐチャンネル型ＭＯＳＦＥＴＱ２に
は、それ電流ミラー形態に接続されたＰチャンネル型Ｍ
ＯＳＦＥＴＱ３を接続し、上記同様にＭＯＳＦＥＴＱ２
の同じ電流をＭＯＳＦＥＴＱ３に流すようにし、そのド
レインと回路の接地電位との間には、ダイオード接続の
Ｎチャンネル型ＭＯＳＦＥＴＱ４を接続する。このＮチ
ャンネル型ＭＯＳＦＥＴＱ４のゲートと上記電流源ＭＯ
ＳＦＥＴＱ６のゲートとを接続して電流ミラー形態とす
る。つまり、上記ＭＯＳＦＥＴＱ４のゲート，ソース間
電圧を上記ＭＯＳＦＥＴＱ６のゲート，ソース間に印加
することにより、上記ＭＯＳＦＥＴＱ４に流れる電流と
等しい電流を上記ＭＯＳＦＥＴＱ６に流すようにするも
のである。ただし、ＭＯＳＦＥＴＱ４とＱ６のサイズ
（Ｗ／Ｌ）は等しいものとする。
は、それ電流ミラー形態に接続されたＰチャンネル型Ｍ
ＯＳＦＥＴＱ３を接続し、上記同様にＭＯＳＦＥＴＱ２
の同じ電流をＭＯＳＦＥＴＱ３に流すようにし、そのド
レインと回路の接地電位との間には、ダイオード接続の
Ｎチャンネル型ＭＯＳＦＥＴＱ４を接続する。このＮチ
ャンネル型ＭＯＳＦＥＴＱ４のゲートと上記電流源ＭＯ
ＳＦＥＴＱ６のゲートとを接続して電流ミラー形態とす
る。つまり、上記ＭＯＳＦＥＴＱ４のゲート，ソース間
電圧を上記ＭＯＳＦＥＴＱ６のゲート，ソース間に印加
することにより、上記ＭＯＳＦＥＴＱ４に流れる電流と
等しい電流を上記ＭＯＳＦＥＴＱ６に流すようにするも
のである。ただし、ＭＯＳＦＥＴＱ４とＱ６のサイズ
（Ｗ／Ｌ）は等しいものとする。
【００１４】この結果、制御電圧ＶＦを高くすると、そ
れに対応してＭＯＳＦＥＴＱ１のドレイン電流が増大す
る。したがって、上記ＭＯＳＦＥＴＱ５やＱ６の電流源
ＭＯＳＦＥＴに流れる電流が増大するために、ＣＭＯＳ
インバータ回路を構成するＰチャンネル型ＭＯＳＦＥＴ
Ｑ７を通したチャージアップ電流が増大し、Ｎチャンネ
ル型ＭＯＳＦＥＴＱ８を通したディスチャージ電流が増
大し、次段回路の入力容量等の負荷容量を高速にチャー
ジアップ／ディスチャージさせるので、信号伝播遅延時
間が短くなって発振周波数を高くする。
れに対応してＭＯＳＦＥＴＱ１のドレイン電流が増大す
る。したがって、上記ＭＯＳＦＥＴＱ５やＱ６の電流源
ＭＯＳＦＥＴに流れる電流が増大するために、ＣＭＯＳ
インバータ回路を構成するＰチャンネル型ＭＯＳＦＥＴ
Ｑ７を通したチャージアップ電流が増大し、Ｎチャンネ
ル型ＭＯＳＦＥＴＱ８を通したディスチャージ電流が増
大し、次段回路の入力容量等の負荷容量を高速にチャー
ジアップ／ディスチャージさせるので、信号伝播遅延時
間が短くなって発振周波数を高くする。
【００１５】逆に、制御電圧ＶＦを低くすると、それに
対応してＭＯＳＦＥＴＱ１のドレイン電流が減少する。
したがって、上記ＭＯＳＦＥＴＱ５やＱ６の電流源ＭＯ
ＳＦＥＴに流れる電流が減少するために、ＣＭＯＳイン
バータ回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ７
を通したチャージアップ電流が減少し、Ｎチャンネル型
ＭＯＳＦＥＴＱ８を通したディスチャージ電流が減少
し、次段回路の入力容量等の負荷容量のチャージアップ
／ディスチャージを遅くするので信号伝播遅延時間が長
くなりって発振周波数を低くさせる。なお、同図のよう
に３段のＣＭＯＳインバータ回路では、安定的な発振信
号を得られないなら、５段あるは７段のように段数を増
加させればよい。
対応してＭＯＳＦＥＴＱ１のドレイン電流が減少する。
したがって、上記ＭＯＳＦＥＴＱ５やＱ６の電流源ＭＯ
ＳＦＥＴに流れる電流が減少するために、ＣＭＯＳイン
バータ回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ７
を通したチャージアップ電流が減少し、Ｎチャンネル型
ＭＯＳＦＥＴＱ８を通したディスチャージ電流が減少
し、次段回路の入力容量等の負荷容量のチャージアップ
／ディスチャージを遅くするので信号伝播遅延時間が長
くなりって発振周波数を低くさせる。なお、同図のよう
に３段のＣＭＯＳインバータ回路では、安定的な発振信
号を得られないなら、５段あるは７段のように段数を増
加させればよい。
【００１６】図３には、デューティ補正回路とデューテ
ィ検出回路の一実施例の回路図が示されている。デュー
ティ補正回路は、発振出力ＯＳＣを受けるＰチャンネル
型ＭＯＳＦＥＴＱ１０とＮチャンネル型ＭＯＳＦＥＴＱ
１１からなるＣＭＯＳインバータ回路に対して次の回路
素子が付加される。上記Ｐチャンネル型ＭＯＳＦＥＴＱ
１０とＮチャンネル型ＭＯＳＦＥＴＱ１１に対して、基
準電圧ＶＲＥＦを受けるて定電流動作を行うようにされ
たＰチャンネル型ＭＯＳＦＥＴＱ１２と、Ｎチャンネル
型ＭＯＳＦＥＴＱ１３とをそれぞれに直列接続し、かか
る定電流源としてのＭＯＳＦＥＴＱ１２とＱ１３には、
電流調整を行うＰチャンネル型ＭＯＳＦＥＴＱ１４とＮ
チャンネル型ＭＯＳＦＥＴＱ１５とがそれぞれ並列接続
される。上記ＭＯＳＦＥＴＱ１４とＱ１５のゲートに
は、次に説明するデューティ検出回路で形成された制御
電圧が印加されることによりその電流の調整が行われ
る。なお、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１２，Ｎ
チャンネル型ＭＯＳＦＥＴＱ１３に入力される基準電圧
ＶＲＥＦは、別々でも良いし、回路の接地電位と電源電
圧でもよい。
ィ検出回路の一実施例の回路図が示されている。デュー
ティ補正回路は、発振出力ＯＳＣを受けるＰチャンネル
型ＭＯＳＦＥＴＱ１０とＮチャンネル型ＭＯＳＦＥＴＱ
１１からなるＣＭＯＳインバータ回路に対して次の回路
素子が付加される。上記Ｐチャンネル型ＭＯＳＦＥＴＱ
１０とＮチャンネル型ＭＯＳＦＥＴＱ１１に対して、基
準電圧ＶＲＥＦを受けるて定電流動作を行うようにされ
たＰチャンネル型ＭＯＳＦＥＴＱ１２と、Ｎチャンネル
型ＭＯＳＦＥＴＱ１３とをそれぞれに直列接続し、かか
る定電流源としてのＭＯＳＦＥＴＱ１２とＱ１３には、
電流調整を行うＰチャンネル型ＭＯＳＦＥＴＱ１４とＮ
チャンネル型ＭＯＳＦＥＴＱ１５とがそれぞれ並列接続
される。上記ＭＯＳＦＥＴＱ１４とＱ１５のゲートに
は、次に説明するデューティ検出回路で形成された制御
電圧が印加されることによりその電流の調整が行われ
る。なお、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１２，Ｎ
チャンネル型ＭＯＳＦＥＴＱ１３に入力される基準電圧
ＶＲＥＦは、別々でも良いし、回路の接地電位と電源電
圧でもよい。
【００１７】デューティ検出回路は、上記デューティ補
正回路の出力信号を波形整形する波形整形バッファの出
力信号ＯＵＴをバッファ回路ＢＡを通して抵抗Ｒ１とキ
ャパシタＣ１により積分して直流化する。この電圧と電
源電圧との中点電圧とを電圧比較回路で比較し、その差
分を抵抗Ｒ２とキャパシタＣ２により平滑して上記デュ
ーティ補正回路に供給される制御電圧を形成するもので
ある。
正回路の出力信号を波形整形する波形整形バッファの出
力信号ＯＵＴをバッファ回路ＢＡを通して抵抗Ｒ１とキ
ャパシタＣ１により積分して直流化する。この電圧と電
源電圧との中点電圧とを電圧比較回路で比較し、その差
分を抵抗Ｒ２とキャパシタＣ２により平滑して上記デュ
ーティ補正回路に供給される制御電圧を形成するもので
ある。
【００１８】図４には、この発明に係るデューティ補正
回路の動作を説明するための波形図が示されている。図
４（Ａ）には発振信号ＯＳＣのデューティが５０％を超
えて大きいときが示され、図４（Ｂ）には発振信号ＯＳ
Ｃのデューティが５０％より小さいときが示されてい
る。
回路の動作を説明するための波形図が示されている。図
４（Ａ）には発振信号ＯＳＣのデューティが５０％を超
えて大きいときが示され、図４（Ｂ）には発振信号ＯＳ
Ｃのデューティが５０％より小さいときが示されてい
る。
【００１９】図４（Ａ）に示すように、発振信号ＯＳＣ
のデューティが５０％よりも大きいとき、それに対応し
た図示しない出力信号ＯＵＴを積分して形成された直流
電圧は上記中点電圧よりも高くなり、それに対応して上
記デューティ補正回路に供給される制御電圧は高くな
る。この結果、Ｐチャンネル型ＭＯＳＦＥＴＱ１４に流
れる電流が減少し、Ｎチャンネル型ＭＯＳＦＥＴＱ１５
に流れる電流が増大する。つまり、デューティ補正回路
に対して同図のように出力信号の立ち上がりを遅く、立
ち下がりを早くするように制御するので、図示のように
出力信号ＯＵＴは、ほぼ５０％のパルス幅デューティを
持つように補正される。
のデューティが５０％よりも大きいとき、それに対応し
た図示しない出力信号ＯＵＴを積分して形成された直流
電圧は上記中点電圧よりも高くなり、それに対応して上
記デューティ補正回路に供給される制御電圧は高くな
る。この結果、Ｐチャンネル型ＭＯＳＦＥＴＱ１４に流
れる電流が減少し、Ｎチャンネル型ＭＯＳＦＥＴＱ１５
に流れる電流が増大する。つまり、デューティ補正回路
に対して同図のように出力信号の立ち上がりを遅く、立
ち下がりを早くするように制御するので、図示のように
出力信号ＯＵＴは、ほぼ５０％のパルス幅デューティを
持つように補正される。
【００２０】図４（Ｂ）に示すように、発振信号ＯＳＣ
のデューティが５０％よりも小さいとき、それに対応し
た図示しない出力信号ＯＵＴを積分して形成された直流
電圧は上記中点電圧よりも低くなり、それに対応して上
記デューティ補正回路に供給される制御電圧は低くな
る。この結果、Ｐチャンネル型ＭＯＳＦＥＴＱ１４に流
れる電流が増大し、Ｎチャンネル型ＭＯＳＦＥＴＱ１５
に流れる電流が減少する。つまり、デューティ補正回路
に対して同図のように出力信号の立ち上がりを遅く、立
ち下がりを早くするように制御するので、図示のように
出力信号ＯＵＴは、ほぼ５０％のパルス幅デューティを
持つように補正される。
のデューティが５０％よりも小さいとき、それに対応し
た図示しない出力信号ＯＵＴを積分して形成された直流
電圧は上記中点電圧よりも低くなり、それに対応して上
記デューティ補正回路に供給される制御電圧は低くな
る。この結果、Ｐチャンネル型ＭＯＳＦＥＴＱ１４に流
れる電流が増大し、Ｎチャンネル型ＭＯＳＦＥＴＱ１５
に流れる電流が減少する。つまり、デューティ補正回路
に対して同図のように出力信号の立ち上がりを遅く、立
ち下がりを早くするように制御するので、図示のように
出力信号ＯＵＴは、ほぼ５０％のパルス幅デューティを
持つように補正される。
【００２１】図５には、この発明に係るデューティ補正
回路の他の一実施例を説明するための波形図が示されて
いる。この実施例では、前記図３の波形整形バッファに
デューティ補正機能を付加するようにするものである。
つまり、その前段に前記のように定電流により発振信号
ＯＳＣの立ち上がりと立ち下がりにランプ特性を持たせ
るようにし、前記デューティ検出回路の出力電圧によ
り、波形整形バッファのしきい（閾）値を制御するもの
である。
回路の他の一実施例を説明するための波形図が示されて
いる。この実施例では、前記図３の波形整形バッファに
デューティ補正機能を付加するようにするものである。
つまり、その前段に前記のように定電流により発振信号
ＯＳＣの立ち上がりと立ち下がりにランプ特性を持たせ
るようにし、前記デューティ検出回路の出力電圧によ
り、波形整形バッファのしきい（閾）値を制御するもの
である。
【００２２】図５（Ａ）に示すように、発振信号ＯＳＣ
のデューティが５０％よりも大きいとき、それに対応し
た図示しない出力信号ＯＵＴを積分して形成された直流
電圧は上記中点電圧よりも高くなり、それに対応して上
記デューティ補正動作を行う波形整形バッファに供給さ
れる制御電圧は高くなる。この結果、波形整形バッファ
のしきい値電圧が高くなって、図示のように出力信号Ｏ
ＵＴは、ほぼ５０％のパルス幅デューティを持つように
補正される。
のデューティが５０％よりも大きいとき、それに対応し
た図示しない出力信号ＯＵＴを積分して形成された直流
電圧は上記中点電圧よりも高くなり、それに対応して上
記デューティ補正動作を行う波形整形バッファに供給さ
れる制御電圧は高くなる。この結果、波形整形バッファ
のしきい値電圧が高くなって、図示のように出力信号Ｏ
ＵＴは、ほぼ５０％のパルス幅デューティを持つように
補正される。
【００２３】図５（Ｂ）に示すように、発振信号ＯＳＣ
のデューティが５０％よりも小さいとき、それに対応し
た図示しない出力信号ＯＵＴを積分して形成された直流
電圧は上記中点電圧よりも低くなり、それに対応して上
記デューティ補正動作を行う波形整形バッファに供給さ
れる制御電圧は低くなる。この結果、波形整形バッファ
のしきい値電圧が低くなって、図示のように出力信号Ｏ
ＵＴは、ほぼ５０％のパルス幅デューティを持つように
補正される。
のデューティが５０％よりも小さいとき、それに対応し
た図示しない出力信号ＯＵＴを積分して形成された直流
電圧は上記中点電圧よりも低くなり、それに対応して上
記デューティ補正動作を行う波形整形バッファに供給さ
れる制御電圧は低くなる。この結果、波形整形バッファ
のしきい値電圧が低くなって、図示のように出力信号Ｏ
ＵＴは、ほぼ５０％のパルス幅デューティを持つように
補正される。
【００２４】図６には、デューティ検出回路の他の一実
施例のブロック図が示されている。この実施例では、デ
ィジタル的に発振パルスＯＳＣのデューティが検出され
る。この実施例では、ラッチ回路により発振パルスＯＳ
Ｃをクロック信号ＣＬＫでラッチしてパルスデューティ
の統計的なサイプリングを行う。上記発振パルスＯＳＣ
に対して、同期していないフリーランの発振回路等で形
成されたクロック信号ＣＬＫを用いて統計的なサンプン
リグを行う、そのサンプリング出力を加算平均処理する
ものである。
施例のブロック図が示されている。この実施例では、デ
ィジタル的に発振パルスＯＳＣのデューティが検出され
る。この実施例では、ラッチ回路により発振パルスＯＳ
Ｃをクロック信号ＣＬＫでラッチしてパルスデューティ
の統計的なサイプリングを行う。上記発振パルスＯＳＣ
に対して、同期していないフリーランの発振回路等で形
成されたクロック信号ＣＬＫを用いて統計的なサンプン
リグを行う、そのサンプリング出力を加算平均処理する
ものである。
【００２５】図７には、上記図６のデューティ検出回路
の動作を説明するための波形図が示されている。上記ラ
ッチ回路によりサンプリングされたサンプリング出力で
あるＨ，Ｌの出現する確率は、発振パルスＯＳＣのＨと
Ｌの時間比、すなわちデューティ比を反映する。このＨ
とＬ出力を加算して平均化することにより、上記発振パ
ルスＯＳＣの出力デューティが検出される。この加算平
均出力が０になるように、言い換えるならば、サンプリ
ング出力のＨとＬの出現確率が同じになるようにデュー
ティ補正を行うようにする。具体的例としては、上記加
算平均を上記ラッチ回路のサンプリング出力のＨ，Ｌに
従ってチャージポンプ等で行い、その積分電圧を前記補
正回路に供給される。
の動作を説明するための波形図が示されている。上記ラ
ッチ回路によりサンプリングされたサンプリング出力で
あるＨ，Ｌの出現する確率は、発振パルスＯＳＣのＨと
Ｌの時間比、すなわちデューティ比を反映する。このＨ
とＬ出力を加算して平均化することにより、上記発振パ
ルスＯＳＣの出力デューティが検出される。この加算平
均出力が０になるように、言い換えるならば、サンプリ
ング出力のＨとＬの出現確率が同じになるようにデュー
ティ補正を行うようにする。具体的例としては、上記加
算平均を上記ラッチ回路のサンプリング出力のＨ，Ｌに
従ってチャージポンプ等で行い、その積分電圧を前記補
正回路に供給される。
【００２６】例えば、上記加算がプラス（発振パルスＯ
ＳＣのＬよりＨが長いとき）ならば、Ｐチャンネル型Ｍ
ＯＳＦＥＴの電流が小さく、Ｎチャンネル型ＭＯＳＦＥ
Ｔの電流が大きくなる方向に制御されて、発振パルスＯ
ＳＣのＬを長く、Ｈを短くするように補正される。加算
がマイナス（発振パルスＯＳＣのＨよりＬが長いとき）
ならば、上記とは逆にＰチャンネル型ＭＯＳＦＥＴの電
流が大きく、Ｎチャンネル型ＭＯＳＦＥＴの電流が小さ
くなる方向に制御されて、発振パルスＯＳＣのＨを長
く、Ｌを短くするように補正される。
ＳＣのＬよりＨが長いとき）ならば、Ｐチャンネル型Ｍ
ＯＳＦＥＴの電流が小さく、Ｎチャンネル型ＭＯＳＦＥ
Ｔの電流が大きくなる方向に制御されて、発振パルスＯ
ＳＣのＬを長く、Ｈを短くするように補正される。加算
がマイナス（発振パルスＯＳＣのＨよりＬが長いとき）
ならば、上記とは逆にＰチャンネル型ＭＯＳＦＥＴの電
流が大きく、Ｎチャンネル型ＭＯＳＦＥＴの電流が小さ
くなる方向に制御されて、発振パルスＯＳＣのＨを長
く、Ｌを短くするように補正される。
【００２７】上記のようなディジタル回路は、アナログ
回路に置き換えることができる。つまり、同じ電流値に
されたチャージアップ電流とディスチャージ電流とを形
成しておいて、発振信号ＯＳＣがハイレベルの期間には
チャージアップ電流をキャパシタに供給して充電させ、
発振信号ＯＳＣがロウレベルの期間にはディスチャージ
電流を供給して放電させる。もしも、発振信号ＯＳＣの
デューティが５０％よりも大きいときには、チャージア
ップ時間が長くなって差分だけ中点電圧に対して高い電
圧が得られ、上記のようなデューティ補正回路に供給す
ることによりデャーティ補正を行わせることができる。
逆に、発振信号ＯＳＣのデューティが５０％よりも小さ
いときには、ディスチャージ時間が長くなって差分だけ
中点電圧に対して低い電圧が得られ、上記のようなデュ
ーティ補正回路に供給することによりデャーティ補正を
行わせることができる。
回路に置き換えることができる。つまり、同じ電流値に
されたチャージアップ電流とディスチャージ電流とを形
成しておいて、発振信号ＯＳＣがハイレベルの期間には
チャージアップ電流をキャパシタに供給して充電させ、
発振信号ＯＳＣがロウレベルの期間にはディスチャージ
電流を供給して放電させる。もしも、発振信号ＯＳＣの
デューティが５０％よりも大きいときには、チャージア
ップ時間が長くなって差分だけ中点電圧に対して高い電
圧が得られ、上記のようなデューティ補正回路に供給す
ることによりデャーティ補正を行わせることができる。
逆に、発振信号ＯＳＣのデューティが５０％よりも小さ
いときには、ディスチャージ時間が長くなって差分だけ
中点電圧に対して低い電圧が得られ、上記のようなデュ
ーティ補正回路に供給することによりデャーティ補正を
行わせることができる。
【００２８】この実施例のＰＬＬ回路は、例えばＣＲＴ
等のディスプレイ制御回路に用いられる。ＣＲＴ等の表
示装置では、高精細から標準的な表示モードの切り換え
が可能にされるものであり、例えば高精細の表示モード
でのドッククロック周波数は約２００ＭＨｚのような高
い周波数にされる。それ故、ＶＣＯにおいて前記のよう
に分周回路を用いたものでは、４００ＭＨｚもの高い周
波数を形成する必要があるが、この発明の適用によって
２００ＭＨｚのような発振信号を形成すればよいからＭ
ＯＳ回路により十分に実現できるもとなる。
等のディスプレイ制御回路に用いられる。ＣＲＴ等の表
示装置では、高精細から標準的な表示モードの切り換え
が可能にされるものであり、例えば高精細の表示モード
でのドッククロック周波数は約２００ＭＨｚのような高
い周波数にされる。それ故、ＶＣＯにおいて前記のよう
に分周回路を用いたものでは、４００ＭＨｚもの高い周
波数を形成する必要があるが、この発明の適用によって
２００ＭＨｚのような発振信号を形成すればよいからＭ
ＯＳ回路により十分に実現できるもとなる。
【００２９】上記の実施例から得られる作用効果は、下
記の通りである。 （１） パルス信号を受けるインバータ回路の出力信号
の立ち上がり時間と立ち下がり時間を制御するための電
流制御回路又は上記インバータ回路の出力信号を波形整
形する波形整形バッファのロジックスレッショルド電圧
を波形整形された出力信号のパルスデューティを検出す
るパルスデューティ検出回路で制御することにより、そ
の出力信号を所望のパルスデューティとなるように調整
することができるという効果が得られる。
記の通りである。 （１） パルス信号を受けるインバータ回路の出力信号
の立ち上がり時間と立ち下がり時間を制御するための電
流制御回路又は上記インバータ回路の出力信号を波形整
形する波形整形バッファのロジックスレッショルド電圧
を波形整形された出力信号のパルスデューティを検出す
るパルスデューティ検出回路で制御することにより、そ
の出力信号を所望のパルスデューティとなるように調整
することができるという効果が得られる。
【００３０】（２） 上記波形整形された出力信号を平
滑回路で平滑し、その平滑信号と設定すべきパルスデュ
ーティに対応した基準電圧との差電圧に対応した制御信
号を電圧比較回路で形成することにより、上記パルスデ
ューティの補正に用いられる制御信号を形成することが
できるという効果が得られる。
滑回路で平滑し、その平滑信号と設定すべきパルスデュ
ーティに対応した基準電圧との差電圧に対応した制御信
号を電圧比較回路で形成することにより、上記パルスデ
ューティの補正に用いられる制御信号を形成することが
できるという効果が得られる。
【００３１】（３） 上記デューティ補正を行う電流制
御回路として、インバータ回路と電源電圧との間にＰチ
ャンネル型ＭＯＳＦＥＴを設け、上記インバータ回路と
回路の接地電位との間にＮチャンネル型ＭＯＳＦＥＴを
設け、これら２つのＭＯＳＦＥＴのゲートに上記制御信
号を供給することにより、出力信号の立ち上がと立ち下
がり時間を調整することができ、その結果として波形整
形バッファを通した出力信号のパルスデューティの補正
を行うことができるという効果が得られる。
御回路として、インバータ回路と電源電圧との間にＰチ
ャンネル型ＭＯＳＦＥＴを設け、上記インバータ回路と
回路の接地電位との間にＮチャンネル型ＭＯＳＦＥＴを
設け、これら２つのＭＯＳＦＥＴのゲートに上記制御信
号を供給することにより、出力信号の立ち上がと立ち下
がり時間を調整することができ、その結果として波形整
形バッファを通した出力信号のパルスデューティの補正
を行うことができるという効果が得られる。
【００３２】（４） ＰＬＬ回路に設けられる電圧制御
型発振回路により形成された発振パルスのパルスデュー
ティを補正することにより、ＭＯＳ回路の上限周波数に
対応した高周波数のパルス信号を得ることができるとい
う効果が得られる。
型発振回路により形成された発振パルスのパルスデュー
ティを補正することにより、ＭＯＳ回路の上限周波数に
対応した高周波数のパルス信号を得ることができるとい
う効果が得られる。
【００３３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図３
の実施例において、ＭＯＳＦＥＴＱ１２とＱ１３を省略
して、インバータ回路を構成するＭＯＳＦＥＴＱ１０と
Ｑ１１に、デューティ検出回路で形成された制御信号に
従った電流を流すようなＭＯＳＦＥＴＱ１４とＱ１５か
ら構成してもよい。電圧制御発振回路は、前記のような
ＣＭＯＳインバータ回路を用いたリングオシレータの他
何であってもよい。この発明に係るデューティ補正回路
は、出力パルスのデューティを５０％にするものの他、
必要に応じて任意のパルスデューティに調整するもので
あってもよい。この発明は、パルスデューティ補正回路
として広く利用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図３
の実施例において、ＭＯＳＦＥＴＱ１２とＱ１３を省略
して、インバータ回路を構成するＭＯＳＦＥＴＱ１０と
Ｑ１１に、デューティ検出回路で形成された制御信号に
従った電流を流すようなＭＯＳＦＥＴＱ１４とＱ１５か
ら構成してもよい。電圧制御発振回路は、前記のような
ＣＭＯＳインバータ回路を用いたリングオシレータの他
何であってもよい。この発明に係るデューティ補正回路
は、出力パルスのデューティを５０％にするものの他、
必要に応じて任意のパルスデューティに調整するもので
あってもよい。この発明は、パルスデューティ補正回路
として広く利用できる。
【００３４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、パルス信号を受けるインバ
ータ回路の出力信号の立ち上がり時間と立ち下がり時間
を制御するための電流制御回路又は上記インバータ回路
の出力信号を波形整形する波形整形バッファのロジック
スレッショルド電圧を波形整形された出力信号のパルス
デューティを検出するパルスデューティ検出回路で制御
することにより、その出力信号を所望のパルスデューテ
ィとなるように調整することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、パルス信号を受けるインバ
ータ回路の出力信号の立ち上がり時間と立ち下がり時間
を制御するための電流制御回路又は上記インバータ回路
の出力信号を波形整形する波形整形バッファのロジック
スレッショルド電圧を波形整形された出力信号のパルス
デューティを検出するパルスデューティ検出回路で制御
することにより、その出力信号を所望のパルスデューテ
ィとなるように調整することができる。
【図１】この発明が適用されたクロック発生回路の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図２】図１の電圧制御発振回路の一実施例を示す回路
図である。
図である。
【図３】図１のデューティ補正回路とデューティ検出回
路の一実施例を示す回路図である。
路の一実施例を示す回路図である。
【図４】この発明に係るデューティ補正回路の動作を説
明するための波形図である。
明するための波形図である。
【図５】この発明に係るデューティ補正回路の他の一実
施例を説明するための波形図である。
施例を説明するための波形図である。
【図６】この発明に係るデューティ検出回路の他の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図７】図６のデューティ検出回路の動作を説明するた
めの波形図である。
めの波形図である。
１…位相比較回路、２…チャージポンプ回路、３…電圧
制御発振回路、４…デューティ補正回路、５…デューテ
ィ検出回路、６…クロック分配器、７…分周器、Ｃ…フ
ィルタ容量、Ｂ１，ＢＡ…バッファ回路、Ｑ１〜Ｑ１５
…ＭＯＳＦＥＴ、Ｒ１，Ｒ２…抵抗、Ｃ１，Ｃ２…キャ
パシタ、
制御発振回路、４…デューティ補正回路、５…デューテ
ィ検出回路、６…クロック分配器、７…分周器、Ｃ…フ
ィルタ容量、Ｂ１，ＢＡ…バッファ回路、Ｑ１〜Ｑ１５
…ＭＯＳＦＥＴ、Ｒ１，Ｒ２…抵抗、Ｃ１，Ｃ２…キャ
パシタ、
Claims (6)
- 【請求項１】 パルス信号を受けるインバータ回路と、 上記インバータ回路の出力信号の立ち上がり時間と立ち
下がり時間を制御するための電流制御回路と、 上記インバータ回路及びその接続列の出力信号を受けて
波形整形された出力信号を形成する波形整形バッファ
と、 上記波形整形バッファで波形整形された出力信号を受
け、そのパルスデューティを検出するパルスデューティ
検出回路とを備え、 上記パルスデューティ検出回路の出力信号により上記電
流制御回路を制御して、その立ち上がり時間と立ち下が
り時間を制御して上記波形整形された出力信号が所望の
パルスデューティとなるように調整してなることを特徴
とするパルスデューティ補正回路。 - 【請求項２】 パルス信号を受けるインバータ回路と、 上記インバータ回路の出力信号を受けて波形整形された
出力信号を形成する波形整形バッファと、 上記波形整形バッファの出力信号を受け、そのパルスデ
ューティを検出するパルスデューティ検出回路とを備
え、 上記パルスデューティ検出回路の出力信号により上記波
形整形バッファの論理しきい値電圧を制御して、上記波
形整形された出力信号が所望のパルスデューティとなる
ように調整してなることを特徴とするパルスデューティ
補正回路。 - 【請求項３】 上記パルスデューティ検出回路は、 上記波形整形された出力信号を平滑する平滑回路と、 その平滑信号と設定すべきパルスデューティに対応した
基準電圧との差電圧に対応した制御信号を形成する電圧
比較回路とからなるものであることを特徴とする請求項
１又は請求項２のパルスデューティ補正回路。 - 【請求項４】 上記電流制御回路は、 上記インバータ回路と電源電圧との間に設けられたＰチ
ャンネル型ＭＯＳＦＥＴと、 上記インバータ回路と回路の接地電位との間に設けられ
たＮチャンネル型ＭＯＳＦＥＴからなり、 上記２つのＭＯＳＦＥＴのゲートには、上記制御信号が
供給されるものであることを特徴とする請求項１のパル
スデューティ補正回路。 - 【請求項５】 上記パルス信号は、 ＰＬＬ回路に設けられる電圧制御型発振回路により形成
された発振パルスであることを特徴とする請求項１、請
求項２のパルスデューティ補正回路。 - 【請求項６】 上記電圧制御型発振回路は、 リング状に縦列接続された奇数個のＣＭＯＳインバータ
回路と、 制御電圧に従った電流を上記ＣＭＯＳインバータ回路に
流れるように制御する電流制御ＭＯＳＦＥＴとを含むも
のであることを特徴とする請求項５のパルスデューティ
補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10060492A JPH11243327A (ja) | 1998-02-25 | 1998-02-25 | パルスデューティ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10060492A JPH11243327A (ja) | 1998-02-25 | 1998-02-25 | パルスデューティ補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11243327A true JPH11243327A (ja) | 1999-09-07 |
Family
ID=13143851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10060492A Pending JPH11243327A (ja) | 1998-02-25 | 1998-02-25 | パルスデューティ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11243327A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-02-25 JP JP10060492A patent/JPH11243327A/ja active Pending
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