JP2006165816A - デューティ比補正回路 - Google Patents
デューティ比補正回路 Download PDFInfo
- Publication number
- JP2006165816A JP2006165816A JP2004351807A JP2004351807A JP2006165816A JP 2006165816 A JP2006165816 A JP 2006165816A JP 2004351807 A JP2004351807 A JP 2004351807A JP 2004351807 A JP2004351807 A JP 2004351807A JP 2006165816 A JP2006165816 A JP 2006165816A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- bias
- output
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/017—Adjustment of width or dutycycle of pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/06—Generating pulses having essentially a finite slope or stepped portions having triangular shape
- H03K4/066—Generating pulses having essentially a finite slope or stepped portions having triangular shape using a Miller-integrator
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Electronic Switches (AREA)
Abstract
【解決手段】PLLoutがデューティ比50%未満だとクロックパルスのデューティ比は50%を上回る。AVR>Vdd/2となってコンパレータ7の出力CoutがHとなり第2のスイッチング増幅回路8がオンする。コンデンサC2によりバイアス信号BIASが高くなる。FET21の電流制御により出力点Q1の信号のパルス幅が長くなる。クロックパルスのデューティ比が低く補正されて50%に近付く。コンデンサ2により積分した信号はFET21,24へのバイアス信号BIASとなるから小電流で済む。コンデンサC2の容量を小さくできる。チップ面積を小さくできる。応答性が向上する。
【選択図】 図1
Description
(1)入力されるパルス信号をゲート信号とするスイッチング素子により構成される第1のスイッチング増幅回路。
(2)前記スイッチング素子と直列に挿入接続され、バイアス電圧信号に従って電流を制御する電流制御素子。
(3)前記第1のスイッチング増幅回路の出力を波形整形して補正後のパルス信号として出力する波形整形回路。
(4)前記補正後のパルス信号を積分する第1の積分回路。
(5)デューティ比を規定する基準電圧信号が設定される基準電圧設定手段。
(6)前記第1の積分回路の出力信号および基準電圧信号を比較して比較判定信号を出力する比較回路。
(7)比較判定信号をゲート信号とするスイッチング素子を定電流回路に直列接続してなる第2のスイッチング増幅回路。
(8)第2のスイッチング増幅回路の出力を積分して前記バイアス電圧信号として出力する第2の積分回路。
図1は、この発明の一実施形態に係るデューティ比補正回路の概略を示すブロック図である。入力端子1は、PLL回路(図示せず)の出力PLLoutが入力される入力端子である。第1のスイッチング増幅回路2は、電源電圧VddおよびグランドVss間に直列接続されたFET(電界効果トランジスタ)21〜24により構成され、PLLoutをスイッチング増幅して出力するものである。
Duty<50%:AVR<Vdd/2
Duty=50%:AVR=Vdd/2
Duty>50%:AVR>Vdd/2
の関係がある。
Vref=Vdd/2(=Vdd×50%)
Duty<50%:Cout=L(ローレベル)
Duty>50%:Cout=H(ハイレベル)
となる。
Claims (2)
- 入力されるパルス信号をゲート信号とするスイッチング素子により構成される第1のスイッチング増幅回路と、前記スイッチング素子と直列に挿入接続されバイアス電圧信号に従って電流を制御する電流制御素子と、前記第1のスイッチング増幅回路の出力を波形整形して補正後のパルス信号として出力する波形整形回路と、前記補正後のパルス信号を積分する第1の積分回路と、デューティ比を規定する基準電圧信号が設定される基準電圧設定手段と、前記第1の積分回路の出力信号および基準電圧信号を比較して比較判定信号を出力する比較回路と、この比較判定信号をゲート信号とするスイッチング素子を定電流回路に直列接続してなる第2のスイッチング増幅回路と、この第2のスイッチング増幅回路の出力を積分して前記バイアス電圧信号として出力する第2の積分回路とを備えたことを特徴とするデューティ比補正回路。
- 前記電流制御素子として電界効果トランジスタを用いたことを特徴とする請求項1記載のデューティ比補正回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004351807A JP4556648B2 (ja) | 2004-12-03 | 2004-12-03 | デューティ比補正回路 |
US11/293,062 US7164304B2 (en) | 2004-12-03 | 2005-12-02 | Duty ratio correction circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004351807A JP4556648B2 (ja) | 2004-12-03 | 2004-12-03 | デューティ比補正回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006165816A true JP2006165816A (ja) | 2006-06-22 |
JP4556648B2 JP4556648B2 (ja) | 2010-10-06 |
Family
ID=36573972
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004351807A Expired - Fee Related JP4556648B2 (ja) | 2004-12-03 | 2004-12-03 | デューティ比補正回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7164304B2 (ja) |
JP (1) | JP4556648B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010183284A (ja) * | 2009-02-04 | 2010-08-19 | Toshiba Corp | 発振回路、及びメモリシステム |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005038468A1 (en) * | 2003-09-22 | 2005-04-28 | Brother International Corporation | A method and apparatus for sensing applied forces |
DE102006061649A1 (de) * | 2006-12-27 | 2008-07-03 | Infineon Technologies Ag | Einrichtung zum Einstellen eines Tastverhältnisses, Tastverhältnis-Einstellschaltung und Verfahren zum Einstellen eines Tastverhältnisses |
KR100871695B1 (ko) * | 2007-01-05 | 2008-12-05 | 삼성전자주식회사 | 샘플 앤드 홀드 차아지 펌핑 방법을 채용한 듀티 사이클보정 회로 |
JP2010517785A (ja) * | 2007-02-09 | 2010-05-27 | インダストリアル オリガミ インコーポレイテッド | 立体的荷重支持構造 |
US7839195B1 (en) | 2009-06-03 | 2010-11-23 | Honeywell International Inc. | Automatic control of clock duty cycle |
KR102081565B1 (ko) | 2013-10-07 | 2020-02-26 | 삼성전자 주식회사 | 고정 기준 전압을 사용하는 신호 송수신 방법 및 그 장치 |
US9350281B2 (en) | 2014-05-09 | 2016-05-24 | Alonso Rodiguez | Circuit and method for frequency synthesis for signal detection in automatic voltage regulation for synchronous generators |
CN107437937B (zh) * | 2016-05-25 | 2020-08-21 | 创意电子股份有限公司 | 工作周期产生装置与工作周期产生方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60500115A (ja) * | 1982-12-22 | 1985-01-24 | ウエスタ−ン エレクトリツク カムパニ−,インコ−ポレ−テツド | クロツクパルス整形回路 |
JPH07183775A (ja) * | 1993-12-22 | 1995-07-21 | Kawasaki Steel Corp | 波形整形回路 |
JPH07221548A (ja) * | 1994-01-31 | 1995-08-18 | Nippon Precision Circuits Kk | 発振用集積回路および発振回路 |
JPH10308655A (ja) * | 1997-05-09 | 1998-11-17 | Advantest Corp | クロックパルス伝送回路 |
JPH11243327A (ja) * | 1998-02-25 | 1999-09-07 | Hitachi Ltd | パルスデューティ補正回路 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0830020B2 (ja) | 1987-09-11 | 1996-03-27 | 日本メクトロン株式会社 | 含ヨウ素パーフルオロエーテルの製造法 |
US5023472A (en) * | 1988-09-09 | 1991-06-11 | Texas Instruments Incorporated | Capacitor-driven signal transmission circuit |
US5198699A (en) * | 1988-09-09 | 1993-03-30 | Texas Instruments Incorporated | Capacitor-driven signal transmission circuit |
US5668488A (en) * | 1994-11-17 | 1997-09-16 | Advanced Micro Devices, Inc. | Input buffer for a high density programmable logic device |
US5764091A (en) * | 1995-01-25 | 1998-06-09 | Matsushita Electric Industrial Co., Ltd. | Method and system for clock-signal waveform correction |
JPH10242834A (ja) * | 1997-02-26 | 1998-09-11 | Nippon Precision Circuits Kk | Cmos回路 |
TW402841B (en) * | 1997-04-24 | 2000-08-21 | Hitachi Ltd | Complementary MOS semiconductor circuit |
JP3745123B2 (ja) * | 1998-08-24 | 2006-02-15 | 三菱電機株式会社 | デューティ比補正回路及びクロック生成回路 |
JP3428527B2 (ja) * | 1999-09-29 | 2003-07-22 | 日本電気株式会社 | 波形整形回路 |
-
2004
- 2004-12-03 JP JP2004351807A patent/JP4556648B2/ja not_active Expired - Fee Related
-
2005
- 2005-12-02 US US11/293,062 patent/US7164304B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60500115A (ja) * | 1982-12-22 | 1985-01-24 | ウエスタ−ン エレクトリツク カムパニ−,インコ−ポレ−テツド | クロツクパルス整形回路 |
JPH07183775A (ja) * | 1993-12-22 | 1995-07-21 | Kawasaki Steel Corp | 波形整形回路 |
JPH07221548A (ja) * | 1994-01-31 | 1995-08-18 | Nippon Precision Circuits Kk | 発振用集積回路および発振回路 |
JPH10308655A (ja) * | 1997-05-09 | 1998-11-17 | Advantest Corp | クロックパルス伝送回路 |
JPH11243327A (ja) * | 1998-02-25 | 1999-09-07 | Hitachi Ltd | パルスデューティ補正回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010183284A (ja) * | 2009-02-04 | 2010-08-19 | Toshiba Corp | 発振回路、及びメモリシステム |
Also Published As
Publication number | Publication date |
---|---|
US7164304B2 (en) | 2007-01-16 |
JP4556648B2 (ja) | 2010-10-06 |
US20060120119A1 (en) | 2006-06-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7164304B2 (en) | Duty ratio correction circuit | |
US6963235B2 (en) | Delay locked loop circuit with duty cycle correction function | |
US8358160B2 (en) | Clock signal generation circuit | |
US7148731B2 (en) | Duty cycle correction | |
US8643443B1 (en) | Comparator and relaxation oscillator employing same | |
US8248154B2 (en) | Charge pump circuit | |
US8278983B2 (en) | PLL circuit | |
US7965118B2 (en) | Method and apparatus for achieving 50% duty cycle on the output VCO of a phased locked loop | |
US9276565B2 (en) | Duty ratio correction circuit and phase synchronization circuit | |
US20080157816A1 (en) | Level conversion circuit | |
JP2020014196A (ja) | 電流ミラーを含むデジタル制御オシレータ | |
US20070285144A1 (en) | Delay line with delay cells having improved gain and in built duty cycle control and method thereof | |
JP2004088818A (ja) | Dc/dcコンバータの制御回路及びdc/dcコンバータ | |
US20050083091A1 (en) | Adjustment of a clock duty cycle | |
JPH09293789A (ja) | 半導体集積回路 | |
US6456166B2 (en) | Semiconductor integrated circuit and phase locked loop circuit | |
US20050140410A1 (en) | Circuit for modifying a clock signal to achieve a predetermined duty cycle | |
JPH11243327A (ja) | パルスデューティ補正回路 | |
US8456212B2 (en) | Duty correcting circuit, delay-locked loop circuit including the circuit, and method of correcting duty | |
JP2005160093A (ja) | 制御電流に従う発振信号の生成方法および装置 | |
JP2010127632A (ja) | デューティ検知回路、デューティ補正回路、およびデューティ検知方法 | |
US9621022B1 (en) | Method and apparatus for generating complementary signals | |
JP2006157909A (ja) | デューティー補正回路 | |
TWI719506B (zh) | 電壓產生系統、電壓產生電路以及相關方法 | |
JPS6125241B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071023 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100406 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100607 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100629 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100712 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130730 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |