JPH10308655A - クロックパルス伝送回路 - Google Patents
クロックパルス伝送回路Info
- Publication number
- JPH10308655A JPH10308655A JP9119319A JP11931997A JPH10308655A JP H10308655 A JPH10308655 A JP H10308655A JP 9119319 A JP9119319 A JP 9119319A JP 11931997 A JP11931997 A JP 11931997A JP H10308655 A JPH10308655 A JP H10308655A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock pulse
- output
- driver
- receiver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
- H04L25/085—Arrangements for reducing interference in line transmission systems, e.g. by differential transmission
Abstract
(57)【要約】
【課題】 レシーバ出力のクロックのデューティ比（Ｄ
Ｆ）の誤差を自動補正する。 【解決手段】 バッファ３の出力のクロックをＲＣ時定
数回路２０によりその前縁及び後縁に傾斜を与えて台形
波を作り、ドライバ６でしきい値Ｖ１１と比較して一対
のポジ信号とネガ信号をレシーバ１２に送信する。レシ
ーバ１２は両信号を差動増幅して一対のポジ信号Ｖ３及
びネガ信号Ｖ４を出力する。Ｖ３，Ｖ４の直流分をＲＣ
積分回路２１，２２で選択して、バッファ２３，２４よ
り制御用伝送線路２５，２６を介して送信回路１に送出
する。それらの信号をバッファ２７，２８で受けて、差
動増幅器３０に入力して、レシーバ出力のＤＦの誤差に
対応した電圧を取り出し、その誤差電圧を積分器３６で
積分して、バッファ４０を介して、しきい値としてドラ
イバ６に与え、そのしきい値の大きさによりドライバ出
力のＤＦを変えてレシーバ出力のＤＦの誤差を補正す
る。
Ｆ）の誤差を自動補正する。 【解決手段】 バッファ３の出力のクロックをＲＣ時定
数回路２０によりその前縁及び後縁に傾斜を与えて台形
波を作り、ドライバ６でしきい値Ｖ１１と比較して一対
のポジ信号とネガ信号をレシーバ１２に送信する。レシ
ーバ１２は両信号を差動増幅して一対のポジ信号Ｖ３及
びネガ信号Ｖ４を出力する。Ｖ３，Ｖ４の直流分をＲＣ
積分回路２１，２２で選択して、バッファ２３，２４よ
り制御用伝送線路２５，２６を介して送信回路１に送出
する。それらの信号をバッファ２７，２８で受けて、差
動増幅器３０に入力して、レシーバ出力のＤＦの誤差に
対応した電圧を取り出し、その誤差電圧を積分器３６で
積分して、バッファ４０を介して、しきい値としてドラ
イバ６に与え、そのしきい値の大きさによりドライバ出
力のＤＦを変えてレシーバ出力のＤＦの誤差を補正す
る。
Description
【０００１】
【発明の属する技術分野】この発明はＩＣテスタ等に用
いられるクロックパルス伝送回路に関し、特にクロック
パルスをユニット間で伝送するときのデューティ比の変
動を防止する技術に関する。
いられるクロックパルス伝送回路に関し、特にクロック
パルスをユニット間で伝送するときのデューティ比の変
動を防止する技術に関する。
【０００２】
【従来の技術】ＩＣテスタのテストヘッド〜本体架台間
のように距離が離れているユニット間で一定デューティ
比のクロックパルスを一対のポジティブ信号（以下ポジ
信号と略称する）及びネガティブ信号（以下ネガ信号と
略称する）として伝送する場合、それらのポジ信号とネ
ガ信号に対する配線長及び損失量のアンバランスや送受
信回路の信号のハイレベルからローレベルへの遅延時間
とロー（Ｌｏｗ）レベルからハイ（Ｈｉｇｈ）レベルへ
の遅延時間の差により送受信回路間でデューティ比の変
動が発生する。このデューティ比の変動は結果的にＩＣ
テスタのタイミング精度劣化の原因となる場合があるの
で、この変動を補正している。
のように距離が離れているユニット間で一定デューティ
比のクロックパルスを一対のポジティブ信号（以下ポジ
信号と略称する）及びネガティブ信号（以下ネガ信号と
略称する）として伝送する場合、それらのポジ信号とネ
ガ信号に対する配線長及び損失量のアンバランスや送受
信回路の信号のハイレベルからローレベルへの遅延時間
とロー（Ｌｏｗ）レベルからハイ（Ｈｉｇｈ）レベルへ
の遅延時間の差により送受信回路間でデューティ比の変
動が発生する。このデューティ比の変動は結果的にＩＣ
テスタのタイミング精度劣化の原因となる場合があるの
で、この変動を補正している。
【０００３】ＩＣテスタのユニット間高速高精度クロッ
クパルスの伝送には一般的にはＥＣＬ（Ｅｍｉｔｔｅｒ
Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）の差動伝送方式が用い
られる。図８は従来のクロックパルス伝送回路で、受信
回路２のＥＣＬの差動バッファＩＣより成るレシーバ１
２の出力Ｖ３をオシロスコープやコンパレータ回路を使
用してデューティ比のずれを検出し、ズレ分を送信回路
の可変遅延回路４の遅延量を可変して補正していた。図
９に受信回路２のレシーバ出力のデューティ比（以下Ｄ
Ｆと言う）が５０％以下である場合の要部の波形を示
す。Ａは補正前の波形で、可変遅延回路４の遅延量はそ
の中間値付近に設定されている。Ｂはポジ信号Ｖ３のＤ
Ｆが５０％となるように可変遅延回路４を調整した場合
の波形である。
クパルスの伝送には一般的にはＥＣＬ（Ｅｍｉｔｔｅｒ
Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）の差動伝送方式が用い
られる。図８は従来のクロックパルス伝送回路で、受信
回路２のＥＣＬの差動バッファＩＣより成るレシーバ１
２の出力Ｖ３をオシロスコープやコンパレータ回路を使
用してデューティ比のずれを検出し、ズレ分を送信回路
の可変遅延回路４の遅延量を可変して補正していた。図
９に受信回路２のレシーバ出力のデューティ比（以下Ｄ
Ｆと言う）が５０％以下である場合の要部の波形を示
す。Ａは補正前の波形で、可変遅延回路４の遅延量はそ
の中間値付近に設定されている。Ｂはポジ信号Ｖ３のＤ
Ｆが５０％となるように可変遅延回路４を調整した場合
の波形である。
【０００４】
【発明が解決しようとする課題】 従来のクロックパルス伝送回路では、受信回路２の
レシーバ１２で受信したクロックパルスのＤＦのずれを
オシロスコープやコンパレータで検出して、そのずれが
ゼロとなるように送信回路１の可変遅延回路４の遅延量
を調整しなければならず、調整作業には大きな工数を必
要とする問題があった。 クロックパルスのＤＦをで延べた方法で調整して
も、可変遅延回路４等の経年変化によって、ＤＦがず
れ、再調整を要する問題があった。
レシーバ１２で受信したクロックパルスのＤＦのずれを
オシロスコープやコンパレータで検出して、そのずれが
ゼロとなるように送信回路１の可変遅延回路４の遅延量
を調整しなければならず、調整作業には大きな工数を必
要とする問題があった。 クロックパルスのＤＦをで延べた方法で調整して
も、可変遅延回路４等の経年変化によって、ＤＦがず
れ、再調整を要する問題があった。
【０００５】この発明は、上記，の問題を解決する
ことを目的としている。
ことを目的としている。
【０００６】
（１） 請求項１の発明は、クロックパルスを一対のポ
ジ信号及びネガ信号としてドライバより伝送線路に出力
する送信回路と、前記伝送線路を介して伝送されたクロ
ックパルスをレシーバにより受信する受信回路とより成
るクロックパルス伝送回路に関する。
ジ信号及びネガ信号としてドライバより伝送線路に出力
する送信回路と、前記伝送線路を介して伝送されたクロ
ックパルスをレシーバにより受信する受信回路とより成
るクロックパルス伝送回路に関する。
【０００７】請求項１では特に、前記受信回路が、送信
回路より送出されたクロックパルスのポジ信号及びネガ
信号を差動増幅して、新たに一対のポジ信号及びネガ信
号を出力するレシーバと、そのレシーバ出力のポジ信号
及びネガ信号にそれぞれ含まれる直流分を抽出する第
１、第２低減フルィタと、それらの第１、第２低減フィ
ルタの各出力を一対の制御用伝送線路を通じて送信回路
に送出する第１、第２バッファ回路とを有する。
回路より送出されたクロックパルスのポジ信号及びネガ
信号を差動増幅して、新たに一対のポジ信号及びネガ信
号を出力するレシーバと、そのレシーバ出力のポジ信号
及びネガ信号にそれぞれ含まれる直流分を抽出する第
１、第２低減フルィタと、それらの第１、第２低減フィ
ルタの各出力を一対の制御用伝送線路を通じて送信回路
に送出する第１、第２バッファ回路とを有する。
【０００８】また、前記送信回路が、クロックパルスの
前縁及び後縁の変化に傾斜を与える時定数回路と、その
時定数回路の出力をしきい値電圧と比較し、両者の差に
対応した信号を出力するドライバと、第１、第２バッフ
ァ回路より送出された信号の差を求めて、レシーバ出力
のクロックパルスのデューティ比の誤差を検出する差動
増幅器と、その差動増幅器の出力を積分し、その積分値
を前記ドライバにしきい値電圧として与え、そのしきい
値電圧の大きさに応じてドライバ出力のデューティ比を
変化させて、レシーバ出力のデューティ比の誤差を自動
的に補正する積分器とを有する。 （２） 請求項２の発明では、前記（１）において、送
信回路の差動増幅器の２つの入力端子と前記一対の制御
用伝送線路との間にそれぞれ第３、第４のバッファ回路
が挿入される。 （３） 請求項３の発明では、前記（１）において、送
信回路の積分器とドライバとの間に第５のバッファ回路
が挿入される。 （４） 請求項４の発明は、前記（１）において、ドラ
イバ及びレシーバがＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐ
ｌｅｄ Ｌｏｇｉｃ）より成るものである。 （５） 請求項５の発明では特に、受信回路が、送信回
路より送出されたクロックパルスのポジ信号及びネガ信
号を差動増幅するレシーバと、そのレシーバより出力さ
れたクロックパルスの前縁及び後縁の変化に傾斜を与え
る時定数回路と、その時定数回路の出力をしきい値電圧
と比較し、両者の差に対応した信号を一対のポジ信号及
びネガ信号として出力する差動バッファ回路と、その差
動バッファ回路出力のポジ信号及びネガ信号にそれぞれ
含まれる直流分を抽出する第１、第２低減フィルタと、
それらの第１、第２低減フィルタの出力の差を求めて、
差動バッファ回路出力のクロックパルスのデューティ比
の誤差を検出する差動増幅器と、その差動増幅器の出力
を積分し、その積分値を前記差動増幅器にしきい値電圧
として与え、そのしきい値電圧の大きさに応じて差動バ
ッファ回路出力のデューティ比の誤差を自動的に補正す
る積分器とを有するものである。 （６） 請求項６の発明では、前記（５）において、受
信回路の差動増幅器の２つの入力端子と第１、第２低減
フィルタとの間にそれぞれ第１、第２のバッファ回路が
挿入される。 （７） 請求項７の発明では、前記（５）において、受
信回路の積分器と差動バッファ回路との間に第３のバッ
ファ回路が挿入される。 （８） 請求項８の発明は、前記（５）において、ドラ
イバ、レシーバ及び差動バッファ回路がＥＣＬ（Ｅｍｉ
ｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）より成るもの
である。
前縁及び後縁の変化に傾斜を与える時定数回路と、その
時定数回路の出力をしきい値電圧と比較し、両者の差に
対応した信号を出力するドライバと、第１、第２バッフ
ァ回路より送出された信号の差を求めて、レシーバ出力
のクロックパルスのデューティ比の誤差を検出する差動
増幅器と、その差動増幅器の出力を積分し、その積分値
を前記ドライバにしきい値電圧として与え、そのしきい
値電圧の大きさに応じてドライバ出力のデューティ比を
変化させて、レシーバ出力のデューティ比の誤差を自動
的に補正する積分器とを有する。 （２） 請求項２の発明では、前記（１）において、送
信回路の差動増幅器の２つの入力端子と前記一対の制御
用伝送線路との間にそれぞれ第３、第４のバッファ回路
が挿入される。 （３） 請求項３の発明では、前記（１）において、送
信回路の積分器とドライバとの間に第５のバッファ回路
が挿入される。 （４） 請求項４の発明は、前記（１）において、ドラ
イバ及びレシーバがＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐ
ｌｅｄ Ｌｏｇｉｃ）より成るものである。 （５） 請求項５の発明では特に、受信回路が、送信回
路より送出されたクロックパルスのポジ信号及びネガ信
号を差動増幅するレシーバと、そのレシーバより出力さ
れたクロックパルスの前縁及び後縁の変化に傾斜を与え
る時定数回路と、その時定数回路の出力をしきい値電圧
と比較し、両者の差に対応した信号を一対のポジ信号及
びネガ信号として出力する差動バッファ回路と、その差
動バッファ回路出力のポジ信号及びネガ信号にそれぞれ
含まれる直流分を抽出する第１、第２低減フィルタと、
それらの第１、第２低減フィルタの出力の差を求めて、
差動バッファ回路出力のクロックパルスのデューティ比
の誤差を検出する差動増幅器と、その差動増幅器の出力
を積分し、その積分値を前記差動増幅器にしきい値電圧
として与え、そのしきい値電圧の大きさに応じて差動バ
ッファ回路出力のデューティ比の誤差を自動的に補正す
る積分器とを有するものである。 （６） 請求項６の発明では、前記（５）において、受
信回路の差動増幅器の２つの入力端子と第１、第２低減
フィルタとの間にそれぞれ第１、第２のバッファ回路が
挿入される。 （７） 請求項７の発明では、前記（５）において、受
信回路の積分器と差動バッファ回路との間に第３のバッ
ファ回路が挿入される。 （８） 請求項８の発明は、前記（５）において、ドラ
イバ、レシーバ及び差動バッファ回路がＥＣＬ（Ｅｍｉ
ｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）より成るもの
である。
【０００９】
【発明の実施の形態】この発明の実施例を図１に、図８
と対応する部分に同じ符号を付けて示す。ドライバ６及
びレシーバ１２はＥＣＬより成る。ＥＣＬのハイ（Ｈｉ
ｇｈ）レベルは約−０．８Ｖであり、ロウ（Ｌｏｗ）レ
ベルは約−１．８Ｖとなっている。ＥＣＬの差動バッフ
ァより成るレシーバ１２のポジ出力Ｖ３及びネガ出力Ｖ
４の直流レベル（平均値）は図２に説明するようにＤＦ
により変化する。図２ＡはＤＦが標準値の５０％より小
さい場合であり、 Ｖ３の直流レベル＜Ｖ４の直流レベル …（１） となっている。
と対応する部分に同じ符号を付けて示す。ドライバ６及
びレシーバ１２はＥＣＬより成る。ＥＣＬのハイ（Ｈｉ
ｇｈ）レベルは約−０．８Ｖであり、ロウ（Ｌｏｗ）レ
ベルは約−１．８Ｖとなっている。ＥＣＬの差動バッフ
ァより成るレシーバ１２のポジ出力Ｖ３及びネガ出力Ｖ
４の直流レベル（平均値）は図２に説明するようにＤＦ
により変化する。図２ＡはＤＦが標準値の５０％より小
さい場合であり、 Ｖ３の直流レベル＜Ｖ４の直流レベル …（１） となっている。
【００１０】図２ＢはＤＦが標準値５０％に等しい場合
であり、 Ｖ３の直流レベル＝Ｖ４の直流レベル …（２） となっている。図２ＣはＤＦが標準値の５０％より大き
い場合であり、 Ｖ３の直流レベル＞Ｖ４の直流レベル …（３） となっている。このことから、Ｖ３の直流レベルとＶ４
の直流レベルを比較することにより、ＤＦの誤差を検出
できることが判る。
であり、 Ｖ３の直流レベル＝Ｖ４の直流レベル …（２） となっている。図２ＣはＤＦが標準値の５０％より大き
い場合であり、 Ｖ３の直流レベル＞Ｖ４の直流レベル …（３） となっている。このことから、Ｖ３の直流レベルとＶ４
の直流レベルを比較することにより、ＤＦの誤差を検出
できることが判る。
【００１１】送信回路１ではバッファ３とドライバ６と
の間にＲＣ時定数回路２０を挿入し、矩形波の前縁及び
後縁に傾斜を与えて台形波に変換して、ドライバ６の非
反転入力端子に入力する。反転入力端子にはしきい値電
圧Ｖthを入力し、そのしきい値電圧Ｖth（＝Ｖ１１）
を、レシーバ１２の出力Ｖ３，Ｖ４のＤＦが標準値５０
％となるように変化させる。
の間にＲＣ時定数回路２０を挿入し、矩形波の前縁及び
後縁に傾斜を与えて台形波に変換して、ドライバ６の非
反転入力端子に入力する。反転入力端子にはしきい値電
圧Ｖthを入力し、そのしきい値電圧Ｖth（＝Ｖ１１）
を、レシーバ１２の出力Ｖ３，Ｖ４のＤＦが標準値５０
％となるように変化させる。
【００１２】次に、図３に示すドライバ６の台形の入力
Ｖ２としきい値電圧Ｖthと出力波形Ｖout のＤＦの関係
について説明する。いま、入力Ｖ２の波形が図４Ａに示
すように、−１．３Ｖを中心として上下に等振幅で変化
し、ＤＦ＝５０％とすると、しきい値電圧Ｖth＞−１．
３Ｖのとき、出力波形Ｖout はＤＦ＜５０％となり（図
４Ｂ）、Ｖth＝−１．３ＶのときＶout はＤＦ＝５０％
となり（図４Ｃ）、Ｖth＜−１．３ＶのときＤＦ＞５０
％となる（図４Ｄ）。このようにＶthを大きくすれば逆
にドライバ出力のＤＦは小さくなり、Ｖthを小さくすれ
ば逆にＤＦは大きくなることが判る。
Ｖ２としきい値電圧Ｖthと出力波形Ｖout のＤＦの関係
について説明する。いま、入力Ｖ２の波形が図４Ａに示
すように、−１．３Ｖを中心として上下に等振幅で変化
し、ＤＦ＝５０％とすると、しきい値電圧Ｖth＞−１．
３Ｖのとき、出力波形Ｖout はＤＦ＜５０％となり（図
４Ｂ）、Ｖth＝−１．３ＶのときＶout はＤＦ＝５０％
となり（図４Ｃ）、Ｖth＜−１．３ＶのときＤＦ＞５０
％となる（図４Ｄ）。このようにＶthを大きくすれば逆
にドライバ出力のＤＦは小さくなり、Ｖthを小さくすれ
ば逆にＤＦは大きくなることが判る。
【００１３】図１の実施例では、図５，図６に示すよう
に、レシーバ１２出力のポジ信号Ｖ３及びネガ信号Ｖ４
の一部をそれぞれＲＣ積分回路（一般的には低減フィル
タ）２１，２２を通して直流分（平均値）Ｖ５，Ｖ６を
それぞれ抽出し、それらの抽出した直流分Ｖ５，Ｖ６を
バッファ２３，２４、制御用伝送線路２５，２６、バッ
ファ２７，２８をそれぞれ通じて、送信回路１内の差動
増幅器３０にそれぞれ入力する。差動増幅器３０はこの
例では抵抗器３１〜３４と演算増幅器３５で構成され
る。抵抗器３１，３２の抵抗値をＲ１、抵抗器３３，３
４の抵抗値をＲ２とし、差動増幅器３０の２つの入力電
圧をＶ７（＝Ｖ５）、Ｖ８（＝Ｖ６）とすると、出力電
圧Ｖ９は、よく知られているように、 Ｖ９＝（Ｒ２／Ｒ１）（Ｖ８−Ｖ７） …（４） で与えられる。図５に示すように、Ｖ３，Ｖ４がＤＦ＜
５０％であるときは、図２Ａで説明したようにＶ８＞Ｖ
７となるので、（４）式よりＶ９＞０となる（図５
Ｅ）。また図６に示すように、Ｖ３，Ｖ4 がＤＦ＞５０
％であるときは、図２Ｃで説明したようにＶ８＜Ｖ７と
なるので、（４）式よりＶ９＜０となる（図６Ｅ）。
に、レシーバ１２出力のポジ信号Ｖ３及びネガ信号Ｖ４
の一部をそれぞれＲＣ積分回路（一般的には低減フィル
タ）２１，２２を通して直流分（平均値）Ｖ５，Ｖ６を
それぞれ抽出し、それらの抽出した直流分Ｖ５，Ｖ６を
バッファ２３，２４、制御用伝送線路２５，２６、バッ
ファ２７，２８をそれぞれ通じて、送信回路１内の差動
増幅器３０にそれぞれ入力する。差動増幅器３０はこの
例では抵抗器３１〜３４と演算増幅器３５で構成され
る。抵抗器３１，３２の抵抗値をＲ１、抵抗器３３，３
４の抵抗値をＲ２とし、差動増幅器３０の２つの入力電
圧をＶ７（＝Ｖ５）、Ｖ８（＝Ｖ６）とすると、出力電
圧Ｖ９は、よく知られているように、 Ｖ９＝（Ｒ２／Ｒ１）（Ｖ８−Ｖ７） …（４） で与えられる。図５に示すように、Ｖ３，Ｖ４がＤＦ＜
５０％であるときは、図２Ａで説明したようにＶ８＞Ｖ
７となるので、（４）式よりＶ９＞０となる（図５
Ｅ）。また図６に示すように、Ｖ３，Ｖ4 がＤＦ＞５０
％であるときは、図２Ｃで説明したようにＶ８＜Ｖ７と
なるので、（４）式よりＶ９＜０となる（図６Ｅ）。
【００１４】差動増幅器３０の出力Ｖ９は積分器３６に
入力される。積分器３６として、この例では積分コンデ
ンサ３７（容量値をＣとする）、抵抗器３８（抵抗値を
Ｒとする）、演算増幅器３９より成る回路を用いてい
る。この回路の出力Ｖ１０はよく知られているように Ｖ１０＝（−１／ＲＣ）∫Ｖ９ｄｔ …（５） で与えられ時間ｔと共に図５Ｆ，図６Ｆのように変化す
る。
入力される。積分器３６として、この例では積分コンデ
ンサ３７（容量値をＣとする）、抵抗器３８（抵抗値を
Ｒとする）、演算増幅器３９より成る回路を用いてい
る。この回路の出力Ｖ１０はよく知られているように Ｖ１０＝（−１／ＲＣ）∫Ｖ９ｄｔ …（５） で与えられ時間ｔと共に図５Ｆ，図６Ｆのように変化す
る。
【００１５】積分器３６の出力Ｖ１０はバッファ４０を
通じてドライバ６の反転入力端子に、図３に関して述べ
たしきい値電圧Ｖth（＝Ｖ１１）として与えられる。初
めにＶ３，Ｖ４のＤＦが標準値５０％以下のときは、図
５に示すようにＶthは次第に減少するので、図４に関し
て述べたように、ドライバ６の出力Ｖout のＤＦは次第
に増加して、ＤＦ＝５０％に達する。その結果、Ｖ７＝
Ｖ８，Ｖ９＝０となるので、Ｖ１１＝Ｖthは−１．８Ｖ
から−０．８Ｖの範囲の一定値に達し、平衡状態とな
る。
通じてドライバ６の反転入力端子に、図３に関して述べ
たしきい値電圧Ｖth（＝Ｖ１１）として与えられる。初
めにＶ３，Ｖ４のＤＦが標準値５０％以下のときは、図
５に示すようにＶthは次第に減少するので、図４に関し
て述べたように、ドライバ６の出力Ｖout のＤＦは次第
に増加して、ＤＦ＝５０％に達する。その結果、Ｖ７＝
Ｖ８，Ｖ９＝０となるので、Ｖ１１＝Ｖthは−１．８Ｖ
から−０．８Ｖの範囲の一定値に達し、平衡状態とな
る。
【００１６】また、初めにＶ３，Ｖ４のＤＦが標準値５
０％以上のときは、図６に示すようにＶthは次第に増加
するので、ドライバ６の出力Ｖout のＤＦは次第に減少
して、ＤＦ＝５０％に達する。その結果、Ｖ７＝Ｖ８，
Ｖ９＝０となるので、Ｖ１１＝Ｖthは−１．８Ｖから−
０．８Ｖの範囲の一定値に達し、平衡状態となる。図７
に示すのはこの発明の他の実施例であり、差動増幅器３
０、積分器３６、バッファ４０を受信回路２側に移すと
共に、レシーバ１２の出力側にＲＣ時定数回路２０を移
し、その出力側に、従来のドライバ６で行っていたデュ
ーティ比補正を専用の差動バッファ回路４１で行うよう
にしたものである。このようにすると受信回路２でＤＦ
の検出と補正を全て行うことができると共に、図１の伝
送線路２５，２６及びバッファ２７，２８が不要となり
回路が簡単となる。
０％以上のときは、図６に示すようにＶthは次第に増加
するので、ドライバ６の出力Ｖout のＤＦは次第に減少
して、ＤＦ＝５０％に達する。その結果、Ｖ７＝Ｖ８，
Ｖ９＝０となるので、Ｖ１１＝Ｖthは−１．８Ｖから−
０．８Ｖの範囲の一定値に達し、平衡状態となる。図７
に示すのはこの発明の他の実施例であり、差動増幅器３
０、積分器３６、バッファ４０を受信回路２側に移すと
共に、レシーバ１２の出力側にＲＣ時定数回路２０を移
し、その出力側に、従来のドライバ６で行っていたデュ
ーティ比補正を専用の差動バッファ回路４１で行うよう
にしたものである。このようにすると受信回路２でＤＦ
の検出と補正を全て行うことができると共に、図１の伝
送線路２５，２６及びバッファ２７，２８が不要となり
回路が簡単となる。
【００１７】
【発明の効果】 この発明では、受信回路２におけるクロックパルス
のＤＦの誤差をクロックパルスのポジ信号及びネガ信号
の直流分の差より検出し、その直流分の差の積分値をし
きい値電圧として、ドライバ６または差動バッファ回路
４１に与え、そのしきい値の大きさによって、前記ＤＦ
の誤差を自動的に補正することができる。従って、従来
ＤＦ調整に必要であった、多大の工数をゼロにすること
ができる。 従来、可変遅延回路４の経年変化によって、ＤＦの
再調整が必要であったが、この発明では前記自動補正機
能が働くので、従来のように人手により再調整する必要
は全くない。
のＤＦの誤差をクロックパルスのポジ信号及びネガ信号
の直流分の差より検出し、その直流分の差の積分値をし
きい値電圧として、ドライバ６または差動バッファ回路
４１に与え、そのしきい値の大きさによって、前記ＤＦ
の誤差を自動的に補正することができる。従って、従来
ＤＦ調整に必要であった、多大の工数をゼロにすること
ができる。 従来、可変遅延回路４の経年変化によって、ＤＦの
再調整が必要であったが、この発明では前記自動補正機
能が働くので、従来のように人手により再調整する必要
は全くない。
【図面の簡単な説明】
【図１】請求項１の発明の実施例を示す回路図。
【図２】図１のレシーバ出力Ｖ３，Ｖ４の波形図。
【図３】図１のドライバ６とその入力波形Ｖ２と出力波
形Ｖout の一例を示す図。
形Ｖout の一例を示す図。
【図４】図３のドライバ６に与えるしきい値電圧Ｖthの
変化に対する出力波形Ｖout のデューティ比の変化を示
す波形図。
変化に対する出力波形Ｖout のデューティ比の変化を示
す波形図。
【図５】図１において、レシーバ出力のデューティ比
（ＤＦ）が初めに５０％以下であったものが自動修正さ
れて、次第に標準値の５０％に近付いて行く場合の要部
の波形図。
（ＤＦ）が初めに５０％以下であったものが自動修正さ
れて、次第に標準値の５０％に近付いて行く場合の要部
の波形図。
【図６】図１において、レシーバ出力のデューティ比
（ＤＦ）が初めに５０％以上であったものが、自動修正
されて、次第に標準値の５０％に近付いて行く場合の要
部の波形図。
（ＤＦ）が初めに５０％以上であったものが、自動修正
されて、次第に標準値の５０％に近付いて行く場合の要
部の波形図。
【図７】請求項５の発明の実施例を示す回路図。
【図８】従来のクロックパルス伝送回路の要部を示す回
路図。
路図。
【図９】図８の要部の波形図。
Claims (8)
- 【請求項１】 クロックパルスを一対のポジティブ信号
及びネガティブ信号としてドライバより伝送線路に出力
する送信回路と、 前記伝送線路を介して伝送されたクロックパルスをレシ
ーバにより受信する受信回路とより成るクロックパルス
伝送回路において、 前記受信回路が、前記送信回路より送出されたクロック
パルスのポジティブ信号及びネガティブ信号を差動増幅
して、新たに一対のポジティブ信号及びネガティブ信号
を出力するレシーバと、 そのレシーバ出力のポジティブ信号及びネガティブ信号
にそれぞれ含まれる直流分を抽出する第１、第２低減フ
ルィタと、 それらの第１、第２低減フィルタの各出力を一対の制御
用伝送線路を通じて前記送信回路に送出する第１、第２
バッファ回路とを有し、 前記送信回路が、クロックパルスの前縁及び後縁の変化
に傾斜を与える時定数回路と、 その時定数回路の出力をしきい値電圧と比較し、両者の
差に対応した信号を出力するドライバと、 前記第１、第２バッファ回路より送出された信号の差を
求めて、前記レシーバ出力のクロックパルスのデューテ
ィ比の誤差を検出する差動増幅器と、 その差動増幅器の出力を積分し、その積分値を前記ドラ
イバにしきい値電圧として与え、そのしきい値電圧の大
きさに応じて前記ドライバ出力のデューティ比を変化さ
せて、前記レシーバ出力のデューティ比の誤差を自動的
に補正する積分器とを有することを特徴とするクロック
パルス伝送回路。 - 【請求項２】 請求項１において、前記送信回路の前記
差動増幅器の２つの入力端子と前記一対の制御用伝送線
路との間にそれぞれ第３、第４のバッファ回路が挿入さ
れていることを特徴とするクロックパルス伝送回路。 - 【請求項３】 請求項１において、前記送信回路の前記
積分器と前記ドライバとの間に第５のバッファ回路が挿
入されていることを特徴とするクロックパルス伝送回
路。 - 【請求項４】 請求項１において、前記ドライバ及びレ
シーバがＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌ
ｏｇｉｃ）より成ることを特徴とするクロックパルス伝
送回路。 - 【請求項５】 クロックパルスを一対のポジティブ信号
及びネガティブ信号としてドライバより伝送線路に出力
する送信回路と、 前記伝送線路を介して伝送されたクロックパルスをレシ
ーバにより受信する受信回路とより成るクロックパルス
伝送回路において、 前記受信回路が、前記送信回路より送出されたクロック
パルスのポジティブ信号及びネガティブ信号を差動増幅
するレシーバと、 そのレシーバより出力されたクロックパルスの前縁及び
後縁の変化に傾斜を与える時定数回路と、 その時定数回路の出力をしきい値電圧と比較し、両者の
差に対応した信号を一対のポジティブ信号及びネガティ
ブ信号として出力する差動バッファ回路と、 その差動バッファ回路出力のポジティブ信号及びネガテ
ィブ信号にそれぞれ含まれる直流分を抽出する第１、第
２低減フィルタと、 それらの第１、第２低減フィルタの出力の差を求めて、
前記差動バッファ回路出力のクロックパルスのデューテ
ィ比の誤差を検出する差動増幅器と、 その差動増幅器の出力を積分し、その積分値を前記差動
バッファ回路にしきい値電圧として与え、そのしきい値
電圧の大きさに応じて前記差動バッファ回路出力のデュ
ーティ比の誤差を自動的に補正する積分器とを有するこ
とを特徴とするクロックパルス伝送回路。 - 【請求項６】 請求項５において、前記受信回路の前記
差動増幅器の２つの入力端子と前記第１、第２低減フィ
ルタとの間にそれぞれ第１、第２のバッファ回路が挿入
されていることを特徴とするクロックパルス伝送回路。 - 【請求項７】 請求項５において、前記受信回路の前記
積分器と前記差動バッファ回路との間に第３のバッファ
回路が挿入されていることを特徴とするクロックパルス
伝送回路。 - 【請求項８】 請求項５において、前記ドライバ、レシ
ーバ及び差動バッファ回路がＥＣＬ（Ｅｍｉｔｔｅｒ
Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）より成ることを特徴とす
るクロックパルス伝送回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11931997A JP3463727B2 (ja) | 1997-05-09 | 1997-05-09 | クロックパルス伝送回路 |
| US09/074,445 US6064248A (en) | 1997-05-09 | 1998-05-07 | Clock pulse transmission circuit |
| DE19820643A DE19820643B4 (de) | 1997-05-09 | 1998-05-08 | Taktimpulsübertragungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11931997A JP3463727B2 (ja) | 1997-05-09 | 1997-05-09 | クロックパルス伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10308655A true JPH10308655A (ja) | 1998-11-17 |
| JP3463727B2 JP3463727B2 (ja) | 2003-11-05 |
Family
ID=14758522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11931997A Expired - Fee Related JP3463727B2 (ja) | 1997-05-09 | 1997-05-09 | クロックパルス伝送回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6064248A (ja) |
| JP (1) | JP3463727B2 (ja) |
| DE (1) | DE19820643B4 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165816A (ja) * | 2004-12-03 | 2006-06-22 | Yamaha Corp | デューティ比補正回路 |
| JP2014524692A (ja) * | 2011-08-11 | 2014-09-22 | バルーフ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 測定値送信装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3503572B2 (ja) * | 2000-05-10 | 2004-03-08 | 日本電気株式会社 | Ｅｃｌ終端回路 |
| US6826372B1 (en) * | 2000-08-30 | 2004-11-30 | Sycamore Networks, Inc. | Methods and apparatus for dynamic threshold setting for an optically amplified receiver |
| US7136441B2 (en) * | 2001-01-24 | 2006-11-14 | Matsushita Electric Industrial Co., Ltd. | Clock recovery circuit |
| US6542015B2 (en) * | 2001-03-28 | 2003-04-01 | Texas Instruments Incorporated | Duty cycle correction circuit and apparatus and method employing same |
| DE10301501B4 (de) * | 2003-01-16 | 2007-05-03 | Siemens Ag | Schaltungsanordnung und Verfahren zur Erzeugung eines Pulsweiten-modulierten Signals |
| KR100557580B1 (ko) * | 2004-02-23 | 2006-03-03 | 주식회사 하이닉스반도체 | 클럭 듀티비 보정 회로 |
| US7656743B2 (en) * | 2005-11-10 | 2010-02-02 | Qualcomm, Incorporated | Clock signal generation techniques for memories that do not generate a strobe |
| JP2013153239A (ja) * | 2012-01-24 | 2013-08-08 | Renesas Electronics Corp | 半導体装置及び通信インターフェイス回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4638255A (en) * | 1983-09-30 | 1987-01-20 | Tektronix, Inc. | Rectangular wave pulse generators |
| US4713841A (en) * | 1985-06-03 | 1987-12-15 | Itt Electro Optical Products, A Division Of Itt Corporation | Synchronous, asynchronous, data rate transparent fiber optic communications link |
| US4694504A (en) * | 1985-06-03 | 1987-09-15 | Itt Electro Optical Products, A Division Of Itt Corporation | Synchronous, asynchronous, and data rate transparent fiber optic communications link |
-
1997
- 1997-05-09 JP JP11931997A patent/JP3463727B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-07 US US09/074,445 patent/US6064248A/en not_active Expired - Fee Related
- 1998-05-08 DE DE19820643A patent/DE19820643B4/de not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165816A (ja) * | 2004-12-03 | 2006-06-22 | Yamaha Corp | デューティ比補正回路 |
| JP4556648B2 (ja) * | 2004-12-03 | 2010-10-06 | ヤマハ株式会社 | デューティ比補正回路 |
| JP2014524692A (ja) * | 2011-08-11 | 2014-09-22 | バルーフ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 測定値送信装置 |
| US9323605B2 (en) | 2011-08-11 | 2016-04-26 | Balluff Gmbh | Measured value transmitting device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19820643A1 (de) | 1998-11-12 |
| US6064248A (en) | 2000-05-16 |
| DE19820643B4 (de) | 2006-08-24 |
| JP3463727B2 (ja) | 2003-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7180354B2 (en) | Receiver having full signal path differential offset cancellation capabilities | |
| US7570714B2 (en) | Data transfer apparatus for low voltage differential signaling | |
| EP2131523A1 (en) | Clock data restoration device | |
| US5594376A (en) | Clock deskewing apparatus including three-input phase detector | |
| JP3463727B2 (ja) | クロックパルス伝送回路 | |
| US5050190A (en) | Signal detection circuit not affected by minute voltage fluctuations contained in input signal and operation method therefor | |
| US7315599B1 (en) | Skew correction circuit | |
| US5661427A (en) | Series terminated clock deskewing apparatus | |
| US6922071B2 (en) | Setting multiple chip parameters using one IC terminal | |
| US7603241B2 (en) | Light receiving apparatus, testing apparatus, light receiving method, testing method, test module and semiconductor chip | |
| US6529571B1 (en) | Method and apparatus for equalizing propagation delay | |
| EP1580947B1 (en) | Receiver and method having full signal path differential offset cancellation capabilities | |
| US20140159775A1 (en) | Clock phase shift detector | |
| US6462589B2 (en) | Bus capture circuit for single-ended and differential signals | |
| EP1478991B1 (en) | Power supply rejection circuit for capacitively-stored reference voltages | |
| WO2004014066A2 (en) | Method and devic the for setting the slice level in a binary signal | |
| EP0428975B1 (en) | Constant voltage drive type driver circuit | |
| US6844740B2 (en) | Measuring a signal using a programmable gain amplifier | |
| JP2871443B2 (ja) | インタフェース回路 | |
| EP0520485A1 (en) | Variable delay device | |
| US20050233701A1 (en) | Systems and methods for adjusting an output driver | |
| US20040150488A1 (en) | Double waveform method for driving signals through a transmission line | |
| US6628721B1 (en) | Simplified differential signaling | |
| US7656203B2 (en) | Receiving circuit and method thereof | |
| JP2626191B2 (ja) | Ａｍｉ信号受信回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030715 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090822 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |