JP2871443B2 - インタフェース回路 - Google Patents
インタフェース回路Info
- Publication number
- JP2871443B2 JP2871443B2 JP6032050A JP3205094A JP2871443B2 JP 2871443 B2 JP2871443 B2 JP 2871443B2 JP 6032050 A JP6032050 A JP 6032050A JP 3205094 A JP3205094 A JP 3205094A JP 2871443 B2 JP2871443 B2 JP 2871443B2
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- JP
- Japan
- Prior art keywords
- clock
- interface
- output buffer
- average
- circuit
- Prior art date
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Description
【０００１】
【産業上の利用分野】この発明は、インタフェースに関
し、特にしきい値発生回路を備えたインタフェース回路
に関するものである。
し、特にしきい値発生回路を備えたインタフェース回路
に関するものである。
【０００２】
【従来の技術】従来のインタフェース回路の一例を図３
に示す。同図において、１は送信部、２は受信部、３−
０〜３−ｎは伝送路、４−１〜４−ｎは終端回路、５は
電圧レベル変換回路である。送信部１は、「Ｈ」レベル
の信号を送信する出力バッファ１−０と、各種インタフ
ェース信号を送信するインタフェース信号出力バッファ
１−１〜１−ｎとを有している。受信部２は、電圧レベ
ル変換回路５の出力をその逆相入力とし、出力バッファ
１−１〜１−ｎからの各種インタフェース信号をその正
相入力とする差動入力バッファ２−１〜２−ｎを有して
いる。
に示す。同図において、１は送信部、２は受信部、３−
０〜３−ｎは伝送路、４−１〜４−ｎは終端回路、５は
電圧レベル変換回路である。送信部１は、「Ｈ」レベル
の信号を送信する出力バッファ１−０と、各種インタフ
ェース信号を送信するインタフェース信号出力バッファ
１−１〜１−ｎとを有している。受信部２は、電圧レベ
ル変換回路５の出力をその逆相入力とし、出力バッファ
１−１〜１−ｎからの各種インタフェース信号をその正
相入力とする差動入力バッファ２−１〜２−ｎを有して
いる。
【０００３】このインタフェース回路において、送信部
１で生成もしくは処理された信号は、出力バッファ１−
１〜１−ｎより各種インタフェース信号として送信さ
れ、伝送路で歪みを生じないように終端回路４−１〜４
−ｎで終端されたうえ、伝送路３−１〜３−ｎを伝搬
し、差動入力バッファ２−１〜２−ｎの正相入力端子へ
与えられる。また、送信部１の出力バッファ１−０から
送信される「Ｈ」レベルの信号は、電圧レベル変換回路
５によりある一定の電圧レベルに変換され、差動入力バ
ッファ２−１〜２−ｎの逆相入力端子へ与えられる。差
動入力バッファ２−１〜２−ｎは、電圧レベル変換回路
５からの一定の電圧レベルをしきい値とし、出力バッフ
ァ１−１〜１−ｎからの各種インタフェース信号と比較
する。
１で生成もしくは処理された信号は、出力バッファ１−
１〜１−ｎより各種インタフェース信号として送信さ
れ、伝送路で歪みを生じないように終端回路４−１〜４
−ｎで終端されたうえ、伝送路３−１〜３−ｎを伝搬
し、差動入力バッファ２−１〜２−ｎの正相入力端子へ
与えられる。また、送信部１の出力バッファ１−０から
送信される「Ｈ」レベルの信号は、電圧レベル変換回路
５によりある一定の電圧レベルに変換され、差動入力バ
ッファ２−１〜２−ｎの逆相入力端子へ与えられる。差
動入力バッファ２−１〜２−ｎは、電圧レベル変換回路
５からの一定の電圧レベルをしきい値とし、出力バッフ
ァ１−１〜１−ｎからの各種インタフェース信号と比較
する。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のインタフェース回路によると、インタフェー
スの高速化に伴いインタフェース信号（パルス信号）の
中に占める立ち上がり時間と立ち下がり時間との割合が
無視できなくなった場合、差動入力バッファ２−１〜２
−ｎに入力されるしきい値が一定であるため、デューテ
ィ比の劣化を招くという問題があった。すなわち、イン
タフェースが高速化されると、インタフェース信号が図
４（ａ）に示すＳのような波形から同図（ｂ）に示す
Ｓ’のような歪んだ波形となり、一定の電圧レベルＶ
ref をしきい値とした場合、同図（ｃ）に示されるよう
にデューティ比が劣化してしまう。
うな従来のインタフェース回路によると、インタフェー
スの高速化に伴いインタフェース信号（パルス信号）の
中に占める立ち上がり時間と立ち下がり時間との割合が
無視できなくなった場合、差動入力バッファ２−１〜２
−ｎに入力されるしきい値が一定であるため、デューテ
ィ比の劣化を招くという問題があった。すなわち、イン
タフェースが高速化されると、インタフェース信号が図
４（ａ）に示すＳのような波形から同図（ｂ）に示す
Ｓ’のような歪んだ波形となり、一定の電圧レベルＶ
ref をしきい値とした場合、同図（ｃ）に示されるよう
にデューティ比が劣化してしまう。
【０００５】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、インタフェ
ースの高速化に伴うデューティ比の劣化を補償すること
のできるインタフェース回路を提供することにある。
なされたもので、その目的とするところは、インタフェ
ースの高速化に伴うデューティ比の劣化を補償すること
のできるインタフェース回路を提供することにある。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、インタフェースに使用するクロッ
クを生成するクロックドライバと，このクロックドライ
バの出力するクロックを外部へ送信する出力バッファ
と，各種インタフェース信号を送信するインタフェース
信号出力バッファとを有する送信部と、この送信部の出
力バッファから送信されてくるクロックを伝送路で波形
歪みを生じないように終端する終端回路部と、この終端
回路部により終端された出力バッファからのクロックを
受信しそのクロックの平均電圧値を出力する平均値部
と、この平均値部からの平均電圧値をしきい値としイン
タフェース信号出力バッファからの各種インタフェース
信号と比較する差動入力バッファを有する受信部とを備
えたものである。
るために、本発明は、インタフェースに使用するクロッ
クを生成するクロックドライバと，このクロックドライ
バの出力するクロックを外部へ送信する出力バッファ
と，各種インタフェース信号を送信するインタフェース
信号出力バッファとを有する送信部と、この送信部の出
力バッファから送信されてくるクロックを伝送路で波形
歪みを生じないように終端する終端回路部と、この終端
回路部により終端された出力バッファからのクロックを
受信しそのクロックの平均電圧値を出力する平均値部
と、この平均値部からの平均電圧値をしきい値としイン
タフェース信号出力バッファからの各種インタフェース
信号と比較する差動入力バッファを有する受信部とを備
えたものである。
【０００７】
【作用】したがってこの発明によれば、インタフェース
に使用されるクロックが出力バッファを介し、伝送路で
波形歪みを生じないように終端回路部によって終端され
たうえ、平均値部へ与えられ、この平均値部へ与えられ
るクロックの平均電圧値をしきい値として、インタフェ
ース信号出力バッファからの各種インタフェース信号が
比較される。
に使用されるクロックが出力バッファを介し、伝送路で
波形歪みを生じないように終端回路部によって終端され
たうえ、平均値部へ与えられ、この平均値部へ与えられ
るクロックの平均電圧値をしきい値として、インタフェ
ース信号出力バッファからの各種インタフェース信号が
比較される。
【０００８】
【実施例】以下、本発明を実施例に基づき詳細に説明す
る。図１はこの発明の一実施例を示す図である。同図に
おいて、図３と同一符号は、同一或いは同等構成要素を
示す。本実施例においては、クロックドライバＣＤの生
成するクロック（インタフェースに使用するクロック）
を、出力バッファ１−０を介して送信部１より外部へ送
信するようにしている。また、伝送路３−０に終端回路
４−０を設けたうえ、出力バッファ１−０からのクロッ
クを伝送路３−０を介して平均値回路６へ与えるものと
している。平均値回路６は、例えばローパスフィルタ回
路であり、出力バッファ１−０からのクロックの平均電
圧値（１周期の平均電圧値）を生成する。そして、この
平均値回路６の生成する平均電圧値を受信部２の差動入
力バッファ２−１〜２−ｎの逆相入力端子へ与えるもの
としている。
る。図１はこの発明の一実施例を示す図である。同図に
おいて、図３と同一符号は、同一或いは同等構成要素を
示す。本実施例においては、クロックドライバＣＤの生
成するクロック（インタフェースに使用するクロック）
を、出力バッファ１−０を介して送信部１より外部へ送
信するようにしている。また、伝送路３−０に終端回路
４−０を設けたうえ、出力バッファ１−０からのクロッ
クを伝送路３−０を介して平均値回路６へ与えるものと
している。平均値回路６は、例えばローパスフィルタ回
路であり、出力バッファ１−０からのクロックの平均電
圧値（１周期の平均電圧値）を生成する。そして、この
平均値回路６の生成する平均電圧値を受信部２の差動入
力バッファ２−１〜２−ｎの逆相入力端子へ与えるもの
としている。
【０００９】このインタフェース回路において、送信部
１で生成もしくは処理された信号は、出力バッファ１−
１〜１−ｎより各種インタフェース信号として送信さ
れ、伝送路で歪みを生じないように終端回路４−１〜４
−ｎで終端されたうえ、伝送路３−１〜３−ｎを伝搬
し、差動入力バッファ２−１〜２−ｎの正相入力端子へ
与えられる。また、クロックドライバＣＤにより生成さ
れたクロックは、出力バッファ１−０の立ち上がり時
間，立ち下がり時間に依存した波形として伝送路３ー０
を伝搬し、平均値回路６へ与えられる。この際、終端回
路４−０は、伝送路による波形の歪みを防止する。
１で生成もしくは処理された信号は、出力バッファ１−
１〜１−ｎより各種インタフェース信号として送信さ
れ、伝送路で歪みを生じないように終端回路４−１〜４
−ｎで終端されたうえ、伝送路３−１〜３−ｎを伝搬
し、差動入力バッファ２−１〜２−ｎの正相入力端子へ
与えられる。また、クロックドライバＣＤにより生成さ
れたクロックは、出力バッファ１−０の立ち上がり時
間，立ち下がり時間に依存した波形として伝送路３ー０
を伝搬し、平均値回路６へ与えられる。この際、終端回
路４−０は、伝送路による波形の歪みを防止する。
【００１０】平均値回路６は、出力バッファ１−０から
のクロックの平均電圧値を生成し、この生成した平均電
圧値を受信部２の差動入力バッファ２−１〜２−ｎの逆
相入力端子へ与える。差動入力バッファ２−１〜２−ｎ
は、平均値回路６からの平均電圧値をしきい値とし、出
力バッファ１−１〜１−ｎからの各種インタフェース信
号と比較する。ここで、平均値回路６からの平均電圧値
は、インタフェースの高速化に伴って変化する。この平
均値回路６からの平均電圧値の変化によって、すなわち
しきい値の変化によって、インタフェースの高速化に伴
うデューティ比の劣化を補償することができる。
のクロックの平均電圧値を生成し、この生成した平均電
圧値を受信部２の差動入力バッファ２−１〜２−ｎの逆
相入力端子へ与える。差動入力バッファ２−１〜２−ｎ
は、平均値回路６からの平均電圧値をしきい値とし、出
力バッファ１−１〜１−ｎからの各種インタフェース信
号と比較する。ここで、平均値回路６からの平均電圧値
は、インタフェースの高速化に伴って変化する。この平
均値回路６からの平均電圧値の変化によって、すなわち
しきい値の変化によって、インタフェースの高速化に伴
うデューティ比の劣化を補償することができる。
【００１１】すなわち、インタフェースが高速化される
と、平均値回路６へのクロックが歪んだ波形となり、平
均値回路６で生成されるクロックの平均電圧値Ｖref が
小さくなり、図２（ａ）に示すようなＶref ’となる。
これによって、同図（ｂ）に示されるように、デューテ
ィ比の劣化が補償される。
と、平均値回路６へのクロックが歪んだ波形となり、平
均値回路６で生成されるクロックの平均電圧値Ｖref が
小さくなり、図２（ａ）に示すようなＶref ’となる。
これによって、同図（ｂ）に示されるように、デューテ
ィ比の劣化が補償される。
【００１２】なお、本実施例においては、送信部１およ
び受信部２が出力バッファ１−１〜１−ｎおよび差動入
力バッファ２−１〜２−ｎを有している例で説明した
が、すなわちＮ≧２の例で説明したが、Ｎ＝１の場合に
も同様にして適用することができる。
び受信部２が出力バッファ１−１〜１−ｎおよび差動入
力バッファ２−１〜２−ｎを有している例で説明した
が、すなわちＮ≧２の例で説明したが、Ｎ＝１の場合に
も同様にして適用することができる。
【００１３】
【発明の効果】以上説明したことから明らかなように本
発明によれば、インタフェースに使用されるクロックが
出力バッファを介し、伝送路で波形歪みを生じないよう
に終端回路部によって終端されたうえ、平均値部へ与え
られ、この平均値部へ与えられるクロックの平均電圧値
をしきい値として、インタフェース信号出力バッファか
らの各種インタフェース信号が比較されるものとなり、
上記しきい値の変化によって、インタフェースの高速化
に伴うデューティ比の劣化を補償することができるよう
になる。
発明によれば、インタフェースに使用されるクロックが
出力バッファを介し、伝送路で波形歪みを生じないよう
に終端回路部によって終端されたうえ、平均値部へ与え
られ、この平均値部へ与えられるクロックの平均電圧値
をしきい値として、インタフェース信号出力バッファか
らの各種インタフェース信号が比較されるものとなり、
上記しきい値の変化によって、インタフェースの高速化
に伴うデューティ比の劣化を補償することができるよう
になる。
【図１】本発明に係るインタフェース回路の一実施例を
示す図である。
示す図である。
【図２】このインタフェース回路におけるクロックの平
均電圧値（しきい値）とインタフェース信号との比較状
況を示す図である。
均電圧値（しきい値）とインタフェース信号との比較状
況を示す図である。
【図３】従来のインタフェース回路の一例を示す図であ
る。
る。
【図４】このインタフェース回路における一定の電圧レ
ベル（しきい値）とインタフェース信号との比較状況を
示す図である。
ベル（しきい値）とインタフェース信号との比較状況を
示す図である。
１ 送信部 １−０ 出力バッファ １−１〜１−ｎ インタフェース信号出力バッファ ＣＤ クロックドライバ ２ 受信部 ２−１〜２−ｎ 差動入力バッファ ３−０〜３−ｎ 伝送路 ４−０〜４−ｎ 終端回路 ６ 平均値回路
Claims (2)
- 【請求項１】 インタフェースに使用するクロックを生
成するクロックドライバと，このクロックドライバの出
力するクロックを外部へ送信する出力バッファと，各種
インタフェース信号を送信するインタフェース信号出力
バッファとを有する送信部と、この送信部の出力バッファから送信されてくるクロック
を伝送路で波形歪みを生じないように終端する終端回路
部と、 この終端回路部により終端された 前記出力バッファから
のクロックを受信しそのクロックの平均電圧値を出力す
る平均値部と、 この平均値部からの平均電圧値をしきい値とし前記イン
タフェース信号出力バッファからの各種インタフェース
信号と比較する差動入力バッファを有する受信部とを備
えたことを特徴とするインタフェース回路。 - 【請求項２】 インタフェースに使用するクロックを生
成するクロックドライバと，このクロックドライバの出
力するクロックを外部へ送信する出力バッファと，各種
インタフェース信号を送信する第１〜第Ｎのインタフェ
ース信号出力バッファとを有する送信部と、この送信部の出力バッファから送信されてくるクロック
を伝送路で波形歪みを生じないように終端する終端回路
部と、 この終端回路部により終端された 前記出力バッファから
のクロックを受信しそのクロックの平均電圧値を出力す
る平均値部と、 この平均値部からの平均電圧値をしきい値とし前記イン
タフェース信号出力バッファからの第１〜第Ｎの各種イ
ンタフェース信号と比較する第１〜第Ｎの差動入力バッ
ファを有する受信部とを備えたことを特徴とするインタ
フェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6032050A JP2871443B2 (ja) | 1994-02-04 | 1994-02-04 | インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6032050A JP2871443B2 (ja) | 1994-02-04 | 1994-02-04 | インタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07221612A JPH07221612A (ja) | 1995-08-18 |
| JP2871443B2 true JP2871443B2 (ja) | 1999-03-17 |
Family
ID=12348044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6032050A Expired - Lifetime JP2871443B2 (ja) | 1994-02-04 | 1994-02-04 | インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871443B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3863265B2 (ja) | 1997-10-16 | 2006-12-27 | 富士通株式会社 | 光受信器およびクロック抽出回路 |
| JP2005274642A (ja) * | 2004-03-23 | 2005-10-06 | Sony Corp | 表示装置および表示装置の駆動方法 |
| KR101192781B1 (ko) * | 2005-09-30 | 2012-10-18 | 엘지디스플레이 주식회사 | 액정표시장치의 구동회로 및 이의 구동방법 |
| JP2007306569A (ja) * | 2006-05-10 | 2007-11-22 | Samsung Electronics Co Ltd | 基準電圧発生回路及びこれを含むシステム並びに基準電圧発生方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05122029A (ja) * | 1991-10-30 | 1993-05-18 | Nec Corp | デイジタルクロツク発生装置 |
-
1994
- 1994-02-04 JP JP6032050A patent/JP2871443B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07221612A (ja) | 1995-08-18 |
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