JP2001053812A - 受信回路 - Google Patents
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- JP2001053812A JP2001053812A JP11223700A JP22370099A JP2001053812A JP 2001053812 A JP2001053812 A JP 2001053812A JP 11223700 A JP11223700 A JP 11223700A JP 22370099 A JP22370099 A JP 22370099A JP 2001053812 A JP2001053812 A JP 2001053812A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
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- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 交流結合用コンデンサが小容量で済み、か
つ、任意の動作レベルでエッジ情報が得られる交流結合
型の受信回路を提供し、交流結合用コンデンサのチップ
への内蔵化を図ることにある。 【解決手段】 バスＣＡＮＨ，ＣＡＮＬ端の受信信号を
分圧する一対の抵抗網と、該抵抗網の出力信号からエッ
ジ情報を生成する一対の交流結合回路と、該回路の対の
出力信号を用いて比較して立上り、立下りエッジを検出
する一対のコンバータと、該コンバータの出力を入力信
号とし、前記受信信号に対応したディジタル信号を再生
するＲＳ形フリップフロップを具備し、交流結合回路
を、互いに逆極性に並列接続したダイオード対で帰還し
た第一のＣＭＯＳインバータと、その入力端に接続した
第一のコンデンサとからなる交流増幅回路、および、抵
抗で帰還した第二のＣＭＯＳインバータと、その入力端
に接続した第二のコンデンサとからなる微分回路によっ
て構成する。
つ、任意の動作レベルでエッジ情報が得られる交流結合
型の受信回路を提供し、交流結合用コンデンサのチップ
への内蔵化を図ることにある。 【解決手段】 バスＣＡＮＨ，ＣＡＮＬ端の受信信号を
分圧する一対の抵抗網と、該抵抗網の出力信号からエッ
ジ情報を生成する一対の交流結合回路と、該回路の対の
出力信号を用いて比較して立上り、立下りエッジを検出
する一対のコンバータと、該コンバータの出力を入力信
号とし、前記受信信号に対応したディジタル信号を再生
するＲＳ形フリップフロップを具備し、交流結合回路
を、互いに逆極性に並列接続したダイオード対で帰還し
た第一のＣＭＯＳインバータと、その入力端に接続した
第一のコンデンサとからなる交流増幅回路、および、抵
抗で帰還した第二のＣＭＯＳインバータと、その入力端
に接続した第二のコンデンサとからなる微分回路によっ
て構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、受信回路に係り、
特に、デバイスネット（アール）（ＤｅｖｉｃｅＮｅｔ
（Ｒ））トランシーバに用いる受信回路に関する。
特に、デバイスネット（アール）（ＤｅｖｉｃｅＮｅｔ
（Ｒ））トランシーバに用いる受信回路に関する。
【０００２】
【従来の技術】デバイスネット（アール）（Ｄｅｖｉｃ
ｅＮｅｔ（Ｒ））トランシーバの受信回路は、バスＣＡ
ＮＨおよびＣＡＮＬ端の受信信号をディジタル信号に変
換（再生）するために、抵抗網とコンパレータが使用さ
れる。この方法は、ＣＡＮＨおよびＣＡＮＬ端の受信信
号を抵抗網で分圧し、信号が減衰した後、コンパレータ
で比較するため、抵抗網を介した後の内部電圧振幅が数
１０ｍＶ〜数１００ｍＶと小さくなる。内部電圧振幅が
数１０ｍＶ程度の微小な場合には、ＭＯＳコンパレータ
などの入力感度は高々±１００ｍＶ程度であるので、扱
う内部電圧振幅が小さい場合には信号比較が難しい。ま
た、ＤｅｖｉｃｅＮｅｔ（Ｒ）トランシーバのバス状態
がリセッシブ信号状態（ディジタル信号の“１”に相
当）の時に、ＣＡＮＨとＣＡＮＬ間の差電圧（ＣＡＮＨ
−ＣＡＮＬ）がほぼゼロになるため、コンパレータの出
力整定時間が長くかかる（仕様の８０ｎｓ以上）という
問題がある。
ｅＮｅｔ（Ｒ））トランシーバの受信回路は、バスＣＡ
ＮＨおよびＣＡＮＬ端の受信信号をディジタル信号に変
換（再生）するために、抵抗網とコンパレータが使用さ
れる。この方法は、ＣＡＮＨおよびＣＡＮＬ端の受信信
号を抵抗網で分圧し、信号が減衰した後、コンパレータ
で比較するため、抵抗網を介した後の内部電圧振幅が数
１０ｍＶ〜数１００ｍＶと小さくなる。内部電圧振幅が
数１０ｍＶ程度の微小な場合には、ＭＯＳコンパレータ
などの入力感度は高々±１００ｍＶ程度であるので、扱
う内部電圧振幅が小さい場合には信号比較が難しい。ま
た、ＤｅｖｉｃｅＮｅｔ（Ｒ）トランシーバのバス状態
がリセッシブ信号状態（ディジタル信号の“１”に相
当）の時に、ＣＡＮＨとＣＡＮＬ間の差電圧（ＣＡＮＨ
−ＣＡＮＬ）がほぼゼロになるため、コンパレータの出
力整定時間が長くかかる（仕様の８０ｎｓ以上）という
問題がある。
【０００３】
【発明が解決しようとする課題】上記の問題を解決する
には、コンパレータの前に交流アンプを設ける方法があ
る。この方法は、信号を増幅でき、かつ、この信号を任
意の動作点に設定できるので、次段のコンパレータとの
電気的結合に優れる。しかしながら、従来の交流アンプ
は、歪のない方形波パルスを伝達するために数１０００
ｐＦ以上の大きな容量の交流結合用コンデンサを必要と
し、コンデンサのＬＳＩチップ内蔵が難しかった。
には、コンパレータの前に交流アンプを設ける方法があ
る。この方法は、信号を増幅でき、かつ、この信号を任
意の動作点に設定できるので、次段のコンパレータとの
電気的結合に優れる。しかしながら、従来の交流アンプ
は、歪のない方形波パルスを伝達するために数１０００
ｐＦ以上の大きな容量の交流結合用コンデンサを必要と
し、コンデンサのＬＳＩチップ内蔵が難しかった。
【０００４】本発明の課題は、交流結合用コンデンサが
小容量で済み、かつ、任意の動作レベルでエッジ情報が
得られる交流結合型の受信回路を提供し、交流結合用コ
ンデンサのチップへの内蔵化を図り、１チップＬＳＩを
実現することにある。
小容量で済み、かつ、任意の動作レベルでエッジ情報が
得られる交流結合型の受信回路を提供し、交流結合用コ
ンデンサのチップへの内蔵化を図り、１チップＬＳＩを
実現することにある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、バスＣＡＮＨおよびＣＡＮＬ端の受信信号をそれぞ
れ分圧する一対の抵抗網と、該一対の抵抗網の出力信号
からそれぞれエッジ情報を生成する一対の交流結合回路
と、該一対の交流結合回路の対の出力信号を用いて比較
して一方では立上りエッジを検出し、他方では立下りエ
ッジを検出する一対のコンバータと、該一対のコンバー
タの一方の出力をセット入力信号とし、他方の出力をリ
セット入力信号とし、ＣＡＮＨおよびＣＡＮＬ端の受信
信号に対応したディジタル信号を再生するＲＳ形フリッ
プフロップを具備し、交流結合回路を、互いに逆極性に
並列接続したダイオード対で帰還した第一のＣＭＯＳイ
ンバータと、該インバータの入力端に接続した第一のコ
ンデンサとからなる交流増幅回路、および、抵抗で帰還
した第二のＣＭＯＳインバータと、該インバータの入力
端に接続した第二のコンデンサとからなる微分回路によ
って構成する。
に、バスＣＡＮＨおよびＣＡＮＬ端の受信信号をそれぞ
れ分圧する一対の抵抗網と、該一対の抵抗網の出力信号
からそれぞれエッジ情報を生成する一対の交流結合回路
と、該一対の交流結合回路の対の出力信号を用いて比較
して一方では立上りエッジを検出し、他方では立下りエ
ッジを検出する一対のコンバータと、該一対のコンバー
タの一方の出力をセット入力信号とし、他方の出力をリ
セット入力信号とし、ＣＡＮＨおよびＣＡＮＬ端の受信
信号に対応したディジタル信号を再生するＲＳ形フリッ
プフロップを具備し、交流結合回路を、互いに逆極性に
並列接続したダイオード対で帰還した第一のＣＭＯＳイ
ンバータと、該インバータの入力端に接続した第一のコ
ンデンサとからなる交流増幅回路、および、抵抗で帰還
した第二のＣＭＯＳインバータと、該インバータの入力
端に接続した第二のコンデンサとからなる微分回路によ
って構成する。
【０００６】本発明では、第一のＣＭＯＳインバータ
は、このインバータの入力端が第一のコンデンサに交流
結合され、帰還路のダイオードの非線形抵抗でインバー
タのロジックスレショーホルド電圧ＶTLを常に動作の中
心にバイアスされるので、インバータの出力はダイオー
ドの順方向効果電圧｜ＶＤ｜にクランプ（増幅）され
る。いわゆるリミッタアンプ（本発明では、交流増幅回
路と称する。）として働く。また、第二のＣＭＯＳイン
バータは、このインバータの入力端が第二のコンデンサ
に交流結合され、帰還路の低抵抗で常に動作の中心にバ
イアスされる微分アンプ（微分回路）として働く。その
ため、第一のＣＭＯＳインバータによる交流増幅回路で
は、受信回路の抵抗網を介した内部電圧振幅がＣＭＯＳ
インバータのロジックスレショーホルド電圧ＶTLを動作
の中心にダイオードの順方向降下電圧｜ＶＤ｜に増幅
（クランプ）された後、第二のＣＭＯＳインバータによ
る微分回路を用いて、微分パルス（エッジ情報）の振幅
をコンパレータの入力感度と同等もしくはそれ以上の電
圧振幅として得ることができる。これにより、交流増幅
回路では、ダイオードの非線形抵抗の高抵抗（１０の１
２乗〜１０の１５乗Ω程度）の部分が使用できるので、
コンデンサ値が小容量（０．１ｐＦ〜数１０ｐＦ）でも
高速かつ安定動作の交流増幅回路が実現できる。また、
微分回路も交流増幅回路と同様に小容量のコンデンサが
使用できるので、急峻な微分パルスが得られる微分アン
プが実現できる。したがって、交流結合故に、信号の増
幅とその動作点（インバータのロジックスレショーホル
ド電圧ＶTL）とがコンパレータの入力動作範囲に適合で
き、かつ、小容量のコンデンサによって交流増幅回路と
微分回路が実現できるので、コンデンサのＬＳＩチップ
内蔵が可能になり、１チップＬＳＩが達成できる。
は、このインバータの入力端が第一のコンデンサに交流
結合され、帰還路のダイオードの非線形抵抗でインバー
タのロジックスレショーホルド電圧ＶTLを常に動作の中
心にバイアスされるので、インバータの出力はダイオー
ドの順方向効果電圧｜ＶＤ｜にクランプ（増幅）され
る。いわゆるリミッタアンプ（本発明では、交流増幅回
路と称する。）として働く。また、第二のＣＭＯＳイン
バータは、このインバータの入力端が第二のコンデンサ
に交流結合され、帰還路の低抵抗で常に動作の中心にバ
イアスされる微分アンプ（微分回路）として働く。その
ため、第一のＣＭＯＳインバータによる交流増幅回路で
は、受信回路の抵抗網を介した内部電圧振幅がＣＭＯＳ
インバータのロジックスレショーホルド電圧ＶTLを動作
の中心にダイオードの順方向降下電圧｜ＶＤ｜に増幅
（クランプ）された後、第二のＣＭＯＳインバータによ
る微分回路を用いて、微分パルス（エッジ情報）の振幅
をコンパレータの入力感度と同等もしくはそれ以上の電
圧振幅として得ることができる。これにより、交流増幅
回路では、ダイオードの非線形抵抗の高抵抗（１０の１
２乗〜１０の１５乗Ω程度）の部分が使用できるので、
コンデンサ値が小容量（０．１ｐＦ〜数１０ｐＦ）でも
高速かつ安定動作の交流増幅回路が実現できる。また、
微分回路も交流増幅回路と同様に小容量のコンデンサが
使用できるので、急峻な微分パルスが得られる微分アン
プが実現できる。したがって、交流結合故に、信号の増
幅とその動作点（インバータのロジックスレショーホル
ド電圧ＶTL）とがコンパレータの入力動作範囲に適合で
き、かつ、小容量のコンデンサによって交流増幅回路と
微分回路が実現できるので、コンデンサのＬＳＩチップ
内蔵が可能になり、１チップＬＳＩが達成できる。
【０００７】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の受信回路の一実施形
態を示す。図１において、ＣＡＮＨ，ＣＡＮＬはＤｅｖ
ｉｃｅＮｅｔ（Ｒ）物理層のシリアルバスの一対の送受
信端子である。一対の送受信端子ＣＡＮＨとＣＡＮＬに
は、抵抗Ｒ１〜Ｒ３からなる抵抗網１０ａと抵抗Ｒ４〜
Ｒ６からなる抵抗網１０ｂを接続する。そして、一方の
抵抗網１０ａの出力には、互いに逆極性に並列接続した
ダイオード対Ｄ１，Ｄ２で帰還したＣＭＯＳインバータ
ＩＮＶ１と、インバータＩＮＶ１の入力端に接続したコ
ンデンサＣ１とからなる交流増幅回路２０ａを介して抵
抗Ｒ７で帰還したＣＭＯＳインバータＩＮＶ３と、イン
バータＩＮＶ３の入力端に接続したコンデンサＣ３とか
らなる微分回路３０ａを接続し、もう一方の抵抗網１０
ｂの出力には、互いに逆極性に並列接続したダイオード
対Ｄ３，Ｄ４で帰還したＣＭＯＳインバータＩＮＶ２
と、インバータＩＮＶ２の入力端に接続したコンデンサ
Ｃ２とからなる交流増幅回路２０ｂを介して抵抗Ｒ８で
帰還したＣＭＯＳインバータＩＮＶ４と、インバータＩ
ＮＶ４の入力端に接続したコンデンサＣ４とからなる微
分回路３０ｂを接続する。さらに、微分回路３０ａ，３
０ｂの出力は、コンパレータＣＰ１，ＣＰ２の＋／−端
に図示のように入力する。このコンパレータＣＰ１，Ｃ
Ｐ２の出力は、ＮＡＮＤ回路ＮＡ１，ＮＡ２からなるＲ
Ｓ形フリップフロップＦＦの入力に図示のように接続
し、出力端子ＱにはフリップフロップＦＦの出力を接続
する。図１において、交流結合回路は、一対の抵抗網１
０ａ，１０ｂと一対のコンパレータＣＰ１，ＣＰ２の間
にあり、一対の交流増幅回路２０ａ，２０ｂと一対の微
分回路３０ａ，３０ｂの部分に相当する。
用いて説明する。図１は、本発明の受信回路の一実施形
態を示す。図１において、ＣＡＮＨ，ＣＡＮＬはＤｅｖ
ｉｃｅＮｅｔ（Ｒ）物理層のシリアルバスの一対の送受
信端子である。一対の送受信端子ＣＡＮＨとＣＡＮＬに
は、抵抗Ｒ１〜Ｒ３からなる抵抗網１０ａと抵抗Ｒ４〜
Ｒ６からなる抵抗網１０ｂを接続する。そして、一方の
抵抗網１０ａの出力には、互いに逆極性に並列接続した
ダイオード対Ｄ１，Ｄ２で帰還したＣＭＯＳインバータ
ＩＮＶ１と、インバータＩＮＶ１の入力端に接続したコ
ンデンサＣ１とからなる交流増幅回路２０ａを介して抵
抗Ｒ７で帰還したＣＭＯＳインバータＩＮＶ３と、イン
バータＩＮＶ３の入力端に接続したコンデンサＣ３とか
らなる微分回路３０ａを接続し、もう一方の抵抗網１０
ｂの出力には、互いに逆極性に並列接続したダイオード
対Ｄ３，Ｄ４で帰還したＣＭＯＳインバータＩＮＶ２
と、インバータＩＮＶ２の入力端に接続したコンデンサ
Ｃ２とからなる交流増幅回路２０ｂを介して抵抗Ｒ８で
帰還したＣＭＯＳインバータＩＮＶ４と、インバータＩ
ＮＶ４の入力端に接続したコンデンサＣ４とからなる微
分回路３０ｂを接続する。さらに、微分回路３０ａ，３
０ｂの出力は、コンパレータＣＰ１，ＣＰ２の＋／−端
に図示のように入力する。このコンパレータＣＰ１，Ｃ
Ｐ２の出力は、ＮＡＮＤ回路ＮＡ１，ＮＡ２からなるＲ
Ｓ形フリップフロップＦＦの入力に図示のように接続
し、出力端子ＱにはフリップフロップＦＦの出力を接続
する。図１において、交流結合回路は、一対の抵抗網１
０ａ，１０ｂと一対のコンパレータＣＰ１，ＣＰ２の間
にあり、一対の交流増幅回路２０ａ，２０ｂと一対の微
分回路３０ａ，３０ｂの部分に相当する。
【０００８】図２の動作波形を用いて、図１の回路の動
作を説明する。一対の送受信端子ＣＡＮＨ，ＣＡＮＬに
図２のような信号電圧（ディジタル信号が”１”の場合
はリセッシブ状態、ディジタル信号が”０”の場合はド
ミナント状態）が印加されると、抵抗網１０ａ，１０ｂ
の出力には、Ｖ１，Ｖ２なる電圧が分圧出力として得ら
れる。次いで、Ｖ１，Ｖ２なる分圧出力電圧は、交流増
幅回路２０ａ，２０ｂでインバータＩＮＶ１（または、
ＩＮＶ２）のロジックスレショーホルド電圧ＶTLを中心
にダイオードＤ１，Ｄ２（または、Ｄ３，Ｄ４）の順方
向降下電圧｜ＶＤ｜なる電圧Ｖ３，Ｖ４に増幅（クラン
プ）した後、この増幅電圧Ｖ３，Ｖ４は微分回路３０
ａ，３０ｂを用いて微分パルス信号Ｖ５，Ｖ６に変換さ
れる。この微分パルス信号Ｖ５，Ｖ６は、一対のコンパ
レータＣＰ１，ＣＰ２によって受信信号のエッジ情報を
検出（生成）する。すなわち、コンパレータＣＰ１では
信号の立上りのエッジ情報を、コンパレータＣＰ２では
信号の立下りのエッジ情報を検出する。このとき、フリ
ップフロップＦＦの入力信号としてコンパレータＣＰ１
の出力をセット信号Ｓとし、コンパレータＣＰ２の出力
をリセット信号Ｒとして用いると、フリップフロップＦ
Ｆの出力には、ＣＡＮＨの信号に対応したディジタル出
力信号Ｑが再生される。この一連の動作において、ディ
ジタル出力信号ＱとしてＣＡＮＨ，ＣＡＮＬ端の受信信
号は、図３に示す最大，最小の電圧波形に対しても確実
に再生される。なお、ＣＡＮＬと同位相の信号をディジ
タル出力信号として取り出す場合は、フリップフロップ
ＦＦのもう一方の出力を用いればよい。
作を説明する。一対の送受信端子ＣＡＮＨ，ＣＡＮＬに
図２のような信号電圧（ディジタル信号が”１”の場合
はリセッシブ状態、ディジタル信号が”０”の場合はド
ミナント状態）が印加されると、抵抗網１０ａ，１０ｂ
の出力には、Ｖ１，Ｖ２なる電圧が分圧出力として得ら
れる。次いで、Ｖ１，Ｖ２なる分圧出力電圧は、交流増
幅回路２０ａ，２０ｂでインバータＩＮＶ１（または、
ＩＮＶ２）のロジックスレショーホルド電圧ＶTLを中心
にダイオードＤ１，Ｄ２（または、Ｄ３，Ｄ４）の順方
向降下電圧｜ＶＤ｜なる電圧Ｖ３，Ｖ４に増幅（クラン
プ）した後、この増幅電圧Ｖ３，Ｖ４は微分回路３０
ａ，３０ｂを用いて微分パルス信号Ｖ５，Ｖ６に変換さ
れる。この微分パルス信号Ｖ５，Ｖ６は、一対のコンパ
レータＣＰ１，ＣＰ２によって受信信号のエッジ情報を
検出（生成）する。すなわち、コンパレータＣＰ１では
信号の立上りのエッジ情報を、コンパレータＣＰ２では
信号の立下りのエッジ情報を検出する。このとき、フリ
ップフロップＦＦの入力信号としてコンパレータＣＰ１
の出力をセット信号Ｓとし、コンパレータＣＰ２の出力
をリセット信号Ｒとして用いると、フリップフロップＦ
Ｆの出力には、ＣＡＮＨの信号に対応したディジタル出
力信号Ｑが再生される。この一連の動作において、ディ
ジタル出力信号ＱとしてＣＡＮＨ，ＣＡＮＬ端の受信信
号は、図３に示す最大，最小の電圧波形に対しても確実
に再生される。なお、ＣＡＮＬと同位相の信号をディジ
タル出力信号として取り出す場合は、フリップフロップ
ＦＦのもう一方の出力を用いればよい。
【０００９】本実施形態では、抵抗網で分圧された電圧
の振幅をコンパレータの比較可能な電圧振幅に増幅し、
抵抗網の出力電圧の動作点をコンパレータの動作点に適
合させて、さらにエッジ情報を生成するために、交流結
合回路として交流増幅回路と微分回路を用いる。以下、
交流増幅回路と微分回路の構成及び動作を具体的に説明
する。まず、交流増幅回路について説明する。交流増幅
回路２０ａ，２０ｂのうち、一方の交流増幅回路２０ａ
をＭＯＳトランジスタのシンボルで表して示すと、図４
ような回路となる。図４において、ＭＯＳトランジスタ
Ｑ１，Ｑ２からなるインバータＩＮＶ１は、ＭＯＳトラ
ンジスタのゲート酸化膜厚を用いたコンデンサＣ１で交
流結合され、インバータＩＮＶ１の入出力間を互いに並
列接続したＭＯＳダイオードＤ１，Ｄ２の非線形抵抗で
帰還される。このため、インバータＩＮＶ１は、常に動
作の中心がインバータＩＮＶ１のロジックスレショーホ
ルド電圧ＶTLに高速かつ安定にバイアスされ、入力信号
をダイオードＤ１，Ｄ２の順方向降下電圧｜ＶＤ｜に増
幅（クランプ）する、いわゆるリミッタアンプとして動
作する。この高速かつ安定にバイアスされる理由は、ダ
イオードＤ１，Ｄ２による非線形抵抗を用いたことに起
因する。すなわち、ダイオードＤ１，Ｄ２を互いに逆極
性に並列接続した場合の入出力特性は、図５のようにな
るため、インバータＩＮＶ１の入出力間の電位がダイオ
ードＤ１，Ｄ２の順方向降下電圧｜ＶＤ｜より大きい場
合には、インバータＩＮＶ１は図５のｂの部分の低い抵
抗値で帰還がかかるので、小さな閉ループ利得で高速動
作となり、また、インバータＩＮＶ１の入出力間の電位
がダイオードＤ１，Ｄ２の順方向降下電圧｜ＶＤ｜より
小さくなった場合には、図５のａの部分の高い抵抗値で
帰還がかかるので、大きな閉ループ利得でかつ安定に動
作する。この結果、入力変化に対してインバータＩＮＶ
１の出力は、閉ループ利得倍に増幅され、ダイオードＤ
１，Ｄ２の順方向降下電圧｜ＶＤ｜なる値にクランプさ
れる。通常、図５のａの部分の抵抗は、ダイオードＤ
１，Ｄ２がＭＯＳダイオードの場合では１０の１２乗〜
１０の１５乗Ω程度であるから、０．１ｐＦ〜数１０ｐ
Ｆの小容量のコンデンサを用いてもディスクリート部品
で構成したときと同等の帯域特性が得られる。また、本
回路は交流結合方式であるので、入力側信号の動作点が
電源電圧範囲内にあれば、その出力はインバータのロジ
ックスレショーホルド電圧ＶTLを動作の中心として発生
することができる。なお、インバータのロジックスレシ
ョーホルド電圧ＶTLは、インバータのＰＭＯＳ，ＮＭＯ
Ｓの素子寸法を変えることにより、任意の値に設定でき
る。
の振幅をコンパレータの比較可能な電圧振幅に増幅し、
抵抗網の出力電圧の動作点をコンパレータの動作点に適
合させて、さらにエッジ情報を生成するために、交流結
合回路として交流増幅回路と微分回路を用いる。以下、
交流増幅回路と微分回路の構成及び動作を具体的に説明
する。まず、交流増幅回路について説明する。交流増幅
回路２０ａ，２０ｂのうち、一方の交流増幅回路２０ａ
をＭＯＳトランジスタのシンボルで表して示すと、図４
ような回路となる。図４において、ＭＯＳトランジスタ
Ｑ１，Ｑ２からなるインバータＩＮＶ１は、ＭＯＳトラ
ンジスタのゲート酸化膜厚を用いたコンデンサＣ１で交
流結合され、インバータＩＮＶ１の入出力間を互いに並
列接続したＭＯＳダイオードＤ１，Ｄ２の非線形抵抗で
帰還される。このため、インバータＩＮＶ１は、常に動
作の中心がインバータＩＮＶ１のロジックスレショーホ
ルド電圧ＶTLに高速かつ安定にバイアスされ、入力信号
をダイオードＤ１，Ｄ２の順方向降下電圧｜ＶＤ｜に増
幅（クランプ）する、いわゆるリミッタアンプとして動
作する。この高速かつ安定にバイアスされる理由は、ダ
イオードＤ１，Ｄ２による非線形抵抗を用いたことに起
因する。すなわち、ダイオードＤ１，Ｄ２を互いに逆極
性に並列接続した場合の入出力特性は、図５のようにな
るため、インバータＩＮＶ１の入出力間の電位がダイオ
ードＤ１，Ｄ２の順方向降下電圧｜ＶＤ｜より大きい場
合には、インバータＩＮＶ１は図５のｂの部分の低い抵
抗値で帰還がかかるので、小さな閉ループ利得で高速動
作となり、また、インバータＩＮＶ１の入出力間の電位
がダイオードＤ１，Ｄ２の順方向降下電圧｜ＶＤ｜より
小さくなった場合には、図５のａの部分の高い抵抗値で
帰還がかかるので、大きな閉ループ利得でかつ安定に動
作する。この結果、入力変化に対してインバータＩＮＶ
１の出力は、閉ループ利得倍に増幅され、ダイオードＤ
１，Ｄ２の順方向降下電圧｜ＶＤ｜なる値にクランプさ
れる。通常、図５のａの部分の抵抗は、ダイオードＤ
１，Ｄ２がＭＯＳダイオードの場合では１０の１２乗〜
１０の１５乗Ω程度であるから、０．１ｐＦ〜数１０ｐ
Ｆの小容量のコンデンサを用いてもディスクリート部品
で構成したときと同等の帯域特性が得られる。また、本
回路は交流結合方式であるので、入力側信号の動作点が
電源電圧範囲内にあれば、その出力はインバータのロジ
ックスレショーホルド電圧ＶTLを動作の中心として発生
することができる。なお、インバータのロジックスレシ
ョーホルド電圧ＶTLは、インバータのＰＭＯＳ，ＮＭＯ
Ｓの素子寸法を変えることにより、任意の値に設定でき
る。
【００１０】次に、微分回路３０ａ，３０ｂは共に同じ
回路であるので、代表して一方の微分回路３０ａを説明
する。微分回路３０ａでは、コンデンサＣ３として交流
増幅回路に用いたＭＯＳトランジスタのゲート酸化膜圧
のコンデンサと同様の０．１ｐＦ〜数１０ｐＦ程度の小
容量のコンデンサと抵抗Ｒ７として数ｋ〜数１０ｋΩの
抵抗値を用いるとすると、ＣＲ時定数は０．１ｎｓ〜１
００ｎｓオーダのものが得られ、この微分回路で急峻な
微分パルス信号を生成することができる。また、コンデ
ンサとしては、上述のＭＯＳ容量の代りに、層間容量や
特開平１１−１３６２９３号公報に記載のモノリシック
絶縁カプラ容量などが使用できる。微分回路も交流結合
方式であるので、入力側信号の動作点が電源電圧範囲内
にあれば、交流増幅回路と同様にその出力はインバータ
のロジックスレショーボルド電圧ＶTLを動作の中心とし
て発生することができる。
回路であるので、代表して一方の微分回路３０ａを説明
する。微分回路３０ａでは、コンデンサＣ３として交流
増幅回路に用いたＭＯＳトランジスタのゲート酸化膜圧
のコンデンサと同様の０．１ｐＦ〜数１０ｐＦ程度の小
容量のコンデンサと抵抗Ｒ７として数ｋ〜数１０ｋΩの
抵抗値を用いるとすると、ＣＲ時定数は０．１ｎｓ〜１
００ｎｓオーダのものが得られ、この微分回路で急峻な
微分パルス信号を生成することができる。また、コンデ
ンサとしては、上述のＭＯＳ容量の代りに、層間容量や
特開平１１−１３６２９３号公報に記載のモノリシック
絶縁カプラ容量などが使用できる。微分回路も交流結合
方式であるので、入力側信号の動作点が電源電圧範囲内
にあれば、交流増幅回路と同様にその出力はインバータ
のロジックスレショーボルド電圧ＶTLを動作の中心とし
て発生することができる。
【００１１】このような構成、動作において、交流結合
として０．１ｐＦ〜数１０ｐＦ程度の小容量のコンデン
サを用いて交流増幅回路や微分回路が実現できるので、
交流結合用コンデンサを含めてＬＳＩチップに内蔵で
き、１チップ化が可能になる。このため、外付コンデン
サが不要になるので、部品点数が削減でき、装置の小形
化、低コスト化が図れる。また、交流結合であるので、
ＣＡＮＨ，ＣＡＮＬ端の電圧差がほぼゼロになるリセッ
シブ信号受信時には、抵抗網を介した内部受信電圧はイ
ンバータのロジックスレショーホルド電圧ＶTLを動作の
中心とした二相の交流波形（図２のＶ３，Ｖ４に相当す
る波形）となるため、コンパレータの比較動作レベルに
適合した十分な差動信号を得ることができ、コンパレー
タの高速電圧比較が達成でき、リセッシブ信号受信時の
応答速度の低下を解消することができる。また、交流結
合であるので、受信信号の電圧動作レベル、すなわち、
抵抗網を介した内部電圧振幅が電源電圧範囲内にあれ
ば、どこにあってもコンパレータの動作レベルにインバ
ータのロジックスレショーホルド電圧ＶTLを常に安定に
設定できる（適合性がよい）ので、コンパレータは常に
正常な比較動作が確保できる。そのため、本実施形態で
は、ＤｅｖｉｃｅＮｅｔ（Ｒ）トランシーバの受信回路
ばかりでなく、ＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ Ａｒｅ
ａ Ｎｅｔｗｏｒｋ），ＳＤＳ（Ｓｍａｒｔ Ｄｉｓｔ
ｒｉｂｕｔｅｄ Ｓｙｓｔｅｍ），ＰＲＯＦＩＢＵＳな
どの他のフィールドネットワーク用トランシーバにも適
用でき、広い応用範囲が期待できる。また、急峻なエッ
ジ信号（微分パルス信号）を用いているので、同相成分
のノイズ除去に効果があり、高Ｓ／Ｎ比の装置、システ
ムが実現できる。
として０．１ｐＦ〜数１０ｐＦ程度の小容量のコンデン
サを用いて交流増幅回路や微分回路が実現できるので、
交流結合用コンデンサを含めてＬＳＩチップに内蔵で
き、１チップ化が可能になる。このため、外付コンデン
サが不要になるので、部品点数が削減でき、装置の小形
化、低コスト化が図れる。また、交流結合であるので、
ＣＡＮＨ，ＣＡＮＬ端の電圧差がほぼゼロになるリセッ
シブ信号受信時には、抵抗網を介した内部受信電圧はイ
ンバータのロジックスレショーホルド電圧ＶTLを動作の
中心とした二相の交流波形（図２のＶ３，Ｖ４に相当す
る波形）となるため、コンパレータの比較動作レベルに
適合した十分な差動信号を得ることができ、コンパレー
タの高速電圧比較が達成でき、リセッシブ信号受信時の
応答速度の低下を解消することができる。また、交流結
合であるので、受信信号の電圧動作レベル、すなわち、
抵抗網を介した内部電圧振幅が電源電圧範囲内にあれ
ば、どこにあってもコンパレータの動作レベルにインバ
ータのロジックスレショーホルド電圧ＶTLを常に安定に
設定できる（適合性がよい）ので、コンパレータは常に
正常な比較動作が確保できる。そのため、本実施形態で
は、ＤｅｖｉｃｅＮｅｔ（Ｒ）トランシーバの受信回路
ばかりでなく、ＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ Ａｒｅ
ａ Ｎｅｔｗｏｒｋ），ＳＤＳ（Ｓｍａｒｔ Ｄｉｓｔ
ｒｉｂｕｔｅｄ Ｓｙｓｔｅｍ），ＰＲＯＦＩＢＵＳな
どの他のフィールドネットワーク用トランシーバにも適
用でき、広い応用範囲が期待できる。また、急峻なエッ
ジ信号（微分パルス信号）を用いているので、同相成分
のノイズ除去に効果があり、高Ｓ／Ｎ比の装置、システ
ムが実現できる。
【００１２】次に、図１に使用する交流結合回路の種々
の他の実施形態を示す。図６は、図１の交流増幅回路と
微分回路の順番を逆にした交流結合回路である。微分回
路も交流増幅回路と同様に交流結合型であるので、ＣＭ
ＯＳインバータのロジックスレショーホルド電圧ＶTLを
中心に微分パルスが生成された後に、交流増幅回路でパ
ルスの増幅（クランプ）を行う。この場合も抵抗網によ
って分圧出力される電圧の振幅および動作点はインバー
タのロジックスレショーホルド電圧ＶTLに動作の中心を
シフトできるので、この交流結合回路でもコンパレータ
の入力動作範囲に適合することができ、図１の交流結合
回路と同様の効果が得られる。
の他の実施形態を示す。図６は、図１の交流増幅回路と
微分回路の順番を逆にした交流結合回路である。微分回
路も交流増幅回路と同様に交流結合型であるので、ＣＭ
ＯＳインバータのロジックスレショーホルド電圧ＶTLを
中心に微分パルスが生成された後に、交流増幅回路でパ
ルスの増幅（クランプ）を行う。この場合も抵抗網によ
って分圧出力される電圧の振幅および動作点はインバー
タのロジックスレショーホルド電圧ＶTLに動作の中心を
シフトできるので、この交流結合回路でもコンパレータ
の入力動作範囲に適合することができ、図１の交流結合
回路と同様の効果が得られる。
【００１３】図７は、図６の交流増幅回路の代わりに直
流増幅回路を用いた交流結合回路である。直流増幅回路
は、抵抗Ｒ１０で帰還したＣＭＯＳインバータＩＮＶ５
と、インバータＩＮＶ５の入力端に接続した抵抗Ｒ９、
および抵抗Ｒ１２で帰還したＣＭＯＳインバータＩＮＶ
６と、インバータＩＮＶ６の入力端に接続した抵抗Ｒ１
１からなる。この交流結合は、抵抗網によって分圧出力
される電圧を微分回路によって微分した後に、その微分
パルスを直流増幅回路で増幅するため、直流増幅回路に
用いたインバータのロジックスレショーホルド電圧ＶTL
を中心とした増幅になり、図６の交流結合回路と同様の
効果が得られる。
流増幅回路を用いた交流結合回路である。直流増幅回路
は、抵抗Ｒ１０で帰還したＣＭＯＳインバータＩＮＶ５
と、インバータＩＮＶ５の入力端に接続した抵抗Ｒ９、
および抵抗Ｒ１２で帰還したＣＭＯＳインバータＩＮＶ
６と、インバータＩＮＶ６の入力端に接続した抵抗Ｒ１
１からなる。この交流結合は、抵抗網によって分圧出力
される電圧を微分回路によって微分した後に、その微分
パルスを直流増幅回路で増幅するため、直流増幅回路に
用いたインバータのロジックスレショーホルド電圧ＶTL
を中心とした増幅になり、図６の交流結合回路と同様の
効果が得られる。
【００１４】図８は、図７の直流増幅回路の代わりにＣ
ＭＯＳインバータＩＮＶ７，ＩＮＶ８を用いた交流結合
回路である。図７の実施形態と異なる点は、交流結合は
微分回路で行うが、微分パルスを生成した後に、インバ
ータＩＮＶ７，ＩＮＶ８によってそのパルス信号を電源
電圧までフル振幅させることにある。この実施形態は、
図７の実施形態よりも大振幅のパルスが得られ、コンパ
レータとの適合性がさらに十分増大するほかは、図７の
交流結合回路と同様の効果が得られる。
ＭＯＳインバータＩＮＶ７，ＩＮＶ８を用いた交流結合
回路である。図７の実施形態と異なる点は、交流結合は
微分回路で行うが、微分パルスを生成した後に、インバ
ータＩＮＶ７，ＩＮＶ８によってそのパルス信号を電源
電圧までフル振幅させることにある。この実施形態は、
図７の実施形態よりも大振幅のパルスが得られ、コンパ
レータとの適合性がさらに十分増大するほかは、図７の
交流結合回路と同様の効果が得られる。
【００１５】図９は、交流結合回路を微分回路のみで実
現する。微分回路単独でコンパレータの動作に必要な十
分なパルス振幅が得られる場合に適用可能である。
現する。微分回路単独でコンパレータの動作に必要な十
分なパルス振幅が得られる場合に適用可能である。
【００１６】図１０は、交流結合回路を交流増幅回路の
みで実現する。ＣＡＮＨ，ＣＡＮＬの受信信号を交流増
幅回路によって増幅したとき、その信号にエッジ情報を
有している場合に適用可能である。
みで実現する。ＣＡＮＨ，ＣＡＮＬの受信信号を交流増
幅回路によって増幅したとき、その信号にエッジ情報を
有している場合に適用可能である。
【００１７】図１１は、図１の受信回路の他の実施形態
を示す。図１１において、図１と異なる点は、一対のコ
ンパレータの出力とフリップフロップの間にインバータ
ＩＮＶ９とＩＮＶ１０、および、インバータＩＮＶ１１
とＩＮＶ１２をそれぞれ従属接続して用いたことにあ
る。その理由は、通常、コンパレータＣＰ１，ＣＰ２
は、図１２に示す差動回路を使用するため、コンパレー
タＣＰ１，ＣＰ２の出力が接地電位側に十分にスイング
しない場合に、コンパレータの出力とインバータＩＮＶ
９，ＩＮＶ１１のロジックスレショーホルド電圧ＶTLと
の動作の中心が合わずに論理に誤動作を生じる。このた
め、インバータＩＮＶ９，ＩＮＶ１１のロジックスレシ
ョーホルド電圧ＶTLをコンパレータの出力電圧の動作の
中心電圧に設定して、論理“１”，“０”の判別を常に
確実に実行するようにしたこと、さらにこれに続くイン
バータＩＮＶ１０，ＩＮＶ１２によってフリップフロッ
プＦＦに印加する信号の論理極性を合わせることを行っ
ている。ここで、図１２に示す差動回路は、ＭＯＳトラ
ンジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４および定電流
源Ｉｃからなり、入力電圧Ｖ（＋），Ｖ（−）から出力
電圧Ｖｏｃｐを得る。なお、一対のコンパレータの出力
とフリップフロップの間にインバータＩＮＶ９とＩＮＶ
１０、および、インバータＩＮＶ１１とＩＮＶ１２をそ
れぞれ従属接続して用いることは、図１の受信回路に限
らず、図６〜図１０の受信回路についても同様に可能で
ある。
を示す。図１１において、図１と異なる点は、一対のコ
ンパレータの出力とフリップフロップの間にインバータ
ＩＮＶ９とＩＮＶ１０、および、インバータＩＮＶ１１
とＩＮＶ１２をそれぞれ従属接続して用いたことにあ
る。その理由は、通常、コンパレータＣＰ１，ＣＰ２
は、図１２に示す差動回路を使用するため、コンパレー
タＣＰ１，ＣＰ２の出力が接地電位側に十分にスイング
しない場合に、コンパレータの出力とインバータＩＮＶ
９，ＩＮＶ１１のロジックスレショーホルド電圧ＶTLと
の動作の中心が合わずに論理に誤動作を生じる。このた
め、インバータＩＮＶ９，ＩＮＶ１１のロジックスレシ
ョーホルド電圧ＶTLをコンパレータの出力電圧の動作の
中心電圧に設定して、論理“１”，“０”の判別を常に
確実に実行するようにしたこと、さらにこれに続くイン
バータＩＮＶ１０，ＩＮＶ１２によってフリップフロッ
プＦＦに印加する信号の論理極性を合わせることを行っ
ている。ここで、図１２に示す差動回路は、ＭＯＳトラ
ンジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４および定電流
源Ｉｃからなり、入力電圧Ｖ（＋），Ｖ（−）から出力
電圧Ｖｏｃｐを得る。なお、一対のコンパレータの出力
とフリップフロップの間にインバータＩＮＶ９とＩＮＶ
１０、および、インバータＩＮＶ１１とＩＮＶ１２をそ
れぞれ従属接続して用いることは、図１の受信回路に限
らず、図６〜図１０の受信回路についても同様に可能で
ある。
【００１８】図１３に、以上で述べた受信回路を適用し
たＤｅｖｉｃｅＮｅｔ（Ｒ）トランシーバの機能ブロッ
ク図を示す。図１３において、端子ＣＡＮＨ，ＣＡＮＬ
に接続されるバスを駆動するのに、例えばＭＯＳトラン
ジスタＱ３、ダイオードＤ５、抵抗Ｒ１３で構成される
電源側駆動回路と、ＭＯＳトランジスタＱ４、ダイオー
ドＤ６、抵抗Ｒ１４で構成される接地側駆動回路があ
り、ＭＯＳトランジスタＱ３とＱ４のゲート電極は、コ
ンプリメンタリー信号で駆動する送信回路ＤＲＩＶＥＲ
が接地され、送信回路ＤＲＩＶＥＲの入力側には上位コ
ントローラ（図示せず）から送信データが送信データ入
力端子Ｔｘに接続される。また、端子ＣＡＮＨ，ＣＡＮ
Ｌはバス側のデータを受信する受信回路ＲＥＣＥＩＶＥ
Ｒを介して受信データ出力端子Ｒｘに接続され、上位コ
ントローラに受信データを伝送する。
たＤｅｖｉｃｅＮｅｔ（Ｒ）トランシーバの機能ブロッ
ク図を示す。図１３において、端子ＣＡＮＨ，ＣＡＮＬ
に接続されるバスを駆動するのに、例えばＭＯＳトラン
ジスタＱ３、ダイオードＤ５、抵抗Ｒ１３で構成される
電源側駆動回路と、ＭＯＳトランジスタＱ４、ダイオー
ドＤ６、抵抗Ｒ１４で構成される接地側駆動回路があ
り、ＭＯＳトランジスタＱ３とＱ４のゲート電極は、コ
ンプリメンタリー信号で駆動する送信回路ＤＲＩＶＥＲ
が接地され、送信回路ＤＲＩＶＥＲの入力側には上位コ
ントローラ（図示せず）から送信データが送信データ入
力端子Ｔｘに接続される。また、端子ＣＡＮＨ，ＣＡＮ
Ｌはバス側のデータを受信する受信回路ＲＥＣＥＩＶＥ
Ｒを介して受信データ出力端子Ｒｘに接続され、上位コ
ントローラに受信データを伝送する。
【００１９】次に、図１３の動作を説明する。まず、送
信動作について述べる。上記コントローラからのディジ
タル信号”１”，”０”が送信データ入力端子Ｔｘに与
えられると、この信号は送信回路ＤＲＩＶＥＲによりコ
ンプリメンタリー信号に変換され、ＭＯＳトランジスタ
Ｑ３，Ｑ４のゲートを駆動する。したがって、ディジタ
ル信号が”１”の場合は、ＭＯＳトランジスタＱ３，Ｑ
４ともオフ動作のリセッシブ状態、ディジタル信号が”
０”の場合は、ＭＯＳトランジスタＱ３，Ｑ４ともオン
動作のドミナント状態となる。このため、リセッシブ状
態ではバスＣＡＮＨ，ＣＡＮＬの電圧レベルは、受信回
路ＲＥＣＥＩＶＥＲ内の抵抗網で決まる分圧電圧値にな
り、通常はいずれもＶｃｃ／２で、その差電圧（ＣＡＮ
Ｈ−ＣＡＮＬ）はほぼ０である。また、ドミナント状態
は、ＭＯＳトランジスタＱ３，Ｑ４がともオンするた
め、バスＣＡＮＨ−ＣＡＮＬ間、すなわちバスに接続さ
れた終端抵抗ＲＴ（図１３には図示せず）の両端には通
常２Ｖの差電圧が発生する。このようにして、上位コン
トローラからのディジタル信号”１”，”０”はバス上
に送信される。次に、受信動作について述べる。バス上
のリセッシブ／ドミナント状態の信号は、これまでに説
明したように受信回路ＲＥＣＥＩＶＥＲにより受信さ
れ、ディジタル信号”１”／”０”に変換されて受信デ
ータ出力端子Ｒｘを介して上位コントローラに伝送され
る。
信動作について述べる。上記コントローラからのディジ
タル信号”１”，”０”が送信データ入力端子Ｔｘに与
えられると、この信号は送信回路ＤＲＩＶＥＲによりコ
ンプリメンタリー信号に変換され、ＭＯＳトランジスタ
Ｑ３，Ｑ４のゲートを駆動する。したがって、ディジタ
ル信号が”１”の場合は、ＭＯＳトランジスタＱ３，Ｑ
４ともオフ動作のリセッシブ状態、ディジタル信号が”
０”の場合は、ＭＯＳトランジスタＱ３，Ｑ４ともオン
動作のドミナント状態となる。このため、リセッシブ状
態ではバスＣＡＮＨ，ＣＡＮＬの電圧レベルは、受信回
路ＲＥＣＥＩＶＥＲ内の抵抗網で決まる分圧電圧値にな
り、通常はいずれもＶｃｃ／２で、その差電圧（ＣＡＮ
Ｈ−ＣＡＮＬ）はほぼ０である。また、ドミナント状態
は、ＭＯＳトランジスタＱ３，Ｑ４がともオンするた
め、バスＣＡＮＨ−ＣＡＮＬ間、すなわちバスに接続さ
れた終端抵抗ＲＴ（図１３には図示せず）の両端には通
常２Ｖの差電圧が発生する。このようにして、上位コン
トローラからのディジタル信号”１”，”０”はバス上
に送信される。次に、受信動作について述べる。バス上
のリセッシブ／ドミナント状態の信号は、これまでに説
明したように受信回路ＲＥＣＥＩＶＥＲにより受信さ
れ、ディジタル信号”１”／”０”に変換されて受信デ
ータ出力端子Ｒｘを介して上位コントローラに伝送され
る。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
交流結合用として小容量のコンデンサを用いることがで
きるので、交流結合用コンデンサをＬＳＩチップに内蔵
した交流結合回路や微分回路が実現でき、１チップ化が
可能になる。このため、外付コンデンサが不要になるの
で、部品点数が削減でき、装置の小形化、低コスト化が
図れる。また、本発明の受信回路は、交流結合であるの
で、一対の送受信端子ＣＡＮＨ，ＣＡＮＬの電圧差がほ
ぼゼロになるリセッシブ信号受信時には、抵抗網を介し
た内部受信電圧はインバータのロジックスレショーホル
ド電圧ＶTLを動作の中心とした二相の交流波形が得られ
るので、コンパレータの高速電圧比較が達成でき、リセ
ッシブ信号受信時の応答速度の低下が解消できる。ま
た、本発明の交流結合は、受信信号の動作レベルおよび
受信信号振幅に依存しない方式であり、コンパレータの
動作レベルにインバータのロジックスレショーホルド電
圧ＶTLを常に安定に設定できるので、コンパレータとは
適合性がよく、そのため、本発明の受信回路は、Ｄｅｖ
ｉｃｅＮｅｔ（Ｒ）トランシーバの受信回路に限らず、
ＣＡＮ，ＳＤＳ，ＰＲＯＦＩＢＵＳなどの他のフィール
ドネットワーク用トランシーバにも適用でき、広い応用
範囲が期待できる。また、急峻なエッジ信号（微分パル
ス信号）を用いているので、同相成分のノイズ除去に効
果があり、高Ｓ／Ｎ比の装置、システムが実現できる。
交流結合用として小容量のコンデンサを用いることがで
きるので、交流結合用コンデンサをＬＳＩチップに内蔵
した交流結合回路や微分回路が実現でき、１チップ化が
可能になる。このため、外付コンデンサが不要になるの
で、部品点数が削減でき、装置の小形化、低コスト化が
図れる。また、本発明の受信回路は、交流結合であるの
で、一対の送受信端子ＣＡＮＨ，ＣＡＮＬの電圧差がほ
ぼゼロになるリセッシブ信号受信時には、抵抗網を介し
た内部受信電圧はインバータのロジックスレショーホル
ド電圧ＶTLを動作の中心とした二相の交流波形が得られ
るので、コンパレータの高速電圧比較が達成でき、リセ
ッシブ信号受信時の応答速度の低下が解消できる。ま
た、本発明の交流結合は、受信信号の動作レベルおよび
受信信号振幅に依存しない方式であり、コンパレータの
動作レベルにインバータのロジックスレショーホルド電
圧ＶTLを常に安定に設定できるので、コンパレータとは
適合性がよく、そのため、本発明の受信回路は、Ｄｅｖ
ｉｃｅＮｅｔ（Ｒ）トランシーバの受信回路に限らず、
ＣＡＮ，ＳＤＳ，ＰＲＯＦＩＢＵＳなどの他のフィール
ドネットワーク用トランシーバにも適用でき、広い応用
範囲が期待できる。また、急峻なエッジ信号（微分パル
ス信号）を用いているので、同相成分のノイズ除去に効
果があり、高Ｓ／Ｎ比の装置、システムが実現できる。
【図１】本発明の一実施形態による受信回路
【図２】図１の動作波形を示す図
【図３】一対の送受信端子ＣＡＮＨ，ＣＡＮＬにおいて
受信する波形図
受信する波形図
【図４】本発明の交流増幅回路の具体例
【図５】２つのダイオードを互いに逆極性で並列接続し
た場合の入出力特性を示す図
た場合の入出力特性を示す図
【図６】本発明の交流結合回路の実施形態を示す回路図
【図７】本発明の交流結合回路の実施形態を示す回路図
【図８】本発明の交流結合回路の実施形態を示す回路図
【図９】本発明の交流結合回路の実施形態を示す回路図
【図１０】本発明の交流結合回路の実施形態を示す回路
図
図
【図１１】本発明の他の実施形態による受信回路
【図１２】本発明の受信回路のコンパレータに使用した
具体的な回路図
具体的な回路図
【図１３】本発明の受信回路を適用したＤｅｖｉｃｅＮ
ｅｔ（Ｒ）トランシーバの機能ブロック図
ｅｔ（Ｒ）トランシーバの機能ブロック図
ＣＡＮＨ，ＣＡＮＬ…バスの送受信端子、１０ａ，１０
ｂ…抵抗網、２０ａ，２０ｂ…交流増幅回路、３０ａ，
３０ｂ…微分回路、ＩＮＶ１〜ＩＮＶ１２…インバー
タ、ＣＰ１，ＣＰ２…コンパレータ、ＦＦ…フリップフ
ロップ、ＮＡ１，ＮＡ２…ＮＡＮＤ回路、Ｒ１〜Ｒ１２
…抵抗、Ｃ１〜Ｃ４…コンデンサ、Ｄ１〜Ｄ６…ダイオ
ード、Ｑ１〜Ｑ４，Ｑ１１〜Ｑ１４…トランジスタ、Ｖ
ｃｃ…電源端子、ＧＮＤ…接地端子、Ｉｃ…定電流源、
Ｒｘ…受信データ出力端子、Ｔｘ…送信データ入力端子
ｂ…抵抗網、２０ａ，２０ｂ…交流増幅回路、３０ａ，
３０ｂ…微分回路、ＩＮＶ１〜ＩＮＶ１２…インバー
タ、ＣＰ１，ＣＰ２…コンパレータ、ＦＦ…フリップフ
ロップ、ＮＡ１，ＮＡ２…ＮＡＮＤ回路、Ｒ１〜Ｒ１２
…抵抗、Ｃ１〜Ｃ４…コンデンサ、Ｄ１〜Ｄ６…ダイオ
ード、Ｑ１〜Ｑ４，Ｑ１１〜Ｑ１４…トランジスタ、Ｖ
ｃｃ…電源端子、ＧＮＤ…接地端子、Ｉｃ…定電流源、
Ｒｘ…受信データ出力端子、Ｔｘ…送信データ入力端子
フロントページの続き (72)発明者 菊地 睦 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 5K029 AA20 DD04 DD13 HH01 HH11 JJ08 LL02 LL15
Claims (7)
- 【請求項１】 バスＣＡＮＨおよびＣＡＮＬ端の受信信
号をそれぞれ分圧する一対の抵抗網と、該一対の抵抗網
の出力信号からそれぞれエッジ情報を生成する一対の交
流結合回路と、該一対の交流結合回路の対の出力信号を
用いて比較して一方では立上りエッジを検出し、他方で
は立下りエッジを検出する一対のコンバータと、該一対
のコンバータの一方の出力をセット入力信号とし、他方
の出力をリセット入力信号とし、前記ＣＡＮＨおよびＣ
ＡＮＬ端の受信信号に対応したディジタル信号を再生す
るＲＳ形フリップフロップを具備することを特徴とする
受信回路。 - 【請求項２】 請求項１において、前記コンパレータと
前記フリップフロップの間にＣＭＯＳインバータを２段
設けたことを特徴とする受信回路。 - 【請求項３】 請求項１または請求項２において、前記
交流結合回路を、互いに逆極性に並列接続したダイオー
ド対で帰還した第一のＣＭＯＳインバータと、該インバ
ータの入力端に接続した第一のコンデンサとからなる交
流増幅回路、および、抵抗で帰還した第二のＣＭＯＳイ
ンバータと、該インバータの入力端に接続した第二のコ
ンデンサとからなる微分回路によって構成し、前記交流
増幅回路の後段に前記微分回路を接続することを特徴と
する受信回路。 - 【請求項４】 請求項１または請求項２において、前記
交流結合回路を、抵抗で帰還した第二のＣＭＯＳインバ
ータと、該インバータの入力端に接続した第二のコンデ
ンサとからなる微分回路、および、互いに逆極性に並列
接続したダイオード対で帰還した第一のＣＭＯＳインバ
ータと、該インバータの入力端に接続した第一のコンデ
ンサとからなる交流増幅回路によって構成し、前記微分
回路の後段に前記交流増幅回路を接続することを特徴と
する受信回路。 - 【請求項５】 請求項１または請求項２において、前記
交流結合回路を、抵抗で帰還した第二のＣＭＯＳインバ
ータと、該インバータの入力端に接続した第二のコンデ
ンサとからなる微分回路、および、抵抗で帰還したＣＭ
ＯＳインバータと、該インバータの入力端に接続した抵
抗とからなる直流増幅回路によって構成し、前記微分回
路の後段に前記直流増幅回路を接続することを特徴とす
る受信回路。 - 【請求項６】 請求項１または請求項２において、前記
交流結合回路を、抵抗で帰還した第二のＣＭＯＳインバ
ータと、該インバータの入力端に接続した第二のコンデ
ンサとからなる微分回路、および、ＣＭＯＳインバータ
によって構成することを特徴とする受信回路。 - 【請求項７】 請求項１または請求項２において、前記
交流結合回路を、互いに逆極性に並列接続したダイオー
ド対で帰還した第一のＣＭＯＳインバータと、該インバ
ータの入力端に接続した第一のコンデンサとからなる交
流増幅回路、または、抵抗で帰還した第二のＣＭＯＳイ
ンバータと、該インバータの入力端に接続した第二のコ
ンデンサとからなる微分回路のいずれか一方の回路によ
って構成することを特徴とする受信回路。
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|---|---|---|---|
| JP22370099A JP3577541B2 (ja) | 1999-08-06 | 1999-08-06 | 受信回路 |
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| JP22370099A JP3577541B2 (ja) | 1999-08-06 | 1999-08-06 | 受信回路 |
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| JP2001053812A true JP2001053812A (ja) | 2001-02-23 |
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ID=16802296
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|---|---|---|---|
| JP22370099A Expired - Fee Related JP3577541B2 (ja) | 1999-08-06 | 1999-08-06 | 受信回路 |
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| JP (1) | JP3577541B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011142553A (ja) * | 2010-01-08 | 2011-07-21 | Nippon Soken Inc | 送信ドライバ回路 |
| CN102497196A (zh) * | 2011-12-21 | 2012-06-13 | 东南大学 | 一种改进型时间判决器 |
| JP2013165382A (ja) * | 2012-02-10 | 2013-08-22 | Denso Corp | 論理信号絶縁伝送回路 |
| JP2016072719A (ja) * | 2014-09-29 | 2016-05-09 | 株式会社ソシオネクスト | 送信回路および半導体集積回路 |
| WO2023280137A1 (zh) * | 2021-07-09 | 2023-01-12 | 华为技术有限公司 | 跨阻放大器及跨阻放大器的控制方法 |
-
1999
- 1999-08-06 JP JP22370099A patent/JP3577541B2/ja not_active Expired - Fee Related
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