JP4083914B2 - 終端回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、信号線の終端に接続され、信号線に対してインピーダンスの整合を行うことにより信号線における反射を抑制する終端回路に関するものである。
【０００２】
【従来の技術】
近年、ディジタルシステムの高速化により信号伝送線における信号の反射がシステムの品質の低下を及ぼすようになってきている。
図８は、一般的なディジタルシステムの信号伝送線（以下、単に信号線という）のモデルを示している。図示のように、ドライバ（駆動回路）１０の出力信号は、信号線２０を通してレシーバ（受信回路）３０に伝送される。ここで、ドライバ１０の出力インピーダンスをＺS とし、信号線の特性インピーダンスをＺO とし、レシーバ３０の入力インピーダンスをＺL とする。また、信号線２０の伝搬遅延をＴd とする。
【０００３】
図８に示す信号伝送システムおいて、ドライバ１０の出力インピーダンスＺS と信号線２０の特性インピーダンスＺO の不整合によりドライバ１０の出力端Ａにおいて信号の反射が発生する。同様に、レシーバ３０の入力インピーダンスＺL と信号線２０の特性インピーダンスＺO の不整合によって、レシーバ３０の入力端、即ち、信号線２０の終端Ｂにおいて信号の反射が発生する。信号の反射が生じた場合に、例えば、レシーバ３０の入力端Ｂにおいて信号波形に歪みが生じ、システムの誤動作の原因になる。典型的な例として、ＣＭＯＳトランジスタにより構成されたドライバ１０により、信号線２０に信号を出力し、ＣＭＯＳトランジスタで構成されたレシーバ３０で受信する場合、レシーバ３０において終端を適宜に行わない場合、当該レシーバ３０の入力インピーダンスＺL はほぼ無限大（即ち、ＺL ＝∞）となる。このため、信号線２０の終端Ｂにおいて信号の反射が発生し、伝送された信号の波形に歪みが生じる。
【０００４】
図９は、ドライバ１０から方形波の信号を出力した場合の信号線２０の終端における信号波形の一例を示している。図示のように、ドライバ１０から図９（Ａ）に示すような方形波の信号を出力しても、信号線２０の終端Ｂにおいて適宜に終端が行われていない場合、Ｂ点において信号の反射が発生し、同図（ｂ）に示すように、信号の立ち上がりおよび立ち下がりに伴い、大きなうねりが生じ、信号波形に歪みが生じてしまう。このような歪んだ信号でレシーバ３０の出力側に接続されている回路を駆動する場合、誤動作が発生するおそれがある。
【０００５】
信号の反射を抑制できるもっとも単純な方法は、図８に示すように、信号線２０の終端Ｂと基準電位線（接地線）との間に、インピーダンスＺL を持つ抵抗素子３２を接続することである。当該抵抗素子３２のインピーダンス（抵抗値）ＺL を信号線の特性インピーダンスＺO と一致するように設定することにより、即ち、（ＺL ＝ＺO ）にすることにより、信号線２０の終端Ｂにおける反射を完全に抑制できる。
【０００６】
【発明が解決しようとする課題】
ところで、上述した抵抗素子による終端方法では、レシーバ３０にハイレベルの信号が入力されている間に終端用の抵抗素子に大きな電流が流れ続け、システムの消費電力が非常に大きくなってしまうという不利益がある。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、消費電力を増大させることなく、信号線における反射を抑制でき、誤動作を防止できる終端回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の終端回路は、信号が伝送される信号線に入力端子が接続される第１の反転回路と、上記第１の反転回路の出力端子に現われる信号を積分し、当該積分信号の反転信号を出力する積分信号生成回路と、上記積分信号生成回路の出力端子と上記第１の反転回路の入力端子との間に接続され、上記信号線の特性インピーダンスに応じて抵抗値が規定されている第１の抵抗素子とを有する。
この第１の終端回路は、好適には、上記積分信号生成回路は、上記第１の反転回路の出力端子と当該積分信号生成回路の出力端子との間に直列に接続されている第２の抵抗素子及び容量素子と、反転入力端子が上記第２の抵抗素子と上記容量素子との接続中点に接続され、非反転入力端子が基準電位に接続され、出力端子が当該積分信号生成回路の出力端子に接続されている演算増幅回路とを含む。
【０００９】
また、本発明の第２の終端回路は、信号が伝送される信号線に入力端子が接続されるバッファ回路と、上記バッファ回路の出力端子に現われる信号を積分した積分信号を出力する積分信号生成回路と、上記積分信号生成回路の出力端子と上記バッファ回路の入力端子との間に接続され、上記信号線の特性インピーダンスに応じて抵抗値が規定されている第１の抵抗素子とを有する。
この第２の終端回路は、好適には、上記積分信号生成回路は、上記バッファ回路の出力端子と基準電位との間に直列に接続されている第２の抵抗素子及び容量素子と、非反転入力端子が上記第２の抵抗素子と上記容量素子との接続中点に接続され、反転入力端子と出力端子とが当該積分信号生成回路の出力端子に接続されている演算増幅回路とを含む。
【００１０】
また、本発明の第３の終端回路は、信号が伝送される信号線に入力端子が接続される第１の反転回路と、上記第１の反転回路の出力端子に一端が接続される第１の抵抗素子と、上記第１の抵抗素子の他端に入力端子が接続される第２の反転回路と、上記第２の反転回路の入力端子と出力端子との間に接続される容量素子と、上記第２の反転回路の出力端子と上記第１の反転回路の入力端子との間に接続され、上記信号線の特性インピーダンスに応じて抵抗値が規定されている第２の抵抗素子とを有する。
この第３の終端回路は、好適には、上記第１の反転回路及び第２の反転回路を電源から電気的に切り離すためのスイッチ回路を有し、上記スイッチ回路により上記第１及び第２の反転回路を電源から切り離すことにより当該終端回路の入力端子及び出力端子をハイインピーダンス状態にする。
【００１１】
【発明の実施の形態】
第１実施形態
図１は本発明に係る終端回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の終端回路は、インバータＩＮＶ１，ＩＮＶ２と抵抗素子ＲL により構成されている。本実施形態の終端回路は、図８に示す終端用抵抗素子３２の代わりに、信号線２０の終端Ｂに接続される。
【００１２】
インバータＩＮＶ１の入力端子は、図８に示す信号線２０の終端Ｂに接続され、インバータＩＮＶ２の入力端子はインバータＩＮＶ１の出力端子に接続されている。抵抗素子ＲL は終端ＢとインバータＩＮＶ２の出力端子との間に接続されている。なお、当該抵抗素子ＲL の抵抗値ＺL は、インバータＩＮＶ２の出力インピーダンスを含めて、信号線２０の特性インピーダンスＺO に応じて設定される。例えば、ＺL ＝ＺO とする。
【００１３】
以下、本実施形態の終端回路の動作について説明する。
ここで、まず、図８に示す信号伝送システムにおいて、ドライバ１０の出力信号レベルは、出力電流がゼロのとき、ローレベルを接地電位ＧＮＤとし、ハイレベルを電源電圧ＶCCとする。ドライバ１０の出力インピーダンスをＺS とし、また、信号線２０の特性インピーダンスをＺO 、遅延時間をｔd とする。図１に示すインバータＩＮＶ１，ＩＮＶ２は電源電圧ＶCCで動作し、その出力はハイレベルを電源電圧ＶCC、ローレベルを接地電位ＧＮＤとする。
【００１４】
図１に示す終端回路において、信号線２０の終端Ｂの信号レベルに応じて、インバータＩＮＶ１そしてインバータＩＮＶ２の出力端子の信号レベルが設定される。例えば、終端Ｂの信号がローレベルからハイレベルに切り換わると、インバータＩＮＶ１とＩＮＶ２の遅延時間を経過したあと、インバータＩＮＶ２の出力端子もハイレベルに切り換わる。同様に、終端Ｂの信号がハイレベルからローレベルに切り換わると、インバータＩＮＶ１とＩＮＶ２の遅延時間を経過したあと、インバータＩＮＶ２の出力端子もローレベルに切り換わる。
【００１５】
本実施形態の終端回路において、図８に示すドライバ１０とレシーバ３０の電源電圧が等しい場合、ドライバ１０の出力信号レベルが変化したとき、伝送線２０の遅延時間および終端回路の遅延時間を経過したあと、信号線２０の両端がほぼ同電位に保持され、伝送線２０が平衡状態に達する。このとき、抵抗素子ＲL の両端もほぼ同電位に保持されるので、従来の抵抗素子のみによる終端に比べて、抵抗素子ＲL に流れる定常的な電流を低減でき、終端回路による消費電力を低減できる。
【００１６】
図４（ｂ）は、本実施形態の終端回路を用いた場合信号線２０の終端Ｂにおける信号の波形を示している。同図（ａ）は、例えば、ドライバ１０が出力する方形波信号である。
【００１７】
図４（ｂ）に示すように、信号線２０の終端Ｂにおいて、図９（ｂ）に比べると、２回目以降の反射は取り除かれたが、一回目の反射は残されている。これは、ドライバ１０の出力信号のレベルがハイレベルからローレベルまたはローレベルからハイレベルに切り換わった瞬間にレシーバ３０の入力側の信号レベルはまだ変化していないので、ドライバ１０の出力端Ａとレシーバ３０の入力端Ｂとの間に電位差が生じて、それに応じた電流がドライバ１０から信号線２０に出力される。しかし、ドライバ１０の信号がレシーバ３０に到達すると、図１に示す終端回路においてインバータＩＮＶ１およびＩＮＶ２の状態が代わり、レシーバ３０の入力端Ｂの電位は高速に変化し、ドライバ１０の出力端Ａの電位と等しくなる。これによって、ドライバ１０の出力電流が一定の値からゼロへと急激に変化するので、反射が引き起こされる。この信号到達時に発生する反射は、この終端回路では回避できず、図４（ｂ）に示すようにオバーシュートとアンダシュートが発生するが、図９に比べると、反射によって生じた信号の歪みは大幅に低減されている。
【００１８】
第２実施形態
図２は本発明に係る終端回路の第２の実施形態を示す回路図である。
図示のように、本実施形態の終端回路は、インバータＩＮＶ３、演算増幅回路（オペアンプ）ＯＰＡ１、キャパシタＣt 、抵抗素子Ｒt およびＲL により構成されている。
【００１９】
インバータＩＮＶ３の入力端子は、例えば、図８に示す信号線２０の終端Ｂに接続されている。オペアンプＯＰＡ１の反転入力端子（−）は抵抗素子Ｒt を介してインバータＩＮＶ３の出力端子に接続され、非反転入力端子（＋）は接地されている。キャパシタＣt はオペアンプＯＰＡ１の反転入力端子（−）と出力端子との間に接続されている。さらに、抵抗素子ＲL は、信号線の終端ＢとオペアンプＯＰＡ１の出力端子との間に接続されている。
【００２０】
インバータＩＮＶ３は、入力端子に入力される信号の論理反転信号を出力する。ここで、便利のためインバータＩＮＶ３の出力信号レベルは、ハイレベルのとき電源電圧ＶCCに等しく、ローレベルのとき接地電位ＧＮＤに等しいとする。
抵抗素子Ｒt 、キャパシタＣt およびオペアンプＯＰＡ１によって、積分回路が構成されている。当該積分回路は、インバータＩＮＶ３の出力信号を積分し、そして、当該積分信号の反転信号を出力する。ここで、オペアンプＯＰＡ１の出力信号レベルはもっとも低いとき接地電位ＧＮＤに等しく、もっとも高いとき電源電圧ＶCCに等しいとする。
抵抗素子ＲL の抵抗値ＺL は、信号線２０の特性インピーダンスＺO に応じて設定される。通常、ＺL はオペアンプＯＰＡ１の出力インピーダンスを含めて信号線の特性インピーダンスＺO と等しく設定されている。
【００２１】
以下、本実施形態の終端回路の動作について説明する。
図２に示すように、オペアンプＯＰＡ１の反転入力端子（−）をノードＮ、その出力端子をノードＹとする。
ドライバ１０の出力信号が信号線２０の遅延時間ｔd を経過したあと、信号線２０の終端Ｂに到達し、レシーバ３０に伝送される。例えば、ドライバ１０の出力信号がローレベルからハイレベルに変化したとき、信号線２０の遅延時間ｔd を経過したあと、終端Ｂの信号レベルもローレベルからハイレベルに変化する。このとき、オペアンプＯＰＡ１の出力端子Ｙの電位はまだローレベルのままであるので、時間ｔ＝ｔd の瞬間信号線の終端Ｂから見て、インピーダンスＺL で接地電位ＧＮＤに終端した場合と同じ効果が得られる。
【００２２】
このとき、ＺL ＝ＺO で、且つドライバ１０の出力信号レベルがＶCCであるので、レシーバ３０の入力端Ｂの電位ＶBHは、次式によって求められる。
【００２３】
【数１】
ＶBH＝ＶCC・ＺO ／（ＺS ＋ＺO ） …（１）
【００２４】
このとき、レシーバ３０の入力端、即ち、信号線２０の終端Ｂにおいてインピーダンスの整合が取れているので、ドライバ側への信号の反射は発生しない。その後、インバータＩＮＶ３の出力端子が終端Ｂのレベル変化に応じてハイレベルからローレベルに切り換わり、インバータＩＮＶ３の出力信号の積分反転信号がオペアンプＯＰＡ１の出力端子Ｙに出力される。即ち、キャパシタＣt でオペアンプＯＰＡ１の出力信号をその反転入力端子Ｎにフィードバックしているので、オペアンプＯＰＡ１の出力端子Ｙの信号レベルは緩やかに上昇する。通常、当該出力端子Ｙの電位の変化は、ドライバ１０の出力電流の変化を引き起し、これを原因に信号の反射が発生するが、本実施形態の終端回路においては、出力端子Ｙの電位変化は緩やかであるため、見かけ上信号の反射は発生しない。即ち、出力端子Ｙの信号変化の速度が信号線２０における遅延時間ｔd より遅ければ、反射は無視できる。
【００２５】
終端回路の出力端子Ｙの信号レベルの変化速度は、キャパシタＣt と抵抗素子Ｒt の各々の値によって決定されるので、これらの値を調整することにより、出力端子Ｙの信号変化速度を制御できる。これによって、終端回路の出力端子Ｙの信号レベルの上昇に従って信号線２０の終端Ｂのレベルも上昇して、最終的に電源電圧ＶCCに到達して平衡状態に達する。ドライバ１０の出力端Ａと信号線２０の終端Ｂの信号電圧ＶA ，ＶB がともに電源電圧ＶCCに等しくなったとき、信号線２０に流れる電流はゼロとなる。
【００２６】
本実施形態の終端回路を信号線２０の終端Ｂに接続した状態で、当該終端Ｂは式（１）に示す電圧ＶBHに瞬時に達するので、当該電圧レベルＶBHが終端回路の入力スレッショルドレベル、即ち、インバータＩＮＶ３の論理しきい値電圧より高くなるようにドライバ１０の出力インピーダンスＺS を適宜に設定すれば、レシーバ３０の動作速度に影響を与えない。
【００２７】
ドライバ１０の出力信号がハイレベルからローレベルに切り換わるときも上記とほぼ同様で、ドライバ１０の出力信号レベルが変化したあと、信号線２０の遅延時間ｔd を経過したあと、信号線２０の終端Ｂの信号レベルが変化する。この瞬間、終端回路の出力端子Ｙの電位はハイレベル、即ち、ＶCCのままなので、信号線２０の終端Ｂの電圧ＶBLは次式により求められる。
【００２８】
【数２】
ＶBL＝ＶCC−ＶCC・ＺO ／（ＺS ＋ＺO ）…（２）
【００２９】
このとき反射は発生しない。その後、終端回路の出力端子Ｙの信号電圧は緩やかに降下して最後に接地電位ＧＮＤに達し、平衡状態となる。式（２）に示す電圧ＶBLが終端回路のスレッショルドレベル、即ち、インバータＩＮＶ３の論理しきい値電圧より低くなるようにドライバ１０の出力インピーダンスＺS を適宜に設定すれば、レシーバの動作速度に影響を与えない。
【００３０】
図４（ｃ）は本実施形態の終端回路を用いた場合の信号線終端Ｂにおける信号電圧ＶB の波形を示している。図示のように、本実施形態の終端回路を用いることにより、信号線の終端Ｂにおける反射が完全に除去されるため、信号波形にオーバーシュートとアンダシュートが発生せず、波形歪みがほとんどない状態で信号の伝送を実現できる。
【００３１】
以上説明したように、本実施形態によれば、インバータＩＮＶ３と当該インバータの出力信号の積分反転信号を生成する積分回路、さらに、信号線の特性インピーダンスＺO に応じて抵抗値ＺL が規定される抵抗素子ＲL により終端回路を構成し、信号線の終端Ｂの信号レベルの変化に応じて、当該終端回路の出力信号レベルを緩やかに変化させることによって、終端Ｂにおける信号の反射を防止でき、反射による信号の歪みを抑制し、誤動作の発生を防止できる終端回路を実現できる。
【００３２】
第３実施形態
図３は本発明に係る終端回路の第３の実施形態を示す回路図である。
図示のように、本実施形態の終端回路は、バッファＢＵＦ１、抵抗素子Ｒt 、キャパシタＣt 、オペアンプＯＰＡ２および抵抗素子ＲL により構成されている。
【００３３】
バッファＢＵＦ１の入力端子は、例えば、図８に示す信号線２０の終端Ｂに接続されている。
抵抗素子Ｒt の一方の端子はバッファＢＵＦ１の出力端子に接続され、キャパシタＣt は抵抗素子Ｒt の他方の端子と接地線との間に接続されている。即ち、抵抗素子Ｒt とキャパシタＣt により積分回路が構成されている。当該積分回路は、バッファＢＵＦ１の出力信号を積分し、積分信号を出力する。
【００３４】
オペアンプＯＰＡ２の非反転入力端子（＋）は、積分回路の出力端子に接続され、反転入力端子（−）その出力端子Ｙに接続されている。即ち、オペアンプＯＰＡ２はボルテージフォロワを構成し、これによって積分回路からの積分信号がオペアンプＯＰＡ２の出力端子Ｙに出力される。
【００３５】
抵抗素子ＲL は、信号線の終端ＢとオペアンプＯＰＡ２の出力端子Ｙとの間に接続されている。抵抗素子ＲL の抵抗値ＺL は、オペアンプＯＰＡ２の出力インピーダンスを含めて、信号線の特性インピーダンスＺO と等しく設定されている。
【００３６】
本実施形態の終端回路は、図２に示す第２の実施形態の終端回路とほぼ同じように、終端回路に積分回路を設けることにより、信号線２０の終端Ｂにおける信号レベルの変化に応じて終端回路の出力端子の信号レベルを緩やかに変化させる。これによって信号線の終端Ｂにおける反射の発生を防止する。
【００３７】
例えば、図８に示す信号伝送システムにおいて、ドライバ１０の出力端Ａがローレベルからハイレベルに変化したとき、信号線２０の遅延時間ｔd を経過したとき終端Ｂの電位がローレベルからハイレベルに切り換わる。これに応じて、バッファＢＵＦ１の出力端子がローレベルからハイレベルに切り換わる。バッファＢＵＦ１の出力信号は抵抗素子Ｒt とキャパシタＣt で構成された積分回路により積分されるので、積分回路の出力端子Ｐの電圧は接地電位ＧＮＤから緩やかに上昇する。これに応じて、オペアンプＯＰＡ２からなるボルテージフォロワの出力端子Ｙの信号レベルが接地電位ＧＮＤから緩やかに上昇し、最後に電源電圧ＶCCに達する。
【００３８】
ドライバ１０の出力信号がハイレベルからローレベルに切り換わったときも上記とほぼ同じように、終端Ｂの信号レベル変化に応じてまずバッファＢＵＦ１の出力信号がハイレベルからローレベルに切り換わり、そして抵抗素子Ｒt とキャパシタＣt からなる積分回路により、その出力端子Ｐから緩やかに降下する積分信号が出力されるので、オペアンプＯＰＡ２の出力端子Ｙは、電源電圧ＶCCから緩やかに降下し、最後に接地電位ＧＮＤに達し、平衡状態となる。平衡状態に達したあと信号線２０に電流が流れなくなる。
【００３９】
本実施形態の終端回路を用いることにより、信号線の終端Ｂにおける信号の反射を防止でき、伝送される信号の波形歪みを抑制でき、波形歪みによる誤動作の発生を防止できる。さらに、本実施形態の終端回路では、上述した第２の実施形態の終端回路とは異なり、出力電圧の制御はキャパシタによるフィードバックではなく、抵抗素子Ｒt とキャパシタＣt により構成された単純な積分回路およびオペアンプＯＰＡ２からなるボルテージフォロワにより実現できる。
【００４０】
なお、本実施形態の終端回路を用いた場合の信号終端Ｂにおける信号波形は、図４（ｃ）に示す通りである。即ち、本実施形態の終端回路を用いることで、上述した第３の実施形態の終端回路とほぼ同じ効果が得られ、信号線の終端Ｂにおける反射を抑制でき、伝送信号の歪みを抑制できる。
【００４１】
第４実施形態
図５は本発明に係る終端回路の第４の実施形態を示す回路図である。
図示のように、本実施形態の終端回路は、ｐＭＯＳトランジスタＱ１，Ｑ３、ｎＭＯＳトランジスタＱ２，Ｑ４、キャパシタＣt 、抵抗素子Ｒt およびＲL により構成されている。
【００４２】
トランジスタＱ１とＱ２によりインバータＩＮＶ０１が構成されている。トランジスタＱ１とＱ２は電源電圧ＶCCの供給線と接地線との間に直列接続されている。これらのトランジスタのゲートが共通に接続され、その接続点はインバータＩＮＶ０１の入力端子を構成し、トランジスタＱ１とＱ２のドレイン同士の接続点は当該インバータの出力端子を構成している。
【００４３】
トランジスタＱ３とＱ４によりインバータＩＮＶ０２が構成されている。トランジスタＱ３とＱ４は電源電圧ＶCCの供給線と接地線との間に直列接続されている。これらのトランジスタのゲートが共通に接続され、その接続点はインバータＩＮＶ０２の入力端子を構成し、トランジスタＱ３とＱ４のドレイン同士の接続点は当該インバータの出力端子を構成している。
【００４４】
インバータＩＮＶ０１の入力端子は、例えば、図８に示す信号線２０の終端Ｂに接続され、インバータＩＮＶ０２の入力端子は抵抗素子Ｒt を介してインバータＩＮＶ０１の出力端子に接続されている。キャパシタＣt はインバータＩＮＶ０２の入力端子と出力端子との間に接続されている。
なお、抵抗素子Ｒt 、キャパシタＣt およびインバータＩＮＶ０２は、積分反転回路を構成している。当該積分反転回路は、図２に示す第２の実施形態における抵抗素子Ｒt 、キャパシタＣt およびオペアンプＯＰＡ１からなる積分反転回路とほぼ同じように機能する。
抵抗素子ＲL は、信号線の終端ＢとインバータＩＮＶ０２の出力端子との間に接続されている。当該抵抗素子ＲL の抵抗値ＺL は、インバータＩＮＶ０２の出力インピーダンスを含めて、信号線２０の特性インピーダンスに等しく設定されている。
【００４５】
以下、本実施形態の終端回路の動作について説明する。
インバータＩＮＶ０１は、信号線２０の終端Ｂの信号レベルを反転して出力する。例えば、終端Ｂの信号レベルがハイレベルからローレベルへ変化したとき、インバータＩＮＶ０１の出力端子の信号レベルはローレベルからハイレベルに切り換わる。逆に、終端Ｂの信号レベルがローレベルからハイレベルへ変化したとき、インバータＩＮＶ０１の出力端子の信号レベルはハイレベルからローレベルに切り換わる。
【００４６】
インバータＩＮＶ０１の出力端子の信号レベルの変化に応じて、インバータＩＮＶ０２の出力信号レベルが変化する。例えば、インバータＩＮＶ０１の出力端子がローレベルからハイレベルに変化し、インバータＩＮＶ０２の論理しきい値電圧を越えたとき、インバータＩＮＶ０２の状態が変化する。このとき、キャパシタＣt によりインバータＩＮＶ０２の出力端子の信号変化がその入力端子にフィードバックされるので、インバータＩＮＶ０２の出力端子の電圧レベルは急激に変化することなく、電源電圧ＶCCのレベルから緩やかに降下し、最後に接地電位ＧＮＤに達し、平衡状態になる。このとき、信号線２０に電流が流れなくなる。同様に、インバータＩＮＶ０１の出力端子がハイレベルからローレベルに変化し、インバータＩＮＶ０２の論理しきい値電圧より低くなったとき、インバータＩＮＶ０２の状態が変化する。キャパシタＣt によるフィードバックの制御で、インバータＩＮＶ０２の出力端子の信号レベルは緩やかに変化し、接地電位ＧＮＤから上昇し、最後に電源電圧ＶCCのレベルに達し、平衡状態に達するので、信号線に電流が流れなくなる。
【００４７】
以上説明したように、本実施形態によれば、ＭＯＳトランジスタによりインバータＩＮＶ０１とＩＮＶ０２をそれぞれ構成し、インバータＩＮＶ０１の入力端子を信号線の終端Ｂに接続し、インバータＩＮＶ０２の入力端子を抵抗素子Ｒt を介してインバータＩＮＶ０１の出力端子に接続し、入力端子と出力端子間に接続されているキャパシタＣt とともに積分反転回路を構成し、インバータＩＮＶ０１の出力信号を積分し、積分信号の反転信号を出力するので、終端Ｂの信号レベルの変化に応じてインバータＩＮＶ０２の出力信号レベルを緩やかに変化させ、終端Ｂにおける反射を防止できる。平衡時に信号線の終端Ｂをドライバの出力端子とほぼ同じレベルに保持することによって、信号線を流れる電流を低減でき、消費電力の低減を実現できる。
【００４８】
また、上述した第２および第３の実施形態の終端回路に比べると、本実施形態の終端回路は、ＣＭＯＳ構造の２つのインバータＩＮＶ０１，ＩＮＶ０２、抵抗素子Ｒt ，ＲL およびキャパシタＣt により構成され、回路構成が簡単である。さらに、抵抗素子Ｒt の抵抗値は、例えば数ｋΩで、抵抗素子ＲL の抵抗値は、数十Ω〜百Ω程度であり、キャパシタＣt の容量値は数ｐｆ程度なので、何れもＩＣチップに内蔵できるものである。このため、外付け素子の数を低減でき、チップの小型化を実現できる。このように、本実施形態の終端回路を用いれば、簡単な回路構成で信号線における反射を防止でき、信号線の電流を抑制でき、消費電力を低減できる。さらに、オペアンプを用いていないため、オペアンプの周波数特性の影響を受けることなく、高周波の信号伝送に適している。
【００４９】
図６は、本実施形態の終端回路を用いた信号線で５０ＭＨｚの周波数を持つ方形波を伝送する場合の信号線終端Ｂにおける信号の波形を示している。ここで、電源電圧ＶCCは３．０Ｖとする。図示のように、本実施形態の終端回路を用いることにより、信号の反射が完全に除去され、信号線の終端Ｂの信号にはオーバーシュートとアンダシュートはなく、波形の歪みはほとんど発生しない。
【００５０】
第５実施形態
図７は本発明に係る終端回路の第５の実施形態を示す回路図である。
本実施形態の終端回路は、図５に示す第４の実施形態の終端回路にイネーブル機能を付加したものである。図示のように、トランジスタＱ１のソースと電源電圧ＶCCの供給線との間にｐＭＯＳトランジスタＱ５が接続され、トランジスタＱ３のソースと電源電圧ＶCCの供給線との間にｐＭＯＳトランジスタＱ７が接続されている。さらに、トランジスタＱ２のソースと接地線との間にｎＭＯＳトランジスタＱ６接続され、トランジスタＱ４のソースと接地線との間にｎＭＯＳトランジスタＱ８接続されている。トランジスタＱ５とＱ７のゲートに禁止信号ＤＳＢが印加され、トランジスタＱ６とＱ８のゲートに当該禁止信号ＤＳＢの反転信号が印加される。
【００５１】
このように構成された終端回路は、禁止信号ＤＳＢがローレベルにあるとき、トランジスタＱ５〜Ｑ８がともにオン状態にあり、図５に示す第４の実施形態の終端回路とほぼ等価である。この場合、本実施形態の終端回路は、上述した第４の実施形態の終端回路と同じように動作する。
一方、禁止信号ＤＳＢがハイレベルにあるとき、トランジスタＱ５〜Ｑ８がともにオフ状態にある。この場合、当該終端回路の入出力端子はハイインピーダンス状態となり、終端回路としての機能を有しない。
【００５２】
このように動作／禁止状態を外部からの禁止信号ＤＳＢにより設定できる終端回路は、多ビットのバスレシーバ回路などに有用である。例えば、１６ビットのバスレシーバとしてすべてのビットのレシーバに本実施形態の終端回路を内蔵させることにより、信号線が長くなって、反射がシステムの品質に影響を与える場合には、禁止信号ＤＳＢをローレベルに設定することにより、各終端回路を動作状態に設定し、信号線の終端における反射を抑制する。一方、信号線が短く反射の影響を無視できる場合に、禁止信号ＤＳＢをハイレベルに設定することにより、各終端回路を非動作状態（ハイインピーダンス状態）に設定し、信号線の終端処理を行わない。このように、本実施形態の終端回路を用いた場合、信号線の状態に応じて終端処理を適宜に行うことができ、信号伝送における波形の歪みを抑制することで誤動作を回避でき、且つ消費電力の低減を実現できる。
【００５３】
【発明の効果】
以上説明したように、本発明の終端回路によれば、信号伝送線の終端における反射を抑制でき、信号波形の歪みを低減でき、誤動作を防止できる。
特に本発明の終端回路によれば、少数の回路素子で終端回路を簡単に構成でき、インピーダンスの整合を実現でき、信号線の終端における反射を防止できるほか、平衡時に信号線における電流の発生を抑制し、消費電力の低減を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る終端回路の第１の実施形態を示す回路図である。
【図２】本発明に係る終端回路の第２の実施形態を示す回路図である。
【図３】本発明に係る終端回路の第３の実施形態を示す回路図である。
【図４】第１および第２の実施形態の終端回路を用いた場合の信号線の終端における信号の波形を示す波形図である。
【図５】本発明に係る終端回路の第４の実施形態を示す回路図である。
【図６】第４の実施形態の終端回路を用いた場合の信号線の終端における信号の波形を示す波形図である。
【図７】本発明に係る終端回路の第５の実施形態を示す回路図である。
【図８】ドライバ、信号線およびレシーバを含む信号伝送システムの一構成例を示す回路図である。
【図９】インピーダンスが不整合の場合の信号線の終端における信号歪みの発生を示す波形図である。
【符号の説明】
１０…ドライバ、２０…信号線、３０…レシーバ、ＩＮＶ１，ＩＮＶ２，ＩＮＶ３…インバータ、ＢＵＦ１…バッファ、ＯＰＡ１，ＯＰＡ２…オペアンプ、Ｒt ，ＲL …抵抗素子、Ｃt …キャパシタ、Ｑ１，Ｑ３，Ｑ５，Ｑ７…ｐＭＯＳトランジスタ、Ｑ２，Ｑ４，Ｑ６，Ｑ８…ｎＭＯＳトランジスタ、ＶCC…電源電圧、ＧＮＤ…接地電位。
【発明の属する技術分野】
本発明は、信号線の終端に接続され、信号線に対してインピーダンスの整合を行うことにより信号線における反射を抑制する終端回路に関するものである。
【０００２】
【従来の技術】
近年、ディジタルシステムの高速化により信号伝送線における信号の反射がシステムの品質の低下を及ぼすようになってきている。
図８は、一般的なディジタルシステムの信号伝送線（以下、単に信号線という）のモデルを示している。図示のように、ドライバ（駆動回路）１０の出力信号は、信号線２０を通してレシーバ（受信回路）３０に伝送される。ここで、ドライバ１０の出力インピーダンスをＺS とし、信号線の特性インピーダンスをＺO とし、レシーバ３０の入力インピーダンスをＺL とする。また、信号線２０の伝搬遅延をＴd とする。
【０００３】
図８に示す信号伝送システムおいて、ドライバ１０の出力インピーダンスＺS と信号線２０の特性インピーダンスＺO の不整合によりドライバ１０の出力端Ａにおいて信号の反射が発生する。同様に、レシーバ３０の入力インピーダンスＺL と信号線２０の特性インピーダンスＺO の不整合によって、レシーバ３０の入力端、即ち、信号線２０の終端Ｂにおいて信号の反射が発生する。信号の反射が生じた場合に、例えば、レシーバ３０の入力端Ｂにおいて信号波形に歪みが生じ、システムの誤動作の原因になる。典型的な例として、ＣＭＯＳトランジスタにより構成されたドライバ１０により、信号線２０に信号を出力し、ＣＭＯＳトランジスタで構成されたレシーバ３０で受信する場合、レシーバ３０において終端を適宜に行わない場合、当該レシーバ３０の入力インピーダンスＺL はほぼ無限大（即ち、ＺL ＝∞）となる。このため、信号線２０の終端Ｂにおいて信号の反射が発生し、伝送された信号の波形に歪みが生じる。
【０００４】
図９は、ドライバ１０から方形波の信号を出力した場合の信号線２０の終端における信号波形の一例を示している。図示のように、ドライバ１０から図９（Ａ）に示すような方形波の信号を出力しても、信号線２０の終端Ｂにおいて適宜に終端が行われていない場合、Ｂ点において信号の反射が発生し、同図（ｂ）に示すように、信号の立ち上がりおよび立ち下がりに伴い、大きなうねりが生じ、信号波形に歪みが生じてしまう。このような歪んだ信号でレシーバ３０の出力側に接続されている回路を駆動する場合、誤動作が発生するおそれがある。
【０００５】
信号の反射を抑制できるもっとも単純な方法は、図８に示すように、信号線２０の終端Ｂと基準電位線（接地線）との間に、インピーダンスＺL を持つ抵抗素子３２を接続することである。当該抵抗素子３２のインピーダンス（抵抗値）ＺL を信号線の特性インピーダンスＺO と一致するように設定することにより、即ち、（ＺL ＝ＺO ）にすることにより、信号線２０の終端Ｂにおける反射を完全に抑制できる。
【０００６】
【発明が解決しようとする課題】
ところで、上述した抵抗素子による終端方法では、レシーバ３０にハイレベルの信号が入力されている間に終端用の抵抗素子に大きな電流が流れ続け、システムの消費電力が非常に大きくなってしまうという不利益がある。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、消費電力を増大させることなく、信号線における反射を抑制でき、誤動作を防止できる終端回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の終端回路は、信号が伝送される信号線に入力端子が接続される第１の反転回路と、上記第１の反転回路の出力端子に現われる信号を積分し、当該積分信号の反転信号を出力する積分信号生成回路と、上記積分信号生成回路の出力端子と上記第１の反転回路の入力端子との間に接続され、上記信号線の特性インピーダンスに応じて抵抗値が規定されている第１の抵抗素子とを有する。
この第１の終端回路は、好適には、上記積分信号生成回路は、上記第１の反転回路の出力端子と当該積分信号生成回路の出力端子との間に直列に接続されている第２の抵抗素子及び容量素子と、反転入力端子が上記第２の抵抗素子と上記容量素子との接続中点に接続され、非反転入力端子が基準電位に接続され、出力端子が当該積分信号生成回路の出力端子に接続されている演算増幅回路とを含む。
【０００９】
また、本発明の第２の終端回路は、信号が伝送される信号線に入力端子が接続されるバッファ回路と、上記バッファ回路の出力端子に現われる信号を積分した積分信号を出力する積分信号生成回路と、上記積分信号生成回路の出力端子と上記バッファ回路の入力端子との間に接続され、上記信号線の特性インピーダンスに応じて抵抗値が規定されている第１の抵抗素子とを有する。
この第２の終端回路は、好適には、上記積分信号生成回路は、上記バッファ回路の出力端子と基準電位との間に直列に接続されている第２の抵抗素子及び容量素子と、非反転入力端子が上記第２の抵抗素子と上記容量素子との接続中点に接続され、反転入力端子と出力端子とが当該積分信号生成回路の出力端子に接続されている演算増幅回路とを含む。
【００１０】
また、本発明の第３の終端回路は、信号が伝送される信号線に入力端子が接続される第１の反転回路と、上記第１の反転回路の出力端子に一端が接続される第１の抵抗素子と、上記第１の抵抗素子の他端に入力端子が接続される第２の反転回路と、上記第２の反転回路の入力端子と出力端子との間に接続される容量素子と、上記第２の反転回路の出力端子と上記第１の反転回路の入力端子との間に接続され、上記信号線の特性インピーダンスに応じて抵抗値が規定されている第２の抵抗素子とを有する。
この第３の終端回路は、好適には、上記第１の反転回路及び第２の反転回路を電源から電気的に切り離すためのスイッチ回路を有し、上記スイッチ回路により上記第１及び第２の反転回路を電源から切り離すことにより当該終端回路の入力端子及び出力端子をハイインピーダンス状態にする。
【００１１】
【発明の実施の形態】
第１実施形態
図１は本発明に係る終端回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の終端回路は、インバータＩＮＶ１，ＩＮＶ２と抵抗素子ＲL により構成されている。本実施形態の終端回路は、図８に示す終端用抵抗素子３２の代わりに、信号線２０の終端Ｂに接続される。
【００１２】
インバータＩＮＶ１の入力端子は、図８に示す信号線２０の終端Ｂに接続され、インバータＩＮＶ２の入力端子はインバータＩＮＶ１の出力端子に接続されている。抵抗素子ＲL は終端ＢとインバータＩＮＶ２の出力端子との間に接続されている。なお、当該抵抗素子ＲL の抵抗値ＺL は、インバータＩＮＶ２の出力インピーダンスを含めて、信号線２０の特性インピーダンスＺO に応じて設定される。例えば、ＺL ＝ＺO とする。
【００１３】
以下、本実施形態の終端回路の動作について説明する。
ここで、まず、図８に示す信号伝送システムにおいて、ドライバ１０の出力信号レベルは、出力電流がゼロのとき、ローレベルを接地電位ＧＮＤとし、ハイレベルを電源電圧ＶCCとする。ドライバ１０の出力インピーダンスをＺS とし、また、信号線２０の特性インピーダンスをＺO 、遅延時間をｔd とする。図１に示すインバータＩＮＶ１，ＩＮＶ２は電源電圧ＶCCで動作し、その出力はハイレベルを電源電圧ＶCC、ローレベルを接地電位ＧＮＤとする。
【００１４】
図１に示す終端回路において、信号線２０の終端Ｂの信号レベルに応じて、インバータＩＮＶ１そしてインバータＩＮＶ２の出力端子の信号レベルが設定される。例えば、終端Ｂの信号がローレベルからハイレベルに切り換わると、インバータＩＮＶ１とＩＮＶ２の遅延時間を経過したあと、インバータＩＮＶ２の出力端子もハイレベルに切り換わる。同様に、終端Ｂの信号がハイレベルからローレベルに切り換わると、インバータＩＮＶ１とＩＮＶ２の遅延時間を経過したあと、インバータＩＮＶ２の出力端子もローレベルに切り換わる。
【００１５】
本実施形態の終端回路において、図８に示すドライバ１０とレシーバ３０の電源電圧が等しい場合、ドライバ１０の出力信号レベルが変化したとき、伝送線２０の遅延時間および終端回路の遅延時間を経過したあと、信号線２０の両端がほぼ同電位に保持され、伝送線２０が平衡状態に達する。このとき、抵抗素子ＲL の両端もほぼ同電位に保持されるので、従来の抵抗素子のみによる終端に比べて、抵抗素子ＲL に流れる定常的な電流を低減でき、終端回路による消費電力を低減できる。
【００１６】
図４（ｂ）は、本実施形態の終端回路を用いた場合信号線２０の終端Ｂにおける信号の波形を示している。同図（ａ）は、例えば、ドライバ１０が出力する方形波信号である。
【００１７】
図４（ｂ）に示すように、信号線２０の終端Ｂにおいて、図９（ｂ）に比べると、２回目以降の反射は取り除かれたが、一回目の反射は残されている。これは、ドライバ１０の出力信号のレベルがハイレベルからローレベルまたはローレベルからハイレベルに切り換わった瞬間にレシーバ３０の入力側の信号レベルはまだ変化していないので、ドライバ１０の出力端Ａとレシーバ３０の入力端Ｂとの間に電位差が生じて、それに応じた電流がドライバ１０から信号線２０に出力される。しかし、ドライバ１０の信号がレシーバ３０に到達すると、図１に示す終端回路においてインバータＩＮＶ１およびＩＮＶ２の状態が代わり、レシーバ３０の入力端Ｂの電位は高速に変化し、ドライバ１０の出力端Ａの電位と等しくなる。これによって、ドライバ１０の出力電流が一定の値からゼロへと急激に変化するので、反射が引き起こされる。この信号到達時に発生する反射は、この終端回路では回避できず、図４（ｂ）に示すようにオバーシュートとアンダシュートが発生するが、図９に比べると、反射によって生じた信号の歪みは大幅に低減されている。
【００１８】
第２実施形態
図２は本発明に係る終端回路の第２の実施形態を示す回路図である。
図示のように、本実施形態の終端回路は、インバータＩＮＶ３、演算増幅回路（オペアンプ）ＯＰＡ１、キャパシタＣt 、抵抗素子Ｒt およびＲL により構成されている。
【００１９】
インバータＩＮＶ３の入力端子は、例えば、図８に示す信号線２０の終端Ｂに接続されている。オペアンプＯＰＡ１の反転入力端子（−）は抵抗素子Ｒt を介してインバータＩＮＶ３の出力端子に接続され、非反転入力端子（＋）は接地されている。キャパシタＣt はオペアンプＯＰＡ１の反転入力端子（−）と出力端子との間に接続されている。さらに、抵抗素子ＲL は、信号線の終端ＢとオペアンプＯＰＡ１の出力端子との間に接続されている。
【００２０】
インバータＩＮＶ３は、入力端子に入力される信号の論理反転信号を出力する。ここで、便利のためインバータＩＮＶ３の出力信号レベルは、ハイレベルのとき電源電圧ＶCCに等しく、ローレベルのとき接地電位ＧＮＤに等しいとする。
抵抗素子Ｒt 、キャパシタＣt およびオペアンプＯＰＡ１によって、積分回路が構成されている。当該積分回路は、インバータＩＮＶ３の出力信号を積分し、そして、当該積分信号の反転信号を出力する。ここで、オペアンプＯＰＡ１の出力信号レベルはもっとも低いとき接地電位ＧＮＤに等しく、もっとも高いとき電源電圧ＶCCに等しいとする。
抵抗素子ＲL の抵抗値ＺL は、信号線２０の特性インピーダンスＺO に応じて設定される。通常、ＺL はオペアンプＯＰＡ１の出力インピーダンスを含めて信号線の特性インピーダンスＺO と等しく設定されている。
【００２１】
以下、本実施形態の終端回路の動作について説明する。
図２に示すように、オペアンプＯＰＡ１の反転入力端子（−）をノードＮ、その出力端子をノードＹとする。
ドライバ１０の出力信号が信号線２０の遅延時間ｔd を経過したあと、信号線２０の終端Ｂに到達し、レシーバ３０に伝送される。例えば、ドライバ１０の出力信号がローレベルからハイレベルに変化したとき、信号線２０の遅延時間ｔd を経過したあと、終端Ｂの信号レベルもローレベルからハイレベルに変化する。このとき、オペアンプＯＰＡ１の出力端子Ｙの電位はまだローレベルのままであるので、時間ｔ＝ｔd の瞬間信号線の終端Ｂから見て、インピーダンスＺL で接地電位ＧＮＤに終端した場合と同じ効果が得られる。
【００２２】
このとき、ＺL ＝ＺO で、且つドライバ１０の出力信号レベルがＶCCであるので、レシーバ３０の入力端Ｂの電位ＶBHは、次式によって求められる。
【００２３】
【数１】
ＶBH＝ＶCC・ＺO ／（ＺS ＋ＺO ） …（１）
【００２４】
このとき、レシーバ３０の入力端、即ち、信号線２０の終端Ｂにおいてインピーダンスの整合が取れているので、ドライバ側への信号の反射は発生しない。その後、インバータＩＮＶ３の出力端子が終端Ｂのレベル変化に応じてハイレベルからローレベルに切り換わり、インバータＩＮＶ３の出力信号の積分反転信号がオペアンプＯＰＡ１の出力端子Ｙに出力される。即ち、キャパシタＣt でオペアンプＯＰＡ１の出力信号をその反転入力端子Ｎにフィードバックしているので、オペアンプＯＰＡ１の出力端子Ｙの信号レベルは緩やかに上昇する。通常、当該出力端子Ｙの電位の変化は、ドライバ１０の出力電流の変化を引き起し、これを原因に信号の反射が発生するが、本実施形態の終端回路においては、出力端子Ｙの電位変化は緩やかであるため、見かけ上信号の反射は発生しない。即ち、出力端子Ｙの信号変化の速度が信号線２０における遅延時間ｔd より遅ければ、反射は無視できる。
【００２５】
終端回路の出力端子Ｙの信号レベルの変化速度は、キャパシタＣt と抵抗素子Ｒt の各々の値によって決定されるので、これらの値を調整することにより、出力端子Ｙの信号変化速度を制御できる。これによって、終端回路の出力端子Ｙの信号レベルの上昇に従って信号線２０の終端Ｂのレベルも上昇して、最終的に電源電圧ＶCCに到達して平衡状態に達する。ドライバ１０の出力端Ａと信号線２０の終端Ｂの信号電圧ＶA ，ＶB がともに電源電圧ＶCCに等しくなったとき、信号線２０に流れる電流はゼロとなる。
【００２６】
本実施形態の終端回路を信号線２０の終端Ｂに接続した状態で、当該終端Ｂは式（１）に示す電圧ＶBHに瞬時に達するので、当該電圧レベルＶBHが終端回路の入力スレッショルドレベル、即ち、インバータＩＮＶ３の論理しきい値電圧より高くなるようにドライバ１０の出力インピーダンスＺS を適宜に設定すれば、レシーバ３０の動作速度に影響を与えない。
【００２７】
ドライバ１０の出力信号がハイレベルからローレベルに切り換わるときも上記とほぼ同様で、ドライバ１０の出力信号レベルが変化したあと、信号線２０の遅延時間ｔd を経過したあと、信号線２０の終端Ｂの信号レベルが変化する。この瞬間、終端回路の出力端子Ｙの電位はハイレベル、即ち、ＶCCのままなので、信号線２０の終端Ｂの電圧ＶBLは次式により求められる。
【００２８】
【数２】
ＶBL＝ＶCC−ＶCC・ＺO ／（ＺS ＋ＺO ）…（２）
【００２９】
このとき反射は発生しない。その後、終端回路の出力端子Ｙの信号電圧は緩やかに降下して最後に接地電位ＧＮＤに達し、平衡状態となる。式（２）に示す電圧ＶBLが終端回路のスレッショルドレベル、即ち、インバータＩＮＶ３の論理しきい値電圧より低くなるようにドライバ１０の出力インピーダンスＺS を適宜に設定すれば、レシーバの動作速度に影響を与えない。
【００３０】
図４（ｃ）は本実施形態の終端回路を用いた場合の信号線終端Ｂにおける信号電圧ＶB の波形を示している。図示のように、本実施形態の終端回路を用いることにより、信号線の終端Ｂにおける反射が完全に除去されるため、信号波形にオーバーシュートとアンダシュートが発生せず、波形歪みがほとんどない状態で信号の伝送を実現できる。
【００３１】
以上説明したように、本実施形態によれば、インバータＩＮＶ３と当該インバータの出力信号の積分反転信号を生成する積分回路、さらに、信号線の特性インピーダンスＺO に応じて抵抗値ＺL が規定される抵抗素子ＲL により終端回路を構成し、信号線の終端Ｂの信号レベルの変化に応じて、当該終端回路の出力信号レベルを緩やかに変化させることによって、終端Ｂにおける信号の反射を防止でき、反射による信号の歪みを抑制し、誤動作の発生を防止できる終端回路を実現できる。
【００３２】
第３実施形態
図３は本発明に係る終端回路の第３の実施形態を示す回路図である。
図示のように、本実施形態の終端回路は、バッファＢＵＦ１、抵抗素子Ｒt 、キャパシタＣt 、オペアンプＯＰＡ２および抵抗素子ＲL により構成されている。
【００３３】
バッファＢＵＦ１の入力端子は、例えば、図８に示す信号線２０の終端Ｂに接続されている。
抵抗素子Ｒt の一方の端子はバッファＢＵＦ１の出力端子に接続され、キャパシタＣt は抵抗素子Ｒt の他方の端子と接地線との間に接続されている。即ち、抵抗素子Ｒt とキャパシタＣt により積分回路が構成されている。当該積分回路は、バッファＢＵＦ１の出力信号を積分し、積分信号を出力する。
【００３４】
オペアンプＯＰＡ２の非反転入力端子（＋）は、積分回路の出力端子に接続され、反転入力端子（−）その出力端子Ｙに接続されている。即ち、オペアンプＯＰＡ２はボルテージフォロワを構成し、これによって積分回路からの積分信号がオペアンプＯＰＡ２の出力端子Ｙに出力される。
【００３５】
抵抗素子ＲL は、信号線の終端ＢとオペアンプＯＰＡ２の出力端子Ｙとの間に接続されている。抵抗素子ＲL の抵抗値ＺL は、オペアンプＯＰＡ２の出力インピーダンスを含めて、信号線の特性インピーダンスＺO と等しく設定されている。
【００３６】
本実施形態の終端回路は、図２に示す第２の実施形態の終端回路とほぼ同じように、終端回路に積分回路を設けることにより、信号線２０の終端Ｂにおける信号レベルの変化に応じて終端回路の出力端子の信号レベルを緩やかに変化させる。これによって信号線の終端Ｂにおける反射の発生を防止する。
【００３７】
例えば、図８に示す信号伝送システムにおいて、ドライバ１０の出力端Ａがローレベルからハイレベルに変化したとき、信号線２０の遅延時間ｔd を経過したとき終端Ｂの電位がローレベルからハイレベルに切り換わる。これに応じて、バッファＢＵＦ１の出力端子がローレベルからハイレベルに切り換わる。バッファＢＵＦ１の出力信号は抵抗素子Ｒt とキャパシタＣt で構成された積分回路により積分されるので、積分回路の出力端子Ｐの電圧は接地電位ＧＮＤから緩やかに上昇する。これに応じて、オペアンプＯＰＡ２からなるボルテージフォロワの出力端子Ｙの信号レベルが接地電位ＧＮＤから緩やかに上昇し、最後に電源電圧ＶCCに達する。
【００３８】
ドライバ１０の出力信号がハイレベルからローレベルに切り換わったときも上記とほぼ同じように、終端Ｂの信号レベル変化に応じてまずバッファＢＵＦ１の出力信号がハイレベルからローレベルに切り換わり、そして抵抗素子Ｒt とキャパシタＣt からなる積分回路により、その出力端子Ｐから緩やかに降下する積分信号が出力されるので、オペアンプＯＰＡ２の出力端子Ｙは、電源電圧ＶCCから緩やかに降下し、最後に接地電位ＧＮＤに達し、平衡状態となる。平衡状態に達したあと信号線２０に電流が流れなくなる。
【００３９】
本実施形態の終端回路を用いることにより、信号線の終端Ｂにおける信号の反射を防止でき、伝送される信号の波形歪みを抑制でき、波形歪みによる誤動作の発生を防止できる。さらに、本実施形態の終端回路では、上述した第２の実施形態の終端回路とは異なり、出力電圧の制御はキャパシタによるフィードバックではなく、抵抗素子Ｒt とキャパシタＣt により構成された単純な積分回路およびオペアンプＯＰＡ２からなるボルテージフォロワにより実現できる。
【００４０】
なお、本実施形態の終端回路を用いた場合の信号終端Ｂにおける信号波形は、図４（ｃ）に示す通りである。即ち、本実施形態の終端回路を用いることで、上述した第３の実施形態の終端回路とほぼ同じ効果が得られ、信号線の終端Ｂにおける反射を抑制でき、伝送信号の歪みを抑制できる。
【００４１】
第４実施形態
図５は本発明に係る終端回路の第４の実施形態を示す回路図である。
図示のように、本実施形態の終端回路は、ｐＭＯＳトランジスタＱ１，Ｑ３、ｎＭＯＳトランジスタＱ２，Ｑ４、キャパシタＣt 、抵抗素子Ｒt およびＲL により構成されている。
【００４２】
トランジスタＱ１とＱ２によりインバータＩＮＶ０１が構成されている。トランジスタＱ１とＱ２は電源電圧ＶCCの供給線と接地線との間に直列接続されている。これらのトランジスタのゲートが共通に接続され、その接続点はインバータＩＮＶ０１の入力端子を構成し、トランジスタＱ１とＱ２のドレイン同士の接続点は当該インバータの出力端子を構成している。
【００４３】
トランジスタＱ３とＱ４によりインバータＩＮＶ０２が構成されている。トランジスタＱ３とＱ４は電源電圧ＶCCの供給線と接地線との間に直列接続されている。これらのトランジスタのゲートが共通に接続され、その接続点はインバータＩＮＶ０２の入力端子を構成し、トランジスタＱ３とＱ４のドレイン同士の接続点は当該インバータの出力端子を構成している。
【００４４】
インバータＩＮＶ０１の入力端子は、例えば、図８に示す信号線２０の終端Ｂに接続され、インバータＩＮＶ０２の入力端子は抵抗素子Ｒt を介してインバータＩＮＶ０１の出力端子に接続されている。キャパシタＣt はインバータＩＮＶ０２の入力端子と出力端子との間に接続されている。
なお、抵抗素子Ｒt 、キャパシタＣt およびインバータＩＮＶ０２は、積分反転回路を構成している。当該積分反転回路は、図２に示す第２の実施形態における抵抗素子Ｒt 、キャパシタＣt およびオペアンプＯＰＡ１からなる積分反転回路とほぼ同じように機能する。
抵抗素子ＲL は、信号線の終端ＢとインバータＩＮＶ０２の出力端子との間に接続されている。当該抵抗素子ＲL の抵抗値ＺL は、インバータＩＮＶ０２の出力インピーダンスを含めて、信号線２０の特性インピーダンスに等しく設定されている。
【００４５】
以下、本実施形態の終端回路の動作について説明する。
インバータＩＮＶ０１は、信号線２０の終端Ｂの信号レベルを反転して出力する。例えば、終端Ｂの信号レベルがハイレベルからローレベルへ変化したとき、インバータＩＮＶ０１の出力端子の信号レベルはローレベルからハイレベルに切り換わる。逆に、終端Ｂの信号レベルがローレベルからハイレベルへ変化したとき、インバータＩＮＶ０１の出力端子の信号レベルはハイレベルからローレベルに切り換わる。
【００４６】
インバータＩＮＶ０１の出力端子の信号レベルの変化に応じて、インバータＩＮＶ０２の出力信号レベルが変化する。例えば、インバータＩＮＶ０１の出力端子がローレベルからハイレベルに変化し、インバータＩＮＶ０２の論理しきい値電圧を越えたとき、インバータＩＮＶ０２の状態が変化する。このとき、キャパシタＣt によりインバータＩＮＶ０２の出力端子の信号変化がその入力端子にフィードバックされるので、インバータＩＮＶ０２の出力端子の電圧レベルは急激に変化することなく、電源電圧ＶCCのレベルから緩やかに降下し、最後に接地電位ＧＮＤに達し、平衡状態になる。このとき、信号線２０に電流が流れなくなる。同様に、インバータＩＮＶ０１の出力端子がハイレベルからローレベルに変化し、インバータＩＮＶ０２の論理しきい値電圧より低くなったとき、インバータＩＮＶ０２の状態が変化する。キャパシタＣt によるフィードバックの制御で、インバータＩＮＶ０２の出力端子の信号レベルは緩やかに変化し、接地電位ＧＮＤから上昇し、最後に電源電圧ＶCCのレベルに達し、平衡状態に達するので、信号線に電流が流れなくなる。
【００４７】
以上説明したように、本実施形態によれば、ＭＯＳトランジスタによりインバータＩＮＶ０１とＩＮＶ０２をそれぞれ構成し、インバータＩＮＶ０１の入力端子を信号線の終端Ｂに接続し、インバータＩＮＶ０２の入力端子を抵抗素子Ｒt を介してインバータＩＮＶ０１の出力端子に接続し、入力端子と出力端子間に接続されているキャパシタＣt とともに積分反転回路を構成し、インバータＩＮＶ０１の出力信号を積分し、積分信号の反転信号を出力するので、終端Ｂの信号レベルの変化に応じてインバータＩＮＶ０２の出力信号レベルを緩やかに変化させ、終端Ｂにおける反射を防止できる。平衡時に信号線の終端Ｂをドライバの出力端子とほぼ同じレベルに保持することによって、信号線を流れる電流を低減でき、消費電力の低減を実現できる。
【００４８】
また、上述した第２および第３の実施形態の終端回路に比べると、本実施形態の終端回路は、ＣＭＯＳ構造の２つのインバータＩＮＶ０１，ＩＮＶ０２、抵抗素子Ｒt ，ＲL およびキャパシタＣt により構成され、回路構成が簡単である。さらに、抵抗素子Ｒt の抵抗値は、例えば数ｋΩで、抵抗素子ＲL の抵抗値は、数十Ω〜百Ω程度であり、キャパシタＣt の容量値は数ｐｆ程度なので、何れもＩＣチップに内蔵できるものである。このため、外付け素子の数を低減でき、チップの小型化を実現できる。このように、本実施形態の終端回路を用いれば、簡単な回路構成で信号線における反射を防止でき、信号線の電流を抑制でき、消費電力を低減できる。さらに、オペアンプを用いていないため、オペアンプの周波数特性の影響を受けることなく、高周波の信号伝送に適している。
【００４９】
図６は、本実施形態の終端回路を用いた信号線で５０ＭＨｚの周波数を持つ方形波を伝送する場合の信号線終端Ｂにおける信号の波形を示している。ここで、電源電圧ＶCCは３．０Ｖとする。図示のように、本実施形態の終端回路を用いることにより、信号の反射が完全に除去され、信号線の終端Ｂの信号にはオーバーシュートとアンダシュートはなく、波形の歪みはほとんど発生しない。
【００５０】
第５実施形態
図７は本発明に係る終端回路の第５の実施形態を示す回路図である。
本実施形態の終端回路は、図５に示す第４の実施形態の終端回路にイネーブル機能を付加したものである。図示のように、トランジスタＱ１のソースと電源電圧ＶCCの供給線との間にｐＭＯＳトランジスタＱ５が接続され、トランジスタＱ３のソースと電源電圧ＶCCの供給線との間にｐＭＯＳトランジスタＱ７が接続されている。さらに、トランジスタＱ２のソースと接地線との間にｎＭＯＳトランジスタＱ６接続され、トランジスタＱ４のソースと接地線との間にｎＭＯＳトランジスタＱ８接続されている。トランジスタＱ５とＱ７のゲートに禁止信号ＤＳＢが印加され、トランジスタＱ６とＱ８のゲートに当該禁止信号ＤＳＢの反転信号が印加される。
【００５１】
このように構成された終端回路は、禁止信号ＤＳＢがローレベルにあるとき、トランジスタＱ５〜Ｑ８がともにオン状態にあり、図５に示す第４の実施形態の終端回路とほぼ等価である。この場合、本実施形態の終端回路は、上述した第４の実施形態の終端回路と同じように動作する。
一方、禁止信号ＤＳＢがハイレベルにあるとき、トランジスタＱ５〜Ｑ８がともにオフ状態にある。この場合、当該終端回路の入出力端子はハイインピーダンス状態となり、終端回路としての機能を有しない。
【００５２】
このように動作／禁止状態を外部からの禁止信号ＤＳＢにより設定できる終端回路は、多ビットのバスレシーバ回路などに有用である。例えば、１６ビットのバスレシーバとしてすべてのビットのレシーバに本実施形態の終端回路を内蔵させることにより、信号線が長くなって、反射がシステムの品質に影響を与える場合には、禁止信号ＤＳＢをローレベルに設定することにより、各終端回路を動作状態に設定し、信号線の終端における反射を抑制する。一方、信号線が短く反射の影響を無視できる場合に、禁止信号ＤＳＢをハイレベルに設定することにより、各終端回路を非動作状態（ハイインピーダンス状態）に設定し、信号線の終端処理を行わない。このように、本実施形態の終端回路を用いた場合、信号線の状態に応じて終端処理を適宜に行うことができ、信号伝送における波形の歪みを抑制することで誤動作を回避でき、且つ消費電力の低減を実現できる。
【００５３】
【発明の効果】
以上説明したように、本発明の終端回路によれば、信号伝送線の終端における反射を抑制でき、信号波形の歪みを低減でき、誤動作を防止できる。
特に本発明の終端回路によれば、少数の回路素子で終端回路を簡単に構成でき、インピーダンスの整合を実現でき、信号線の終端における反射を防止できるほか、平衡時に信号線における電流の発生を抑制し、消費電力の低減を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る終端回路の第１の実施形態を示す回路図である。
【図２】本発明に係る終端回路の第２の実施形態を示す回路図である。
【図３】本発明に係る終端回路の第３の実施形態を示す回路図である。
【図４】第１および第２の実施形態の終端回路を用いた場合の信号線の終端における信号の波形を示す波形図である。
【図５】本発明に係る終端回路の第４の実施形態を示す回路図である。
【図６】第４の実施形態の終端回路を用いた場合の信号線の終端における信号の波形を示す波形図である。
【図７】本発明に係る終端回路の第５の実施形態を示す回路図である。
【図８】ドライバ、信号線およびレシーバを含む信号伝送システムの一構成例を示す回路図である。
【図９】インピーダンスが不整合の場合の信号線の終端における信号歪みの発生を示す波形図である。
【符号の説明】
１０…ドライバ、２０…信号線、３０…レシーバ、ＩＮＶ１，ＩＮＶ２，ＩＮＶ３…インバータ、ＢＵＦ１…バッファ、ＯＰＡ１，ＯＰＡ２…オペアンプ、Ｒt ，ＲL …抵抗素子、Ｃt …キャパシタ、Ｑ１，Ｑ３，Ｑ５，Ｑ７…ｐＭＯＳトランジスタ、Ｑ２，Ｑ４，Ｑ６，Ｑ８…ｎＭＯＳトランジスタ、ＶCC…電源電圧、ＧＮＤ…接地電位。
Claims (6)
- 信号が伝送される信号線に入力端子が接続される第１の反転回路と、
上記第１の反転回路の出力端子に現われる信号を積分し、当該積分信号の反転信号を出力する積分信号生成回路と、
上記積分信号生成回路の出力端子と上記第１の反転回路の入力端子との間に接続され、上記信号線の特性インピーダンスに応じて抵抗値が規定されている第１の抵抗素子と
を有する終端回路。 - 上記積分信号生成回路は、上記第１の反転回路の出力端子と当該積分信号生成回路の出力端子との間に直列に接続されている第２の抵抗素子及び容量素子と、反転入力端子が上記第２の抵抗素子と上記容量素子との接続中点に接続され、非反転入力端子が基準電位に接続され、出力端子が当該積分信号生成回路の出力端子に接続されている演算増幅回路とを含む請求項１に記載の終端回路。
- 信号が伝送される信号線に入力端子が接続されるバッファ回路と、
上記バッファ回路の出力端子に現われる信号を積分した積分信号を出力する積分信号生成回路と、
上記積分信号生成回路の出力端子と上記バッファ回路の入力端子との間に接続され、上記信号線の特性インピーダンスに応じて抵抗値が規定されている第１の抵抗素子と、
を有する終端回路。 - 上記積分信号生成回路は、上記バッファ回路の出力端子と基準電位との間に直列に接続されている第２の抵抗素子及び容量素子と、非反転入力端子が上記第２の抵抗素子と上記容量素子との接続中点に接続され、反転入力端子と出力端子とが当該積分信号生成回路の出力端子に接続されている演算増幅回路とを含む請求項３に記載の終端回路。
- 信号が伝送される信号線に入力端子が接続される第１の反転回路と、
上記第１の反転回路の出力端子に一端が接続される第１の抵抗素子と、
上記第１の抵抗素子の他端に入力端子が接続される第２の反転回路と、
上記第２の反転回路の入力端子と出力端子との間に接続される容量素子と、
上記第２の反転回路の出力端子と上記第１の反転回路の入力端子との間に接続され、上記信号線の特性インピーダンスに応じて抵抗値が規定されている第２の抵抗素子と
を有する終端回路。 - 上記第１の反転回路及び第２の反転回路を電源から電気的に切り離すためのスイッチ回路を有し、上記スイッチ回路により上記第１及び第２の反転回路を電源から切り離すことにより当該終端回路の入力端子及び出力端子をハイインピーダンス状態にする請求項５に記載の終端回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06216699A JP4083914B2 (ja) | 1999-03-09 | 1999-03-09 | 終端回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06216699A JP4083914B2 (ja) | 1999-03-09 | 1999-03-09 | 終端回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000261508A JP2000261508A (ja) | 2000-09-22 |
| JP4083914B2 true JP4083914B2 (ja) | 2008-04-30 |
Family
ID=13192279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06216699A Expired - Fee Related JP4083914B2 (ja) | 1999-03-09 | 1999-03-09 | 終端回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4083914B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7662472B2 (en) | 2006-03-31 | 2010-02-16 | Daido Metal Co., Ltd. | Plain bearing |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5130975B2 (ja) | 2008-03-19 | 2013-01-30 | 富士通株式会社 | 光スイッチ駆動回路 |
| JP5151695B2 (ja) | 2008-05-29 | 2013-02-27 | 富士通株式会社 | 駆動回路および光スイッチ |
| JP2017228920A (ja) * | 2016-06-22 | 2017-12-28 | 株式会社デンソー | リンギング抑制回路 |
| CN113794361B (zh) * | 2021-08-31 | 2023-08-18 | 上海威固信息技术股份有限公司 | 一种输入高电平自适应的输入驱动电路 |
| JP2023102112A (ja) * | 2022-01-11 | 2023-07-24 | ソニーセミコンダクタソリューションズ株式会社 | 終端回路および半導体回路 |
-
1999
- 1999-03-09 JP JP06216699A patent/JP4083914B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7662472B2 (en) | 2006-03-31 | 2010-02-16 | Daido Metal Co., Ltd. | Plain bearing |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000261508A (ja) | 2000-09-22 |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060307 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071012 |
|
| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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