JP2938589B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2938589B2 JP2938589B2 JP3018887A JP1888791A JP2938589B2 JP 2938589 B2 JP2938589 B2 JP 2938589B2 JP 3018887 A JP3018887 A JP 3018887A JP 1888791 A JP1888791 A JP 1888791A JP 2938589 B2 JP2938589 B2 JP 2938589B2
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- circuit
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Microcomputers (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路の外部
端子に接続される入出力回路に関するものである。近
年、マイクロコントローラ等の半導体集積回路ではデジ
タル回路に加えてＡ／Ｄ変換器等のアナログ回路を搭載
することが多く、これにともなってアナログ信号を入力
するための外部端子が必要となるが、端子数を削減する
ためにデジタル信号の入出力及びアナログ信号の入力を
共通の外部端子で行う構成となっている。
端子に接続される入出力回路に関するものである。近
年、マイクロコントローラ等の半導体集積回路ではデジ
タル回路に加えてＡ／Ｄ変換器等のアナログ回路を搭載
することが多く、これにともなってアナログ信号を入力
するための外部端子が必要となるが、端子数を削減する
ためにデジタル信号の入出力及びアナログ信号の入力を
共通の外部端子で行う構成となっている。
【０００２】
【従来の技術】従来の半導体集積回路の入出力部を図４
に従って説明すると、外部端子１にはアナログ回路２が
接続されるとともにデジタル信号をデジタル信号処理回
路３に入出力するための入出力ポート４の入力端子Ｔin
が接続され、入出力ポート４の出力端子Ｔout はバッフ
ァ回路５を介して外部端子１に接続されている。そし
て、デジタル信号処理回路３でデジタル信号を入出力す
る場合には外部端子１から入出力ポート４にデジタル信
号が入力されるとともに入出力ポート４から出力バッフ
ァ回路５を介して外部端子１にデジタル信号が出力され
る。
に従って説明すると、外部端子１にはアナログ回路２が
接続されるとともにデジタル信号をデジタル信号処理回
路３に入出力するための入出力ポート４の入力端子Ｔin
が接続され、入出力ポート４の出力端子Ｔout はバッフ
ァ回路５を介して外部端子１に接続されている。そし
て、デジタル信号処理回路３でデジタル信号を入出力す
る場合には外部端子１から入出力ポート４にデジタル信
号が入力されるとともに入出力ポート４から出力バッフ
ァ回路５を介して外部端子１にデジタル信号が出力され
る。
【０００３】一方、アナログ信号入力時には外部端子１
からアナログ回路２にアナログ信号が入力され、この時
バッファ回路５にはデジタル信号処理回路３から入出力
ポート４を介して不活性信号が入力されてアナログ入力
信号のバッファ回路５への干渉が防止されるとともに、
入出力ポート４に入力されるアナログ信号はデジタル信
号処理回路３には入力されないように同入出力ポート４
でガードされている。
からアナログ回路２にアナログ信号が入力され、この時
バッファ回路５にはデジタル信号処理回路３から入出力
ポート４を介して不活性信号が入力されてアナログ入力
信号のバッファ回路５への干渉が防止されるとともに、
入出力ポート４に入力されるアナログ信号はデジタル信
号処理回路３には入力されないように同入出力ポート４
でガードされている。
【０００４】
【発明が解決しようとする課題】ところが、上記入出力
ポート４では入力端子Ｔinに例えばＣＭＯＳ構成のイン
バータ回路が初段の入力バッファ回路として接続されて
いるため、外部端子１に入力されるアナログ信号が中間
レベルとなるとこの入力バッファ回路において高電位側
電源から低電位側電源に向かって貫通電流が流れてしま
う。従って、この貫通電流によりアナログ信号入力時に
入出力ポート４で無用な電力を消費するという問題点が
ある。
ポート４では入力端子Ｔinに例えばＣＭＯＳ構成のイン
バータ回路が初段の入力バッファ回路として接続されて
いるため、外部端子１に入力されるアナログ信号が中間
レベルとなるとこの入力バッファ回路において高電位側
電源から低電位側電源に向かって貫通電流が流れてしま
う。従って、この貫通電流によりアナログ信号入力時に
入出力ポート４で無用な電力を消費するという問題点が
ある。
【０００５】この発明の目的は、デジタル信号を入力す
るデジタル入力回路と、アナログ信号を入力するアナロ
グ入力回路とを共通の外部端子に接続し、該外部端子か
ら入力されるデジタル信号若しくはアナログ信号を前記
各回路を介して内部回路に入力する半導体集積回路で、
アナログ信号の入力時にデジタル信号を入力する入力回
路での同アナログ信号による電力消費を防止し得る半導
体集積回路を提供することにある。
るデジタル入力回路と、アナログ信号を入力するアナロ
グ入力回路とを共通の外部端子に接続し、該外部端子か
ら入力されるデジタル信号若しくはアナログ信号を前記
各回路を介して内部回路に入力する半導体集積回路で、
アナログ信号の入力時にデジタル信号を入力する入力回
路での同アナログ信号による電力消費を防止し得る半導
体集積回路を提供することにある。
【０００６】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、デジタル信号を入力するデジタル
入力回路７と、アナログ信号を入力するアナログ入力回
路９とが共通の外部端子１に接続され、該外部端子１か
ら入力されるデジタル信号若しくはアナログ信号を前記
各回路７，９を介して内部回路に入力する半導体集積回
路で、前記外部端子１へのアナログ信号入力時には該外
部端子１とデジタル入力回路７との接続を遮断する開閉
回路１０が外部端子１と該デジタル入力回路７との間に
介在されている。
図である。すなわち、デジタル信号を入力するデジタル
入力回路７と、アナログ信号を入力するアナログ入力回
路９とが共通の外部端子１に接続され、該外部端子１か
ら入力されるデジタル信号若しくはアナログ信号を前記
各回路７，９を介して内部回路に入力する半導体集積回
路で、前記外部端子１へのアナログ信号入力時には該外
部端子１とデジタル入力回路７との接続を遮断する開閉
回路１０が外部端子１と該デジタル入力回路７との間に
介在されている。
【０００７】また、図３に示すように前記開閉回路１０
は内部回路のアナログ信号入力動作時に内部回路からの
Ｌレベルの信号の入力により外部端子１とデジタル入力
回路７との接続を遮断するＮＡＮＤ回路１１ａで構成さ
れている。
は内部回路のアナログ信号入力動作時に内部回路からの
Ｌレベルの信号の入力により外部端子１とデジタル入力
回路７との接続を遮断するＮＡＮＤ回路１１ａで構成さ
れている。
【０００８】
【作用】外部端子１へのアナログ信号入力時には開閉回
路１０により該外部端子１とデジタル入力回路７との接
続が遮断されるので、アナログ入力信号によるデジタル
入力回路７での電力消費が防止される。
路１０により該外部端子１とデジタル入力回路７との接
続が遮断されるので、アナログ入力信号によるデジタル
入力回路７での電力消費が防止される。
【０００９】
【実施例】以下、この発明を具体化した一実施例を図２
及び図３に従って説明する。図２に示すように、外部端
子１はＰチャネルＭＯＳトランジスタＴr1及びＮチャネ
ルＭＯＳトランジスタＴr2からなるＣＭＯＳ構成の出力
バッファ回路６の出力端子に接続され、トランジスタＴ
r1のゲートは電源Ｖccに接続され、トランジスタＴr2の
ゲートは入出力ポート７の出力端子Ｔout に接続されて
いる。また、入出力ポート７の入力端子Ｔinは抵抗Ｒを
介して外部端子１に接続されている。従って、出力バッ
ファ回路６及び抵抗Ｒで入出力バッファ部が構成されて
いる。
及び図３に従って説明する。図２に示すように、外部端
子１はＰチャネルＭＯＳトランジスタＴr1及びＮチャネ
ルＭＯＳトランジスタＴr2からなるＣＭＯＳ構成の出力
バッファ回路６の出力端子に接続され、トランジスタＴ
r1のゲートは電源Ｖccに接続され、トランジスタＴr2の
ゲートは入出力ポート７の出力端子Ｔout に接続されて
いる。また、入出力ポート７の入力端子Ｔinは抵抗Ｒを
介して外部端子１に接続されている。従って、出力バッ
ファ回路６及び抵抗Ｒで入出力バッファ部が構成されて
いる。
【００１０】アナログ回路としてのＡ／Ｄ変換器９の入
力端子ＩＮ1 〜ＩＮn はそれぞれトランスファーゲート
１０を介して前記抵抗Ｒに接続され、各トランスファー
ゲート１０のゲート端子にはＡ／Ｄ変換器９から選択信
号ＳＥＬ1 〜ＳＥＬn がそれぞれ入力される。そして、
その選択信号ＳＥＬ1 〜ＳＥＬn がＨレベルとなるとト
ランスファーゲート１０は閉路されてＡ／Ｄ変換器９の
各入力端子ＩＮ1 〜ＩＮn が外部端子１に接続されるよ
うになっている。また、Ａ／Ｄ変換器９は前記選択信号
ＳＥＬ1 〜ＳＥＬn を前記入出力ポート７にも選択信号
ＳＥＬとして出力するとともに、その動作中にはＨレベ
ルの動作信号ＡＤＳを入出力ポート７に出力する。
力端子ＩＮ1 〜ＩＮn はそれぞれトランスファーゲート
１０を介して前記抵抗Ｒに接続され、各トランスファー
ゲート１０のゲート端子にはＡ／Ｄ変換器９から選択信
号ＳＥＬ1 〜ＳＥＬn がそれぞれ入力される。そして、
その選択信号ＳＥＬ1 〜ＳＥＬn がＨレベルとなるとト
ランスファーゲート１０は閉路されてＡ／Ｄ変換器９の
各入力端子ＩＮ1 〜ＩＮn が外部端子１に接続されるよ
うになっている。また、Ａ／Ｄ変換器９は前記選択信号
ＳＥＬ1 〜ＳＥＬn を前記入出力ポート７にも選択信号
ＳＥＬとして出力するとともに、その動作中にはＨレベ
ルの動作信号ＡＤＳを入出力ポート７に出力する。
【００１１】入出力ポート７の入力端子Ｔin及び出力端
子Ｔout 付近の回路構成を図３に従って説明すると、入
力端子ＴinはＮＡＮＤ回路１１ａの一方の入力端子に接
続され、そのＮＡＮＤ回路１１ａの出力信号はインバー
タ回路１２ａを介して入出力ポート７内へ出力される。
前記選択信号ＳＥＬ及び動作信号ＡＤＳはＡＮＤ回路１
３に入力され、そのＡＮＤ回路１３の出力信号はＮＯＲ
回路１４ａの一方の入力端子に入力される。そのＮＯＲ
回路１４ａの他方の入力端子には常にはＬレベルのスタ
ンバイ信号ＳＴＰが入力されている。
子Ｔout 付近の回路構成を図３に従って説明すると、入
力端子ＴinはＮＡＮＤ回路１１ａの一方の入力端子に接
続され、そのＮＡＮＤ回路１１ａの出力信号はインバー
タ回路１２ａを介して入出力ポート７内へ出力される。
前記選択信号ＳＥＬ及び動作信号ＡＤＳはＡＮＤ回路１
３に入力され、そのＡＮＤ回路１３の出力信号はＮＯＲ
回路１４ａの一方の入力端子に入力される。そのＮＯＲ
回路１４ａの他方の入力端子には常にはＬレベルのスタ
ンバイ信号ＳＴＰが入力されている。
【００１２】ＮＯＲ回路１４ａの出力信号は前記ＮＡＮ
Ｄ回路１１ａの他方の入力端子に入力されるとともにイ
ンバータ回路１２ｂを介してＮＯＲ回路１４ｂの一方の
入力端子に入力され、そのＮＯＲ回路１４ｂの他方の入
力端子には入出力ポート７内から出力データＤout が入
力される。そして、ＮＯＲ回路１４ｂの出力信号は２段
のインバータ回路１２ｃ，１２ｄを介して出力端子Ｔou
t に出力される。
Ｄ回路１１ａの他方の入力端子に入力されるとともにイ
ンバータ回路１２ｂを介してＮＯＲ回路１４ｂの一方の
入力端子に入力され、そのＮＯＲ回路１４ｂの他方の入
力端子には入出力ポート７内から出力データＤout が入
力される。そして、ＮＯＲ回路１４ｂの出力信号は２段
のインバータ回路１２ｃ，１２ｄを介して出力端子Ｔou
t に出力される。
【００１３】さて、上記のような構成で入出力ポート７
により外部端子１で信号の入出力を行う場合には、各選
択信号ＳＥＬ1 〜ＳＥＬn 及び動作信号ＡＤＳがＬレベ
ルとなるため、入出力ポート７内でＮＯＲ回路１４ａは
Ｈレベルの出力信号をＮＡＮＤ回路１１ａに出力する。
すると、ＮＡＮＤ回路１１ａは外部端子１から入力端子
Ｔinを経て入力される入力データを反転させた出力信号
を出力する状態となるため、外部端子１に入力される入
力データと同相の信号がインバータ回路１２ａから入出
力ポート内に出力される。
により外部端子１で信号の入出力を行う場合には、各選
択信号ＳＥＬ1 〜ＳＥＬn 及び動作信号ＡＤＳがＬレベ
ルとなるため、入出力ポート７内でＮＯＲ回路１４ａは
Ｈレベルの出力信号をＮＡＮＤ回路１１ａに出力する。
すると、ＮＡＮＤ回路１１ａは外部端子１から入力端子
Ｔinを経て入力される入力データを反転させた出力信号
を出力する状態となるため、外部端子１に入力される入
力データと同相の信号がインバータ回路１２ａから入出
力ポート内に出力される。
【００１４】また、ＮＯＲ回路１４ａのＨレベルの出力
信号によりＮＯＲ回路１４ｂの一方の入力端子にはＬレ
ベルの信号が入力されるため、同ＮＯＲ回路１４ｂは入
出力ポート７内から出力される出力データＤout を反転
させて出力する状態となり、インバータ回路１２ｃ，１
２ｄ及び出力バッファ回路６を介して外部端子１から出
力データＤout と同相の出力信号が出力される。
信号によりＮＯＲ回路１４ｂの一方の入力端子にはＬレ
ベルの信号が入力されるため、同ＮＯＲ回路１４ｂは入
出力ポート７内から出力される出力データＤout を反転
させて出力する状態となり、インバータ回路１２ｃ，１
２ｄ及び出力バッファ回路６を介して外部端子１から出
力データＤout と同相の出力信号が出力される。
【００１５】一方、外部端子１からＡ／Ｄ変換器９にア
ナログ信号を入力する場合には、選択信号ＳＥＬ1 〜Ｓ
ＥＬn のいずれか一つがＨレベルとなるとともに動作信
号ＡＤＳもＨレベルとなる。すると、ＡＮＤ回路１３の
出力信号はＨレベルとなってＮＯＲ回路１４ａの出力信
号はＬレベルとなるため、ＮＡＮＤ回路１１ａの出力信
号はＨレベルに固定される。また、ＮＯＲ回路１４ａの
Ｌレベルの出力信号によりＮＯＲ回路１４ｂの出力信号
はＬレベルに固定される。この結果、外部端子１に入力
されるアナログ信号の入出力ポート７内への入力は遮断
され、アナログ信号がＮＡＮＤ回路１１ａの入力レベル
範囲における中間レベルとなっても同ＮＡＮＤ回路１１
ａで貫通電流が発生することはない。そして、Ａ／Ｄ変
換器９では選択信号ＳＥＬ1 〜ＳＥＬn によりいずれか
一つのトランスファーゲート１０が閉路されて外部端子
１に入力されたアナログ信号が入力端子ＩＮ1 〜ＩＮ2
のいずれかに入力される。
ナログ信号を入力する場合には、選択信号ＳＥＬ1 〜Ｓ
ＥＬn のいずれか一つがＨレベルとなるとともに動作信
号ＡＤＳもＨレベルとなる。すると、ＡＮＤ回路１３の
出力信号はＨレベルとなってＮＯＲ回路１４ａの出力信
号はＬレベルとなるため、ＮＡＮＤ回路１１ａの出力信
号はＨレベルに固定される。また、ＮＯＲ回路１４ａの
Ｌレベルの出力信号によりＮＯＲ回路１４ｂの出力信号
はＬレベルに固定される。この結果、外部端子１に入力
されるアナログ信号の入出力ポート７内への入力は遮断
され、アナログ信号がＮＡＮＤ回路１１ａの入力レベル
範囲における中間レベルとなっても同ＮＡＮＤ回路１１
ａで貫通電流が発生することはない。そして、Ａ／Ｄ変
換器９では選択信号ＳＥＬ1 〜ＳＥＬn によりいずれか
一つのトランスファーゲート１０が閉路されて外部端子
１に入力されたアナログ信号が入力端子ＩＮ1 〜ＩＮ2
のいずれかに入力される。
【００１６】従って、上記のような半導体集積回路では
共通の外部端子１でデジタル信号の入出力及びアナログ
信号の入力を行うことができるとともに、アナログ信号
の入力による入出力ポート７内での電力消費を防止する
ことができる。
共通の外部端子１でデジタル信号の入出力及びアナログ
信号の入力を行うことができるとともに、アナログ信号
の入力による入出力ポート７内での電力消費を防止する
ことができる。
【００１７】
【発明の効果】以上詳述したように、この発明はデジタ
ル信号を入力するデジタル入力回路と、アナログ信号を
入力するアナログ入力回路とを共通の外部端子に接続
し、該外部端子から入力されるデジタル信号若しくはア
ナログ信号を前記各回路を介して内部回路に入力する半
導体集積回路で、アナログ信号の入力時にデジタル信号
を入力する入力回路での同アナログ信号による電力消費
を防止することができる優れた効果を発揮する。
ル信号を入力するデジタル入力回路と、アナログ信号を
入力するアナログ入力回路とを共通の外部端子に接続
し、該外部端子から入力されるデジタル信号若しくはア
ナログ信号を前記各回路を介して内部回路に入力する半
導体集積回路で、アナログ信号の入力時にデジタル信号
を入力する入力回路での同アナログ信号による電力消費
を防止することができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】一実施例の入出力ポートを示す回路図である。
【図４】従来例を示す回路図である。
１ 外部端子 ７ デジタル入力回路 ９ アナログ入力回路 １０ 開閉回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/0175
Claims (2)
- 【請求項１】 デジタル信号を入力するデジタル入力回
路（７）と、アナログ信号を入力するアナログ入力回路
（９）とを共通の外部端子（１）に接続し、該外部端子
（１）から入力されるデジタル信号若しくはアナログ信
号を前記各回路（７，９）を介して内部回路に入力する
半導体集積回路であって、前記外部端子（１）へのアナ
ログ信号入力時には該外部端子（１）とデジタル入力回
路（７）との接続を遮断する開閉回路（１０）を外部端
子（１）と該デジタル入力回路（７）との間に介在させ
たことを特徴とする半導体集積回路。 - 【請求項２】 前記開閉回路（１０）は内部回路のアナ
ログ信号入力動作時に内部回路からのＬレベルの信号の
入力により外部端子（１）とデジタル入力回路（７）と
の接続を遮断するＮＡＮＤ回路（１１ａ）で構成したこ
とを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018887A JP2938589B2 (ja) | 1991-02-12 | 1991-02-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018887A JP2938589B2 (ja) | 1991-02-12 | 1991-02-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04258019A JPH04258019A (ja) | 1992-09-14 |
| JP2938589B2 true JP2938589B2 (ja) | 1999-08-23 |
Family
ID=11984080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3018887A Expired - Fee Related JP2938589B2 (ja) | 1991-02-12 | 1991-02-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2938589B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6143470B2 (ja) * | 2013-01-18 | 2017-06-07 | ローム株式会社 | 半導体装置 |
-
1991
- 1991-02-12 JP JP3018887A patent/JP2938589B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04258019A (ja) | 1992-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990601 |
|
| LAPS | Cancellation because of no payment of annual fees |