JP2782946B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2782946B2 JP2782946B2 JP2307690A JP30769090A JP2782946B2 JP 2782946 B2 JP2782946 B2 JP 2782946B2 JP 2307690 A JP2307690 A JP 2307690A JP 30769090 A JP30769090 A JP 30769090A JP 2782946 B2 JP2782946 B2 JP 2782946B2
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- Japan
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- input
- signal
- analog
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にアナログ信号入
力と兼用できる入力又は入出力回路を有する半導体集積
回路に関する。
力と兼用できる入力又は入出力回路を有する半導体集積
回路に関する。
第５図は従来のアナログ入力端子と兼用の入力回路を
備えた従来の半導体集積回路のブロック図である。読み
出し信号１によって汎用バス2,3にデータ4,5を出力する
入力回路34,35はそれぞれ入力端子8,9の信号を入力す
る。又、入力端子8,9はアナログ信号の入力も兼ねてお
り入力回路34,35からはアナログ回路への信号10,11を出
力する。第６図は第５図の入力回路34,35の一例であ
る。読み出し信号１がアクティブになるとクロックドバ
ッファ36はオンし端子からの入力が汎用バスに出力され
る。
備えた従来の半導体集積回路のブロック図である。読み
出し信号１によって汎用バス2,3にデータ4,5を出力する
入力回路34,35はそれぞれ入力端子8,9の信号を入力す
る。又、入力端子8,9はアナログ信号の入力も兼ねてお
り入力回路34,35からはアナログ回路への信号10,11を出
力する。第６図は第５図の入力回路34,35の一例であ
る。読み出し信号１がアクティブになるとクロックドバ
ッファ36はオンし端子からの入力が汎用バスに出力され
る。
上述した従来の半導体集積回路は、入力端子８にアナ
ログ信号が、入力端子９にデジタル信号が入力された場
合、読み出し信号１がアクティブになると入力回路35か
らのデータ５はデジタル値が汎用バス３に出力される
が、入力回路34からのデータ４は入力端子８の値により
不安定な値が汎用バス３に出力される。すなわち、第６
図のバッファ36は、例えば２段のCMOSインバータで構成
され、入力信号がインバータの閾値を越えるか越えない
かによって汎用バスへ出力する信号を“H"または“L"に
するため、インバータの閾値近傍のアナログ信号が入力
された場合、CMOSインバータのPMOSおよびNMOSが共に導
通状態となってしまい、出力が不安定な値となる。この
ため、さらに、入力回路34のバッファ36に貫通電流が流
れるという問題も生じる。
ログ信号が、入力端子９にデジタル信号が入力された場
合、読み出し信号１がアクティブになると入力回路35か
らのデータ５はデジタル値が汎用バス３に出力される
が、入力回路34からのデータ４は入力端子８の値により
不安定な値が汎用バス３に出力される。すなわち、第６
図のバッファ36は、例えば２段のCMOSインバータで構成
され、入力信号がインバータの閾値を越えるか越えない
かによって汎用バスへ出力する信号を“H"または“L"に
するため、インバータの閾値近傍のアナログ信号が入力
された場合、CMOSインバータのPMOSおよびNMOSが共に導
通状態となってしまい、出力が不安定な値となる。この
ため、さらに、入力回路34のバッファ36に貫通電流が流
れるという問題も生じる。
本発明の半導体集積回路は、汎用バスと複数の信号回
路とを備え、前記複数の信号回路には読み出し信号が共
通に供給されているとともに、前記複数の信号回路の各
々はアナログ／デジタル信号兼用端子と前記読み出し信
号がアクティブになると前記アナログ／デジタル信号兼
用端子の電圧にもとづき前記汎用バスを駆動するバッフ
ァとを有するように構成された半導体集積回路におい
て、前記複数の信号回路の各々に対し、前記汎用バスに
接続されて前記汎用バスからのアナログ／デジタル入力
切り換えデータが書き込まれるレジスタを設けるととも
に、前記読み出し信号のアクティブ時の前記アナログ／
デジタル信号兼用端子へのアナログ入力による前記バッ
ファに流れる貫通電流防止のためのアナログ／デジタル
入力切り換え回路を前記アナログ／デジタル信号兼用端
子と前記バッファとの間に設け、前記バッファの導通状
態を対応する前記レジスタからの前記アナログ／デジタ
ル入力切り換えデータにもとづく信号によって制御する
ようにしたことを特徴としている。
路とを備え、前記複数の信号回路には読み出し信号が共
通に供給されているとともに、前記複数の信号回路の各
々はアナログ／デジタル信号兼用端子と前記読み出し信
号がアクティブになると前記アナログ／デジタル信号兼
用端子の電圧にもとづき前記汎用バスを駆動するバッフ
ァとを有するように構成された半導体集積回路におい
て、前記複数の信号回路の各々に対し、前記汎用バスに
接続されて前記汎用バスからのアナログ／デジタル入力
切り換えデータが書き込まれるレジスタを設けるととも
に、前記読み出し信号のアクティブ時の前記アナログ／
デジタル信号兼用端子へのアナログ入力による前記バッ
ファに流れる貫通電流防止のためのアナログ／デジタル
入力切り換え回路を前記アナログ／デジタル信号兼用端
子と前記バッファとの間に設け、前記バッファの導通状
態を対応する前記レジスタからの前記アナログ／デジタ
ル入力切り換えデータにもとづく信号によって制御する
ようにしたことを特徴としている。
次に本発明について図面を参照して説明する。第１図
は本発明の一実施例のブロック図である。読み出し信号
１によって汎用バス2,3にデータ4,5を出力する。入力回
路6,7はそれぞれ入力端子8,9の信号を入力する。又、入
力端子8,9はアナログ信号の入力も兼ねており入力回路
6,7からはアナログ回路への信号10,11を出力する。アナ
ログ・デジタル入力切り換えレジスタ12,13は入力回路
6,7の入力をアナログにするか、デジタルにするかを切
り換える信号を出力する。
は本発明の一実施例のブロック図である。読み出し信号
１によって汎用バス2,3にデータ4,5を出力する。入力回
路6,7はそれぞれ入力端子8,9の信号を入力する。又、入
力端子8,9はアナログ信号の入力も兼ねており入力回路
6,7からはアナログ回路への信号10,11を出力する。アナ
ログ・デジタル入力切り換えレジスタ12,13は入力回路
6,7の入力をアナログにするか、デジタルにするかを切
り換える信号を出力する。
第２図は第１図の入力回路6,7の一例である。アナロ
グ・デジタル入力切り換え信号14が“L"の場合、インバ
ータ15の出力が“H"になりクロックドバッファ16がオン
し次段のクロックドバッファ18に入力端子からの入力を
伝える。したがって読み出し信号１がアクティブになる
と入力端子からの入力がそのまま汎用バスに出力され
る。アナログ・デジタル切り換え信号14が“H"の場合、
インバータ15の出力が“L"になりクロックドバッファ16
はオフし入力端子からの入力は次段のクロックドバッフ
ァ18に伝わらないが、トランスミッションゲート17がオ
ンし、次段のクロックドバッファの入力になり読み出し
信号がアクティブになると汎用バスに“L"が出力され
る。第１図において入力端子８にアナログ信号を入力端
子９にデジタル信号を入力し、アナログ・デジタル入力
切り換えレジスタ12,13の出力がそれぞれ“H",“L"とす
ると、読み出し信号１がアクティブになると入力回路６
からのデータ４は“L"となり、入力回路７からのデータ
５は入力端子のデジタル値になり汎用バス2,3に出力さ
れる。従って、入力回路６には貫通電流が流れずさら
に、読み出し信号１によって読み出される入力回路6,7
をアナログ入力，デジタル入力と区別して使用すること
が出来る。
グ・デジタル入力切り換え信号14が“L"の場合、インバ
ータ15の出力が“H"になりクロックドバッファ16がオン
し次段のクロックドバッファ18に入力端子からの入力を
伝える。したがって読み出し信号１がアクティブになる
と入力端子からの入力がそのまま汎用バスに出力され
る。アナログ・デジタル切り換え信号14が“H"の場合、
インバータ15の出力が“L"になりクロックドバッファ16
はオフし入力端子からの入力は次段のクロックドバッフ
ァ18に伝わらないが、トランスミッションゲート17がオ
ンし、次段のクロックドバッファの入力になり読み出し
信号がアクティブになると汎用バスに“L"が出力され
る。第１図において入力端子８にアナログ信号を入力端
子９にデジタル信号を入力し、アナログ・デジタル入力
切り換えレジスタ12,13の出力がそれぞれ“H",“L"とす
ると、読み出し信号１がアクティブになると入力回路６
からのデータ４は“L"となり、入力回路７からのデータ
５は入力端子のデジタル値になり汎用バス2,3に出力さ
れる。従って、入力回路６には貫通電流が流れずさら
に、読み出し信号１によって読み出される入力回路6,7
をアナログ入力，デジタル入力と区別して使用すること
が出来る。
第３図は本発明の第２の実施例のブロック図である。
読み出し信号１によって汎用バス2,3にデータ4,5を出力
する入出力回路19,20はまた書き込み信号21によって汎
用バスのデータ4,5を書き込むようになっている。入出
力回路19,20は入出力端子22,23とつながっており、入出
力端子22,23はアナログ信号の入力も兼ねており入出力
回路19,20からはアナログ回路への信号10,11を出力す
る。アナログ・デジタル入力切り換えレジスタ12,13は
入出力回路19,20の入力をアナログにするか、デジタル
にするかを切り換える信号を出力する。入出力状態切り
換えレジスタ24,25は入出力回路19,20を入力状態にする
か、出力状態にするかの信号を出力する。第４図は第３
図の入出力回路19,20の一例である。書き込み信号がア
クティブになると出力データラッチ26は汎用バスのデー
タを取り込む。入出力状態切り換え信号27が“H"になる
とクロックドバッファ28はオンし出力データラッチ26の
出力を入出力端子に出力する。アナログ・デジタル切り
換え信号14が“L"で入出力状態切り換え信号27が“L"の
時のみNOR29の出力“H"になりクロックドバッファ30は
オンし入出力端子からの入力が次段に伝わり、読み出し
信号１がアクティブになるとクロックドバッファ33がオ
ンし汎用バスに出力される。その他の場合はNOR29の出
力は“L"になりインバータ31の出力は“H"になりトラン
スミッションゲート32はオンし出力データラッチ26の出
力が次段に伝わり、読み出し信号１がアクティブになる
とクロックドバッファ33はオンし汎用バスに出力され
る。第１図において入出力端子22にアナログ信号を入力
しアナログ・デジタル入力切り換えレジスタ12,13の出
力がそれぞれ“H",“L"とし、入出力状態切り換えレジ
スタ24,25の出力がそれぞれ“L",“H"とすると入出力回
路19はアナログ入力状態に、入出力回路20はデジタル出
力状態に設定される。読み出し信号１がアクティブにな
ると入出力回路19からのデータ４は内部の出力データラ
ッチのデータが汎用バス２に出力される。入出力回路20
は、デジタル出力状態に設定されているため、バッファ
28及び33はオン、バッファ30はオフ、トランスミッショ
ンゲート32はオンとなっているため、内部の出力データ
ラッチ26のデータがトランスミッションゲート32および
バッファ33を介して出力データ５として汎用バス３へ出
力され、同時に出力データラッチ26のデータはバッファ
28を介して入出力端子23へも出力される。書き込み信号
21がアクティブになると入出力回路19は汎用バス２のデ
ータを取り込み、内部の出力データラッチにデータを書
き込むが入出力端子22は出力されず、入出力回路20は汎
用バス３のデータを取り込み内部の出力データラッチに
データを書き込み入出力端子23から出力される。また、
読み出し信号がアクティブになった場合、入出力回路19
はアナログ入力状態に設定されており、バッファ30はオ
フしているため、端子22に入力されたアナログ信号はバ
ッファ30には伝わらない。従って、読み出し信号１がア
クティブになっても入出力回路19のバッファ33には貫通
電流が流れず、更に入出力回路19,20はアナログ，デジ
タルの区別をして使用することが出来る。
読み出し信号１によって汎用バス2,3にデータ4,5を出力
する入出力回路19,20はまた書き込み信号21によって汎
用バスのデータ4,5を書き込むようになっている。入出
力回路19,20は入出力端子22,23とつながっており、入出
力端子22,23はアナログ信号の入力も兼ねており入出力
回路19,20からはアナログ回路への信号10,11を出力す
る。アナログ・デジタル入力切り換えレジスタ12,13は
入出力回路19,20の入力をアナログにするか、デジタル
にするかを切り換える信号を出力する。入出力状態切り
換えレジスタ24,25は入出力回路19,20を入力状態にする
か、出力状態にするかの信号を出力する。第４図は第３
図の入出力回路19,20の一例である。書き込み信号がア
クティブになると出力データラッチ26は汎用バスのデー
タを取り込む。入出力状態切り換え信号27が“H"になる
とクロックドバッファ28はオンし出力データラッチ26の
出力を入出力端子に出力する。アナログ・デジタル切り
換え信号14が“L"で入出力状態切り換え信号27が“L"の
時のみNOR29の出力“H"になりクロックドバッファ30は
オンし入出力端子からの入力が次段に伝わり、読み出し
信号１がアクティブになるとクロックドバッファ33がオ
ンし汎用バスに出力される。その他の場合はNOR29の出
力は“L"になりインバータ31の出力は“H"になりトラン
スミッションゲート32はオンし出力データラッチ26の出
力が次段に伝わり、読み出し信号１がアクティブになる
とクロックドバッファ33はオンし汎用バスに出力され
る。第１図において入出力端子22にアナログ信号を入力
しアナログ・デジタル入力切り換えレジスタ12,13の出
力がそれぞれ“H",“L"とし、入出力状態切り換えレジ
スタ24,25の出力がそれぞれ“L",“H"とすると入出力回
路19はアナログ入力状態に、入出力回路20はデジタル出
力状態に設定される。読み出し信号１がアクティブにな
ると入出力回路19からのデータ４は内部の出力データラ
ッチのデータが汎用バス２に出力される。入出力回路20
は、デジタル出力状態に設定されているため、バッファ
28及び33はオン、バッファ30はオフ、トランスミッショ
ンゲート32はオンとなっているため、内部の出力データ
ラッチ26のデータがトランスミッションゲート32および
バッファ33を介して出力データ５として汎用バス３へ出
力され、同時に出力データラッチ26のデータはバッファ
28を介して入出力端子23へも出力される。書き込み信号
21がアクティブになると入出力回路19は汎用バス２のデ
ータを取り込み、内部の出力データラッチにデータを書
き込むが入出力端子22は出力されず、入出力回路20は汎
用バス３のデータを取り込み内部の出力データラッチに
データを書き込み入出力端子23から出力される。また、
読み出し信号がアクティブになった場合、入出力回路19
はアナログ入力状態に設定されており、バッファ30はオ
フしているため、端子22に入力されたアナログ信号はバ
ッファ30には伝わらない。従って、読み出し信号１がア
クティブになっても入出力回路19のバッファ33には貫通
電流が流れず、更に入出力回路19,20はアナログ，デジ
タルの区別をして使用することが出来る。
以上説明したように本発明は入力又は入出力回路のア
ナログ・デジタル入力切り換え回路を備える事によって
アナログ・デジタルの区別をしてしようでき、アナログ
入力による貫通電流を防止できるという効果を有する。
ナログ・デジタル入力切り換え回路を備える事によって
アナログ・デジタルの区別をしてしようでき、アナログ
入力による貫通電流を防止できるという効果を有する。
第１図は本発明の半導体集積回路の一実施例のブロック
図、第２図は第１図で使用している入力回路の一例、第
３図は第２図の実施例のブロック図、第４図は第３図で
使用している入出力回路の一例、第５図は従来の半導体
集積回路のブロック図、第６図は第５図で使用している
入力回路の一例である。 １……読み出し信号、2,3……汎用バス、4,5……デー
タ、6,7,34,35……入力回路、8,9……入力端子、10,11
……アナログ回路への信号、12,13……アナログ・デジ
タル切り換えレジスタ、14……アナログ・デジタル切り
換え信号、15,31……インバータ、16,18,28,30,33,36…
…クロックドバッファ、17,32……トランスミッション
ゲート、19,20……入出力回路、21……書き込み信号、2
2,23……入出力端子、24,25……入出力状態切り換え回
路、26……出力データラッチ、27……入出力状態切り換
え信号、29……NOR。
図、第２図は第１図で使用している入力回路の一例、第
３図は第２図の実施例のブロック図、第４図は第３図で
使用している入出力回路の一例、第５図は従来の半導体
集積回路のブロック図、第６図は第５図で使用している
入力回路の一例である。 １……読み出し信号、2,3……汎用バス、4,5……デー
タ、6,7,34,35……入力回路、8,9……入力端子、10,11
……アナログ回路への信号、12,13……アナログ・デジ
タル切り換えレジスタ、14……アナログ・デジタル切り
換え信号、15,31……インバータ、16,18,28,30,33,36…
…クロックドバッファ、17,32……トランスミッション
ゲート、19,20……入出力回路、21……書き込み信号、2
2,23……入出力端子、24,25……入出力状態切り換え回
路、26……出力データラッチ、27……入出力状態切り換
え信号、29……NOR。
Claims (1)
- 【請求項１】汎用バスと複数の信号回路とを備え、前記
複数の信号回路には読み出し信号が共通に供給されてい
るとともに、前記複数の信号回路の各々はアナログ／デ
ジタル信号兼用端子と前記読み出し信号がアクティブに
なると前記アナログ／デジタル信号兼用端子の電圧にも
とづき前記汎用バスを駆動するバッファとを有するよう
に構成された半導体集積回路において、前記複数の信号
回路の各々に対し、前記汎用バスに接続されて前記汎用
バスからのアナログ／デジタル入力切り換えデータが書
き込まれるレジスタを設けるとともに、前記読み出し信
号のアクティブ時の前記アナログ／デジタル信号兼用端
子へのアナログ入力による前記バッファに流れる貫通電
流防止のためのアナログ／デジタル入力切り換え回路を
前記アナログ／デジタル信号兼用端子と前記バッファと
の間に設け、前記バッファの導通状態を対応する前記レ
ジスタからの前記アナログ／デジタル入力切り換えデー
タにもとづく信号によって制御するようにしたことを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307690A JP2782946B2 (ja) | 1990-11-14 | 1990-11-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307690A JP2782946B2 (ja) | 1990-11-14 | 1990-11-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04178816A JPH04178816A (ja) | 1992-06-25 |
| JP2782946B2 true JP2782946B2 (ja) | 1998-08-06 |
Family
ID=17972053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2307690A Expired - Lifetime JP2782946B2 (ja) | 1990-11-14 | 1990-11-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2782946B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3637428B2 (ja) * | 1996-03-04 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116147A (en) * | 1980-02-20 | 1981-09-11 | Hitachi Ltd | Digital semiconductor integrated circuit and digital control system using it |
| JPS62297916A (ja) * | 1986-06-18 | 1987-12-25 | Mitsubishi Electric Corp | デ−タ入力回路 |
-
1990
- 1990-11-14 JP JP2307690A patent/JP2782946B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04178816A (ja) | 1992-06-25 |
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