JPH0142013B2 - - Google Patents

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JPH0142013B2
JPH0142013B2 JP59108475A JP10847584A JPH0142013B2 JP H0142013 B2 JPH0142013 B2 JP H0142013B2 JP 59108475 A JP59108475 A JP 59108475A JP 10847584 A JP10847584 A JP 10847584A JP H0142013 B2 JPH0142013 B2 JP H0142013B2
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Hiroshi Yokochi
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Oki Electric Industry Co Ltd
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Description

【発明の詳細な説明】 （産業上の利用分野） この発明はCMOS入出力回路、特にマイクロ
プロセツサに好適なCMOS入出力回路に関する
ものである。
（従来の技術） 近年消費電力の少ないCMOS型ICマイクロプ
ロセツサおよびマイクロコンピユータの用途が増
加している。これらIC装置はＩ／Ｏポートピン
端子と内部データバス間に双方向に情報を伝達さ
せる複数のCMOS型入出力回路を内蔵している。
CMOS入出力回路は、一般に、Ｉ／Ｏポート
ピン端子に接続されたCMOS出力バツフアと、
Ｉ／Ｏピン端子の信号を入力し且つ雑音マージン
を大きくするCMOS入力バツフアと、この
CMOS入力バツフアの出力信号を内部データバ
スへ選択的に伝達する回路を内蔵している。
従来のCMOS出力バツフアを含む入出力回路
は、例えば、インテル社発行「マイクロコントロ
ーラハンドブツク」1983年版10−１および10−２
ページに記載されている。しかしこの従来の入出
力回路はＩ／Ｏポートをフローテイング状態にす
ることができない。従つてこの入出力回路はＩ／
Ｏポートに接続される外部回路の論理状態とＩ／
Ｏポートの出力論理レベルを一致させた後、パワ
ーダウンモードに入る必要がある。このCMOS
入出力回路は、プロセツサの処理機能を停止さ
せ、且つ消費電力を減少させて待機するパワーダ
ウンモード時、CMOS出力バツフアをフローテ
イング状態にしてＩ／Ｏポートピン端子と内部デ
ータバス間を電気的に分離して、外部回路の影響
を除去する機能を持つことが望まれる。
（発明が解決しようとする問題） この場合、Ｉ／Ｏポートピン端子が開放状態
（高入力インピーダンス）になると、電位がフロ
ーテイング状態になり、CMOS入力バツフアを
構成するＰおよびＮチヤンネルMOSトランジス
タが同時に導通状態となり、パワーダウンモード
においても電力を消費する。
Ｉ／Ｏポートピン端子に外付けのプルアツプ又
はプルダウン抵抗を接続してCMOS入力バツフ
アの入力ゲートの電位をＨ又はＬレベルに固定す
ると、Ｉ／Ｏポートピン端子のフローテイング状
態を防止することができるが、この外付抵抗によ
る電力消費が発生する。又外付抵抗部品のための
取付場所が必要となり、使用者にとつてCMOS
入出力回路を含むCMOS IC装置の取扱いが不便
であつた。
本発明の目的はパワーダウン時において確実に
低消費電力動作が可能なCMOS入出力回路を提
供することにある。
本発明の他の目的はＩ／Ｏポートのフローテイ
ング状態を防止する外付のプルアツプ又はプルダ
ウン抵抗を必要としないCMOS入出力回路を提
供することにある。
（問題点を解決するための手段） 本発明のCMOS入出力回路はCMOS出力バツ
フア回路を含み、データバスとＩ／Ｏポート端子
間に信号を双方向に伝達するCMOS入出力回路
において、このCMOSバツフア回路がフローテ
イング状態にある時、制御信号によりＩ／Ｏポー
トの情報にかかわらず、“Ｌ”又は“Ｈ”レベル
に固定された出力信号を出力する入力制御回路を
有することを特徴とする。
（実施例） 第２図は例えば、マイクロプロセツサ内のデー
タバスに結合された本発明による複数のCMOS
入出力回路を示している。
第２図において、CMOS入出力回路１０２，
１０４，１０６，１０８の一方の入出力部は内部
データバス１００の各ビツト線に接続され、他方
の入出力部はＩ／OPORT１〜４に接続されてい
る。
Ｉ／Ｏ入出力回路において、書込み信号Ｗが入
力されるとデータバス１００の内容がＩ／
OPORTへ出力され、読込み信号Ｒが入力される
とＩ／OPORTの内容がデータバス１００へ入力
される。又マイクロプロセツサのパワーダウンモ
ード時に制御信号Ｃが入力されると、Ｉ／
OPORTをフローテイング状態にすると共に、内
部制御回路の出力レベルを“Ｌ”又は“Ｈ”レベ
ルに固定して、Ｉ／OPORTの電位レベルが変動
しても内部制御回路がオンオフ動作しない様にし
て、パワーダウン時においてもCMOS入出力回
路の低消費電力化を実現する。
第１図は本発明のCMOS入出力回路の好まし
い実施例である。
第１図において、入出力回路１０２は書込み信
号Ｗが入力されるとデータバスのビツトラインＢ
３の信号を一時的に記憶且つ出力するラツチ回路
２００と、ＰおよびＮ MOSトランジスタから
構成され且つＩ／OPORT１に接続された出力部
を有するCMOS出力バツフア２０２と、ラツチ
回路２００の出力信号を出力バツフア２０２へ伝
達し且つ制御信号Ｃが入力されると出力バツフア
２０２のＰおよびＮ MOSトランジスタを非導
通状態にする出力制御回路２０４と、読込み信号
Ｒが入力されるとＩ／OPORT１の信号をビツト
ラインＢ３へ伝達する入力バツフア回路２０６
と、Ｉ／OPORT１の信号をゲート回路２０６へ
伝達し且つ前述の制御信号Ｃが入力されるとＩ／
OPORT１とゲート回路２０６間をしや断する入
力バツフア回路２０８から構成されている。ラツ
チ回路２００は、例えば、CMOS回路より構成
されたデータタイプフリツプフロツプ回路であ
る。出力制御回路２０４は、例えば、CMOSイ
ンバータ２１０、CMOS OR論理回路２１２、
CMOS NOR論理回路２１４から構成される。入
力バツフア回路２０６は、例えば第６図の如き直
列接続されたｎ MOSトランジスタで構成され
る。入力制御回路２０８は、例例えば、NOR論
理回路２１８であり、第７図の如くCMOS回路
から構成される。
次に第３図、第４図、第５図のタイミング図を
参照して本発明のCMOS入出力回路の動作を説
明する。
(1) データ出力モード 第３図を参照してデータバス１００のビツト
ラインＢ３のデータをＩ／OPORT１へ伝達す
るデータ出力モードを説明する。ステートS1期
間において、例えばビツトラインＢ３、書込み
信号Ｗ、読込み信号Ｒ、制御信号Ｃ、Ｉ／
OPORT１は全て“Ｌ”レベル状態にあるもの
と仮定する。
まずステートS2期間に、ビツトラインＢ３が
“Ｈ”レベルになる。次にこのビツトラインＢ
３のＨレベル信号をＩ／OPORT１へ出力する
ため、ラツチ回路２００に書込み信号Ｗが入力
されると、ラツチ回路２００はビツトラインＢ
３の“Ｈ”レベル信号保持し、且つ出力制御回
路２０４に出力する。同時に、制御信号Ｃは
“Ｌ”レベルのままであるので、この出力制御
回路２０４は出力バツフア２０２のＰおよびＮ
MOSトランジスタへ“Ｌ”レベル信号を出
力する。従つて出力バツフア２０２の出力は
“Ｈ”レベル信号にあるので、ビツトラインＢ
３の“Ｈ”レベル信号がＩ／OPORT３へ伝達
されたことになる。
(2) データ入力モード 第４図を参照して、Ｉ／OPORT１のデータ
をビツトラインＢ３へ伝達するデータ入力モー
ドを説明する。
まずステートS1期間において、例えば、Ｉ／
OPORT１、書込み信号Ｗ、読込み信号Ｒ、制
御信号Ｃは全て“Ｌ”レベル状態にあり、且
つ、データバスのビツトラインＢ３および入力
バツフア２０６の信号は“Ｈ”レベル状態にあ
るものと仮定する。
この場合、制御信号Ｃが“Ｌ”レベルである
ので、入力制御回路２０８はＩ／OPORT１に
印加されている“Ｌ”レベル反転信号“Ｈ”レ
ベル信号を出力する。
次にステートS2期間に“Ｈ”レベルの読出し
信号Ｒが入力されると、読出し信号Ｒの出力期
間中入力バツフア２０６は、“Ｌ”レベルの信
号をビツトラインＢ３へ出力する。このビツト
ラインの“Ｌ”レベル信号は、例えば、マイク
ロプロセツサ内のメモリへ蓄積される。
次にステートS3期間において、読出し信号Ｒ
が再び“Ｌ”レベルになると、ビツトラインＢ
３は“Ｈ”レベル状態になる。
(3) パワーダウンモード 次にパワーダウンモードにおけるCMOS入
出力回路１０２の動作を第５図を参照して説明
する。
まずステートS1期間において、書込み信号
Ｗ、読込み信号Ｒ、制御信号Ｃは全て“Ｌ”レ
ベル状態にあり且つビツトラインＢ３の信号は
“Ｈ”レベル状態にあり、Ｉ／OPORT１の信
号は“Ｈ”又は“Ｌ”レベル状態にあるものと
仮定する。
次にステートS2期間にパワーダウンモードに
なると、例えば、マイクロプロセツサ又はマイ
クロコンピユータ内部のレジスタ（図示せず）
から“Ｈ”レベルの制御信号Ｃが出力制御回路
２０４および入力制御回路２０８に入力され
る。
これにより、ラツチ回路２００の出力信号状
態にかかわらず、出力制御回路２０４のOR回
路２１２および２１４NOR回路はそれぞれ
“Ｈ”および“Ｌ”レベル信号を出力バツフア
２０２のＰおよびＮ MOSトランジスタのゲ
ートに出力する。従つて出力バツフア２０２の
ＰおよびＮ MOSトランジスタは共に非導通
状態となるため、Ｉ／OPORT１はフローテイ
ング状態となる。一方入力制御回路２０８の出
力信号はＨレベルの制御信号Ｃにより、Ｉ／
OPORT１の出力状態にかかわらず、強制的に
“Ｌ”レベルになる。この場合、入力制御回路
２０８として例えば第６図に示される様に、
CMOS NOR回路を使用すると、負荷を構成す
る直列接続された複数のPMOSトランジスタ
の一方が必ず非導通状態に固定されるので、
Ｉ／OPORT１の電位レベルが変動しても入力
制御回路２０８の電源端子VDDと接地間が導通
することが防止される。
本発明の実施例において、入力制御回路２０８
に第８図に示される様にヒスステリシス特性を持
つCMOS NOR回路を使用すると、高雑音マージ
ンが得られるので、通常動作時のＩ／OPORTの
電位レベルの変動に対してより安定な特性が得ら
れる。
又入力制御回路２０８にCMOS OR回路を使
用してパワーダウン時“Ｈ”レベルに固定するこ
とも可能である。この場合入力バツフア２０６の
入力部はインバータ機能が不要となる。
（発明の効果） 以上説明した様に本発明によるCMOS入出力
回路は、パワーダウンモードにおいて、Ｉ／
OPORTがフローテイング状態にあり、且つその
電位レベルが変動しても、電源電位から接地電位
へかん通電流が流れる回路成分がないので、低消
費電力化が可能となる。
更に従来回路のようにＩ／OPORTに外付けの
プルアツプ抵抗又はプルダウン抵抗を接続するこ
となく、CMOS入出力回路をパワーダウンモー
ドにすることができるので、システムを構成する
場合の構成素子数の削減および空間占有率の向上
が可能となる。
本発明のCMOS入出力回路はCMOSマイクロ
プロセツサおよびCMOSマイクロコンピユータ
の入出力回路として特に好適である。
【図面の簡単な説明】
第１図は本発明によるCMOS入出力回路の一
実施例である。第２図は本発明による複数の
CMOS入出力回路のブロツク図である。第３図
は本発明によるCMOS入出力回路のデータ出力
モードを示すタイミング図である。第４図は本発
明によるCMOS入出力回路のデータ入力モード
を示すタイミング図である。第５図は本発明によ
るCMOS入出力回路のパワーダウンモードを示
すタイミング図である。第６図は第１図に示され
る入力バツフア回路の一実施例を示す図である。
第７図は第１図に示される入力制御回路の一実施
例を示す図である。第８図はヒステリシス特性を
有する入力制御回路を示す図である。 １０２，１０４，１０６，１０８……CMOS
入出力回路、２００……一時記憶回路、２０２…
…出力バツフア、２０４……出力制御回路、２０
６……入力バツフア、２０８……入力制御回路。

Claims (1)

  1. 【特許請求の範囲】 １ データバスの情報を一時記憶する回路と、信
    号入力部と、Ｉ／Ｏポートに接続された信号出力
    部を有し且つ前記データバスの情報を前記Ｉ／Ｏ
    ポートに出力するCMOS出力バツフアと、前記
    記憶回路の出力部と前記CMOS出力バツフアの
    出力部間に接続され、且つ制御信号が入力される
    と前記CMOS出力バツフアをフローテイング状
    態にする出力制御回路と、信号入力部と、前記デ
    ータバスに接続された信号出力部を有し、且つ選
    択的に前記Ｉ／Ｏポートの情報を前記データバス
    に伝達する入力バツフア回路、前記Ｉ／Ｏポート
    と前記信号伝送回路の信号入力部間に接続され、
    且つ前記制御信号が入力されると、前記Ｉ／Ｏポ
    ートの情報にかかわらず、“Ｌ”又は“Ｈ”レベ
    ルに固定された信号を出力する入力制御回路を有
    することを特徴とするCMOS入出力回路。 ２ 前記入力制御回路がCMOS構成であること
    を特徴とする特許請求の範囲第１項記載の
    CMOS入出力回路。 ３ 前記入力制御回路がNOR論理回路であるこ
    とを特徴とする特許請求の範囲第２項記載の
    CMOS入出力回路。
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