KR100439089B1 - 데이터처리시스템,외부장치액세스방법,및데이터처리기 - Google Patents

데이터처리시스템,외부장치액세스방법,및데이터처리기 Download PDF

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Abstract

데이터 처리기(10)는 여러 가지 메모리 장치들 및 외부 주변 장치들 모두와 융통성 있게 인터페이스한다. 제어 레지스터(94)는 데이터 처리기의 전기적 인터페이스 구성을 동적으로 제어하기 위해 제공된다. 제어 레지스터(94)의 비트들의 세트(DA)는 데이터 처리기와 통신되는 데이터 전압 레벨을 나타내는 구성 제어를 제공한다.

Description

데이터 처리 시스템, 외부 장치 액세스 방법, 및 데이터 처리기
(발명의 분야)
본 발명은 일반적으로 데이터 처리 시스템에 관한 것으로서, 특히, 저 전력데이터 처리 시스템에서 외부 장치와 인터페이스하기 위한 방법 및 장치에 관한 것이다.
(발명의 배경)
사회의 이동성이 증가하면서, 기술은 휴대용 컴퓨터, 셀룰라 전화기, 호출기등과 보조를 맞추어 왔다. 그러한 전자 장치들을 사용하게 됨에 따라 생산자는 반도체 산업체에게 최소한의 전력 소모와 최소한의 회로 면적을 요구하면서 가능한한 빨리 정보를 처리하는 데이터 처리기를 제공해줄 것을 요구해 왔다. 이에 대한 응답으로, 반도체 산업체는 액티브(active) 및 아이들(idle) 상태들에서 전력을 더 적게 소모하는 데이터 처리기들을 개발하기 위해 노력해왔다.
데이터 처리기가 액티브 상태에서 동작하고 있을 때, 데이터 처리기와 다른 장치 사이의 통신은 통상 데이터 처리기에서 소모되는 총 전력의 상당한 부분을 포함한다. 그러한 상당한 전력 소모는 데이터 처리기가 외부 장치와 통신할 때 구동해야 하는 상대적으로 큰 정전용량(부하)들로 인한 것이다. 이 큰 정전용량들은 일반적으로 줄이기 어렵고 전 시스템이 소모하는 전력량에 비례하여 증가한다. 사실,전력 소모는 정전용량값 곱하기 전압값 제곱 곱하기 주파수에 비례한다(전력
Figure pat00001
CV2f). 정전용량들은 단지 약간 감소할 수 있으므로, 그러한 정전용량을 통해 구동해야 하는 전압 레벨은 데이터 처리기를 사용하는 응용에서 소모되는 전력량을 낮추도록 최소화되어야 한다. 그러나, 데이터 처리기에 의해 통신되는 데이터의 전압 레벨은 외부 장치에서 요구하는 전압 레벨에 의해 결정된다. 예를 들면, 어떤 외부 장치는 단지 2.5 볼트 입력 전압 레벨을 요구하는데 반해 어떤 외부 장치는 5 볼트의 입력 전압 레벨을 요구한다. 또한, 하나 이상의 외부 장치가 응용에 포함될 때, 종래 데이터 처리기들의 구현은 외부 장치들 중에서 임의의 한 장치에 의해 요구되는 가장 높은 전압 레벨에서 모든 데이터를 제공한다. 그러므로, 데이터 처리기에 의해 모든 외부 장치로 제공되는 데이터의 전압 레벨이 가장 높은 레벨에 있고, 장치별로 최적화되지 않았으므로 더 많은 전력이 소모된다.
본 발명은 데이터 처리기를 제공하고, 데이터 처리기와 인터페이스하는 여러가지 메모리 장치들 및 외부 주변 장치들을 선택하는데 있어 사용자가 상당한 융통성을 가질 수 있는 데이터 처리 시스템을 동작하는 방법을 제공한다. 데이터 처리기에서, 제어 레지스터는 외부 주변 장치들로부터의 데이터를 수신하는 복수의 집적 회로 단자들을 동적으로 제어하기 위해 제공된다. 달리 말하면, 본 발명은 사용자가 데이터 처리기 및 선택된 하나 이상의 복수의 외부 주변 장치들 사이의 데이터 전송시 사용될 전기적 인터페이스 특정(specifications)을 동적으로 변화시킬수 있도록 한다. 더욱이, 본 발명은 타이밍 사이클마다에 기초하여 선택적으로 액세스되는 칩 선택 레지스터의 비트들의 제1 세트를 포함한다. 데이터 처리 시스템이 외부 장치를 액세스할 때, 해당 칩 선택 레지스터도 외부 장치로 적당한 타이밍및 제어 정보를 제공하기 위해 액세스된다. 그러므로, 각 타이밍 사이클에서, 다른 칩 선택 레지스터 및 다른 타이밍 및 제어 정보가 액세스될 수 있다. 본 발명의 이 실시예에서, 데이터 처리기와 외부 장치 사이에서 그리고 현재 액세스되는 메모리 위치에 응답하여 전기적 인터페이스를 제어하는 값을 선택하기 위한 성능은 사용자에게 전력 소모를 줄이면서 더 큰 기능적 융통성을 제공한다.
이하의 논의에서, 본 발명을 구현하는 데이터 처리 시스템의 일실시예의 결합 및 동작이 더 상세히 제공된다.
도 1은 본 발명의 실시예에 따른 데이터 처리 시스템을 도시하는 블록도.
도 2는 도 1의 데이터 처리 시스템의 시스템 통합 유닛 부분을 도시하는 블록도.
도 3은 본 발명의 실시예에 따른 도 2의 복수의 제어 레지스터 부분을 도시하는 표모양 도면.
도 4a는 본 발명의 제1 실시예에 따른 도 2의 복수의 집적 회로 단자들 중 하나를 도시하는 회로도.
도 4b는 본 발명의 제2 실시예에 따른 도 2의 복수의 집적 회로 단자들 중 하나를 도시하는 회로도.
도 5는 본 발명에서 제공된 가변 전압 레벨들의 제1 구현을 도시하는 그래 프.
도 6은 본 발명에서 제공된 가변 전압 레벨의 제2 구현을 도시하는 그래프.
*도면의 주요부분에 대한 부호의 설명*
10: 데이터 처리기 12: 중앙 처리 유닛(CPU)
22: 시스템 통합 유닛 94: 제어 레지스터
100: 버스 결합 회로 101: 비교 회로
102: 제어 회로 104: 선택 발생 회로
(본 발명의 상호 통신 능력)
본 발명의 상호 통신 능력(connectivity)의 이하 설명에서, '버스'라는 용어는 데이터, 어드레스들, 제어, 또는 상태(status)와 같은 하나 이상의 여러 형태의 정보를 전송하는데 사용될 수 있는 복수의 신호들 또는 도선들을 지칭하는데 사용된다. '어서트(assert)' 및 '니게이트(negate)'는 신호, 상태 비트, 또는 유사한 장치를 각자의 논리적 참(true) 또는 논리적 거짓(false)의 표현(rendering)을 지칭할 때 사용된다. 논리적 참 상태가 논리 레벨 1이라면, 논리적 거짓 상태는 논리레벨 0이다. 논리적 참 상태가 논리 레벨 0이라면, 논리적 거짓 상태는 논리 레벨 1이다.
또한, 괄호가 버스의 도선들 또는 값의 비트 위치들을 나타내기 위해 사용될 것이다. 예를 들면, "버스 60[0-7]" 또는 "버스 60의 도선들[0-7]"은 버스(60)의 8개의 하위 도선들을 가리키고, "어드레스 비트들[0-7]" 또는 "어드레스[0-7]"은 어드레스 값의 8개의 하위 순위 비트들을 나타낸다. 숫자 앞의 심볼 " $ "는 그 숫자가 16진수임을 나타낸다. 숫자 앞의 " % "는 그 숫자가 2진수임을 나타낸다.
도 1을 참조하면, 도1은 데이터 처리기(10), 집적 회로(50), 집적 회로(52)를 구비하는 데이터 처리 시스템(15)을 도시한다. 데이터 처리기(10)는 중앙 처리 유닛(CPU)(12) 및 시스템 집적 회로(22)를 포함한다. 본 발명의 일실시예에서, 데이터 처리기(10), 집적 회로(50), 집적 회로(52)는 별도의 집적 회로들로서 각각 구현된다. 본 발명의 대안의 실시예들에서, 모든 데이터 처리 시스템(15)은 단일 집적 회로 상에서 구현될 수 있다.
도l에서, 데이터 처리기(10)는 어드레스 버스(60)와 데이터 버스(62)에 의해 집적 회로(50) 및 집적 회로(52)에 결합된다. 집적 회로(50)의 칩 선택(CS) 입력은 칩 선택 신호(64)에 의해 데이터 처리기(10)에 결합된다. 집적 회로(52)의 칩 선택(CS) 입력은 칩 선택2 신호(66)에 의해 데이터 처리기(10)에 결합된다.
본 발명의 몇몇 실시예들에서, 데이터 처리기(10)가 단일 집적 회로 상에 형성됨을 주지하자. 몇몇 실시예들에서, 데이터 처리기(10)는 단일 칩 마이크로제어기이다. 대안의 실시예에서, 데이터 처리기(10)는 임의 유형의 전기 회로를 사용하여 구현될 수 있다. 집적 회로들(50 및 52)은 메모리를 포함하여 임의 유형의 집적회로일 수 있다. 데이터 처리기(15)의 대안의 실시예는 더 많이 또는 더 적게 또는다른 외부 집적 회로들을 포함할 수 있다. 또한, 버스들(60 및 62)이 임의 개수의 비트들을 사용하여 구현될 수 있다.
도2는 본 발명의 일실시예에 따른 도1의 시스템 집적 회로(22) 부분을 도시한다. 시스템 집적 회로(22)는 복수의 제어 레지스터(94), 버스 결합 회로(100), 비교 회로(101), 제어 회로(102), 칩 선택 발생 회로(104), 복수의 단자들(124), 복수의 단자들(126), 복수의 단자들(128)을 포함한다. 버스(24)는 양방향으로 어드레스, 데이터, 제어 정보를 제어 레지스터들(94), 제어 회로(102), 버스 결합 회로(100)의 각각으로 전송한다. 어드레스 버스(110)는 어드레스 비트[0-31]를 버스 결합 회로(100)에 제공하는 버스(24) 부분이다. 데이터 버스(112)는 데이터 비트들[0-31]을 버스 결합 회로(100)에 제공하는 버스(24) 부분이다. 제어 버스(116)는 버스 결합 회로로부터 제어 회로(102)에 제어 정보를 제공한다. 본 발명의 몇몇 실시예들에서, 제어 회로(102)는 외부 버스 사이클 제어 신호들(예를 들면, 어드레스 스트로브, 데이터 스트로브, 기록 인에이블, 열 어드레스 스트로브, 행 어드레스 스트로브, 판독/기록, 등)를 데이터 처리기(10)의 외부로 하나 이상의 단자들(도시되지 않은)을 통해 제공한다. 버스(24)는 제어 레지스터들(94)에 결합되어 CPU(12)가 제어 레지스터(94)에 판독 및 기록 액세스들을 행할 수 있다. 버스(24)는 제어 정보를 제공하고 수신하기 위해서 제어 회로(102)에 결합된다. 버스(24)는 어드레스 비트들[0-31]과 데이터 비트들[0-31]을 통신하기 위해서 어드레스 버스(110)와 데이터 버스(112)를 통해 버스 결합 회로(100)에 결합된다. 그리고, 버스(24)는 적어도 어드레스 비트 부분을 제공하기 위해서 신호들(111 및 120)을통해 비교 회로(101)에 결합된다.
레지스터들(94)은 도3의 복수의 주변 제어 레지스터들 및 칩 선택 제어 레지스터(도시되지 않은)를 포함한다. 칩 선택 제어 레지스터는 버스 부하 제어 비트들, 어드레스 영역 비트들, 및 다른 칩 선택 제어 비트들을 포함한다. 비교 회로(101)는 어드레스 영역 비트들, 및 가능하면 하나 이상의 다른 칩 선택 제어 비트들을 수신하기 위해 칩 선택 제어 레지스터에 결합된다. 비교 회로(101)는 복수의 도선(121)을 통해 비교 결과 신호들을 제어 회로(102)에 제공한다. 제어 회로(102)는 복수의 도선들(116)에 의해 제어 신호를 버스 결합 회로(100)에 제공하고, 제어 회로(102)는 칩 선택 발생 회로(0104)에 복수의 도선(118)을 통해 제어 신호들을 제공한다. 제어 회로(102)는 또한 인터페이스 제어 신호를 제공한다. 인터페이스 제어 신호는 또한 EN_LOW_ENERGY 신호로서 지칭된다. 제어 회로(102)는 제어 레지스터들(94)과 양방향으로 결합된다. 본 발명의 일실시예에서, 제어 회로(102)는 제어 레지스터들(94)과 저장된 칩 선택 제어 비트들로부터 제어 비트들을 수신하고, 다른 칩 선택 제어 비트들로 다시 상태 정보를 제공한다. 본 발명의 대안의 실시예에서, 제어 회로(102) 및 버스 결합 회로(100)의 작용은 하나의 회로로 결합될 수 있다.
버스 결합 회로(100)는 어드레스 버스(59)를 통해 단자들(124)에 양방향으로 결합된다. 버스 결합 회로(100)는 버스(61)를 통해 단자들(126)에 양방향으로 결합된다. 칩 선택 발생 회로(104)는 복수의 칩 선택 도선들(64 내지 66)을 통해 단자들(128)에 양방향으로 결합된다. 복수의 단자들(124)은 집적 회로(50 및 52)에 외부적으로 버스(59)를 제공하는데 사용한다. 복수의 단자들(126)은 데이터 처리기(10)에 버스(61)를 외부적으로 제공하기 위해 사용된다. 그리고, 복수의 단자들(128)은 집적 회로들(50 및 52)에 외부적으로 칩 선택 신호들(64 내지 66)을 제공하기 위해 사용된다.
집적 회로 단자들(124, 126, 128)은 데이터 처리기(10)에 또는 데이터 처리기로부터 전기 신호를 전송하는 임의 유형의 장치일 수 있다. 예를 들면, 집적 회로 단자들(124, 126, 128)은 집적 회로 단자들 또는 땜납 융기부들 또는 배선 도선들일 수 있다. 집적 회로 단자들(124, 126, 128)의 각각에 포함된 회로가 도4에 더욱 상세히 도시되어 있고 이어서 설명될 것이다.
도 3을 참조하면, 도 3은 본 발명의 실시예에 따른 도2의 제어 레지스터(94)부분을 도시하고 있다. 본 발명의 실시예에서, 제어 레지스터(94) 부분은 복수의 레지스터 중의 소정 레지스터가 복수의 칩 선택 신호들 중 소정 신호에 대응하는 복수의 레지스터들(300 내지 400)을 포함한다. 예를 들면, 제1 칩 선택 신호는 제어 레지스터(300)에 대응되고 마지막 칩 선택 신호는 제어 레지스터(400)에 대응된다.
복수의 레지스터들(300 내지 400) 각각은 칩 선택 신호들(64 내지 66) 중 대응되는 신호의 동작을 제어하는 CSEN(칩 선택 인에이블) 비트를 포함한다. 주어진 칩 선택 신호에 대해 CSEN 비트가 논리 0 값이면, 해당 집적 회로 단자는 디스에이블되고 출력은 항상 니게이트된다. 대응 칩 선택 신호에 의해 매핑되는 어드레스를 액세스하기 위해 데이터 처리기(10)에 의한 시도는 전송 에러를 일으켜 칩 선택 신호가 어서트되지 않도록 한다. CSEN 비트가 논리 1 값이면, 해당 집적 회로 단자는인에이블되고 액세스 어드레스가 외부 장치 및 칩 선택 신호에 대응되는 영역 내로 떨어질 때, 어서트된 칩 선택 신호를 제공한다. CSEN 비트는 재설정 동작동안 지워진다.
또한, 복수의 레지스터들 각각은 PA(핀 어서트) 비트를 포함한다. PA 비트는 칩 선택 신호에 대응되는 집적 회로 단자가 프로그램가능 출력 핀으로서 동작할 때 액티브-로우(active-low) 출력을 어서트하거나 니게이트하기 위해 사용된다. PA 비트는 PF(핀 기능(Pin Function)) 비트가 지워지거나 CSEN 비트가 설정되면 무시된다.
복수의 레지스터들 각각은 또한 PF 비트를 포함한다. PF 비트는 집적 회로 단자에 대응되는 기능을 선택하기 위해 사용된다. 예를 들면, PF 비트가 논리 0 값일 때 집적 회로 단자는 칩 선택 출력으로서 사용된다. PF 비트가 논리 1 값일 때 집적 회로 단자는 CSEN 비트가 지워지면 프로그램가능 출력 제어 집적 회로 단자로서 사용된다.
복수의 레지스터들(300 내지 400) 각각은 또한 WP(기록 보호(Write Protect)) 비트를 포함한다. WP 비트는 해당 칩 선택 신호에 의해 정의된 어드레스 영역으로 기록 동작을 제한하기 위해 사용된다. WP 비트는 논리 0 값일 때, 해당 칩 선택 신호에 의해 정의된 어드레스 영역에 기록 동작들이 허용된다. WP 비트는 논리 1 값일 때, 기록 동작들이 금지된다. 데이터 처리기(10)가 해당 칩 선택 신호에 의해 매핑된 어드레스로 기록을 시도하면, 전송 에러가 CPU(12)로 보내지고 칩선택 신호는 니게이트된 채 남는다.
도3에 도시된 DSZ(데이터 포트 크기) 비트는 그 장치 데이터 포트를 포함하는 복수의 집적 회로 단자들 및 장치 데이터 포트의 데이터 비트 폭을 정의한다. DSZ 비트들은 데이터 값의 길이 및 그 값을 통신하는 복수의 집적 회로 단자 부분을 가리킨다. 예를 들면, DSZ 비트들은 8 비트 데이터 값들이 위치할 수 있는 바이트 레인(lane) 또는 16 비트 데이터 값이 위치할 수 있는 데이터 버스의 절반을 가리킨다.
EBC(인에이블 바이트 제어) 비트는 어느 액세스 유형들이 복수의 인에이블 바이트 신호들(도시되지 않은)을 어서트해야 하는지를 나타낸다. 인에이블 바이트 제어 비트 중의 어떤 하나가 논리 값 0일 때, 데이터 처리기(10)에 의한 판독 및 기록 액세스들이 복수의 인에이블 바이트 신호들 중 해당되는 신호를 어서트하도록 허용된다. 그러므로, EBC 비트들이 논리 0 값일 때, 해당 인에이블 바이트 신호가 바이트 인에이블로서 동작하도록 형성된다. 그러나, 인에이블 바이트 제어 비트들 중 하나가 논리 0 값일 때, 데이터 처리기(10)에 의한 기록 액세스만이 복수의 인에이블 바이트 신호들 중 해당되는 신호를 어서트할 수 있다. 그러므로, EBC 비트들이 논리 1 값일 때, 해당 인에이블 바이트 신호가 기록 인에이블로서 동작하도록 형성된다. 하지만, 인에이블 바이트 제어 비트들 중 하나가 논리 1 값일 때, 데이터 처리기(10)에 의한 기록 액세스만이 복수의 인에이블 바이트 신호들 중 대응하는 신호를 어서트하기 위해 허용된다. 따라서, EBC 비트들이 논리 1 값일 때, 대응하는 인에이블 바이트 신호가 기록 인에이블로서 동작하도록 구성된다. EBC 비트들은 복수의 레지스터(94) 각각에 대해 다르게 구성될 수 있으며, 결과적으로 복수의 칩 선택 신호들 각각에 대해 다르게 형성될 수 있다.
복수의 레지스터들(94) 각각은 또한 장치 특정 전기 인터페이스 속성을 나타내기 위해 사용되는 DA(구동기 속성) 값을 포함한다. 예를 들면, DA 값이 %000일때 인터페이스는 2 볼트의 전압 스윙(swing)을 갖는 데이터를 제공할 것이다. 마찬가지로, DA 값이 %001일 때 인터페이스는 3 볼트의 전압 스윙을 갖는 데이터를 제공할 것이고 DA 값이 %010일 때 인터페이스는 4 볼트의 전압 스윙을 갖는 데이터를 제공할 것이다. DA 값이 %011일 때 인터페이스는 5 볼트의 전압 스윙을 갖는 데이터를 제공할 것이고 DA 값이 %100일 때 인터페이스는 6 볼트의 전압 스윙을 갖는 데이터를 제공할 것이다. 표 1로써 전기 인터페이스의 인코딩들을 일람할 수 있다.
[표 1]
Figure pat00002
복수의 레지스터(94) 각각은 칩 선택 신호에 결합된 외부 장치로의 액세스를 위해 다수의 대기 상태들을 프로그램하는 WSC(대기 상태 제어)(Wait State Control) 값을 포함한다. 본 발명의 실시예에서, 111의 인코딩은 외부 전송 인식(Transfer Acknowledge:TA) 입력 신호(도시되지 않은)가 사이클을 종결하도록샘플링될 수 있음을 가리킨다. TA 신호는 외부 액세스가 종결된 때를 가리킴을 알아두자. WSC 비트의 모든 다른 인코딩들은 내부적으로 발생된 종결을 인에이블한다. 액세스가 내부적으로 종결될 때, TA 신호의 상태는 무시된다.
본 발명의 대안의 실시예는 더 많거나 더 적은 레지스터 비트 필드들을 사용하고, 각 레지스터 비트 필드는 제어 또는 상태 또는 제어 및 상태 모두를 위해 사용될 수 있다. 또한, 본 발명의 대안의 실시예는 DSZ 비트들과 같은 비트 필드들을하나 이상의 분리된 레지스터들에 놓을 수 있다. 또한, 본 발명의 다른 실시예들은 도3에 도시된 레지스터 비트 필드들 각각에 대해 임의 개수의 비트들을 포함할 수 있다. 또한, 본 발명의 몇몇 실시예들에서, 하나 이상의 레지스터 비트 필드들의 제어 기능은 더 적은 레지스터 필드들로 결합되거나 인코딩될 수 있다.
도4a는 집적 회로 단자(126) 중의 하나를 포함하는 제1 실시예 회로를 도시한다. 복수의 집적 회로 단자들(126) 중 도시된 단자는 인버터(210), NOR 게이트(212), NAND 게이트(214), 인버터(216), NAND 게이트(218), 트랜지스터(220), 트랜지스터(222), 트랜지스터(224)를 포함한다. 인터페이스 제어 신호는 EN_3 볼트 신호를 NAND 게이트(218)의 제1 입력으로 제공하고 EN_3 상태 신호를 NOR 게이트(212)의 제1 입력 및 인버터(210)의 입력에 제공한다. 버스(61)는 DATA_IN 신호를 NOR 게이트(212)의 제2 입력 및 NAND 게이트의 제1 입력에 제공한다. 인버터(210)의 출력은 NAND 게이트(214)의 제2 입력에 결합된다. NOR 게이트(212)의 출력은 NAND 게이트(218)의 제2 입력 및 트랜지스터(222)의 제어 전극에 결합된다. NAND 게이트(214)의 출력은 인버터(216)의 입력에 결합된다. 인버터(216)의 출력은 트랜지스터(224)의 제어 전극에 결합된다. 트랜지스터들(220 및 222) 각각의 제1 기준 전극은 VCC기준 전원에 결합된다. 트랜지스터(220)의 제2 기준 전극은 데이터 버스(62)를 통해 DATA_OUT 신호를 제공하기 위해 트랜지스터(224)의 제1 기준 전극 및 트랜지스터(222)의 제2 기준 전극에 결합된다. 트랜지스터(224)의 제2 기준 전극은 VSS기준에 결합된다.
도4b는 집적 회로 단자들(126) 중 하나를 포함하는 제2 실시예 회로를 도시한다. 복수의 집적 회로 단자들(126) 중 도시된 하나는 인버터(310), NOR 게이트(312), NAND 게이트(314), 인버터(316), NAND 게이트(318), NOR 게이트(320), 트랜지스터(322), 트랜지스터(324), 트랜지스터(326), 트랜지스터(328)를 포함한다. 인터페이스 제어 신호는 EN_LOW_ENERGY 신호를 NAND 게이트(318)의 제1 입력 및 인버터(316)의 입력에 제공한다. 인터페이스 제어 신호는 EN_3 상태 신호를 NOR 게이트(312)의 제1 입력 및 인버터(310)의 입력에 제공한다. 버스(61)는 DATA_IN 신호를 NOR 게이트(312)의 제2 입력 및 NAND 게이트(314)의 제1 입력에 제공한다. 인버터(310)의 출력은 NAND 게이트(314)의 제2 입력에 결합된다. NOR 게이트(312)의 출력은 NAND 게이트(318)의 제2 입력 및 트랜지스터(326)의 제어 전극에 결합된다. NAND 게이트(314)의 출력은 NOR 게이트(320)의 제1 입력 및 트랜지스터(328)의 제어 전극에 결합된다. 인버터(316)의 출력은 NOR 게이트(320)의 제2 입력에 결합된다. NOR 게이트(320)의 출력은 트랜지스터(324)의 제어 전극에 결합된다. NAND 게이트(318)의 출력은트랜지스터(322)의 제어 전극에 결합된다. 트랜지스터들(322 및 326) 각각의 제1 기준 전극은 VCC기준 전원에 결합된다. 트랜지스터(322)의 제2 기준 전극은 버스(62)를 통해 DATA_OUT 신호를 제공하기 위해 트랜지스터(324)의 제1 기준 전극, 트랜지스터(326)의 제2 기준 전극, 및 트랜지스터(328)의 제1 기준 전극에 결합된다. 트랜지스터(324) 및 트랜지스터(328) 각각의 제2 기준 전극은 VSS기준에 결합된다.
(본 발명의 동작)
본 발명의 동작을 더 상세히 기술하겠다. 도1에 도시된 데이터 처리 시스템(15)이 동작하는 동안, 데이터 처리기(10)는 집적 회로(50) 또는 집적 회로(52)에 저장된 데이터를 액세스할 수 있다. 외부 장치들 각각은 상이한 전기적 인터페이스를 요구할 수 있다. 예를 들면, 도1에 도시된 예에서, 집적 회로(50)는 5 볼트의 최소 입력 전압을 갖는 전압 입력을 요구할 수 있고 집적 회로(52)는 3 볼트의 최소 입력 전압을 갖는 전압 입력을 요구할 수 있다. 즉, 집적 회로(50)는 5 볼트의 최대 입력 전압을 요구하는 CMOS 회로로서 구현될 수 있고, 집적 회로(52)는 3 볼트의 최대 입력 전압을 요구하는 TTL 회로로서 구현될 수 있다.
그러한 데이터 처리 시스템의 통상적인 종래 구현에서, 데이터 처리기(10)는 두 집적 회로들(50 및 52)에 5볼트 최소 전압 레벨을 갖는 데이터를 제공하도록 요구받는다. 전력 소모가 전압 값의 제곱 곱하기 용량 곱하기 주파수에 비례하므로(전력
Figure pat00003
CV2f) 더 높은 전압 레벨이 시스템에 대해 부가된 전력 소모를 발생시킬 수있다. 그러나, 본 발명의 실시예에서, 집적 회로 단자들(126)은 외부 장치에 대응하는 전압 레벨을 갖는 데이터를 통신하도록 구성된다. 예를 들면, 상기 예에서, 시스템 통합 유닛(22)은 제1 액세스 동안 해당 칩 선택 레지스터에 저장된 DA 비트에 응답하여 5 볼트 전압 레벨을 갖는 데이터를 집적 회로(50)에 제공하도록 집적회로 단자들(126)을 구성한다. 또한, 시스템 통합 유닛(22)은 해당 칩 선택 레지스터에 저장된 DA 비트들에 응답하여 제2 액세스 동안 집적 회로(52)에 3 볼트 전압 레벨을 갖는 데이터를 제공하도록 집적 회로 단자(126)를 구성할 수 있다. 집적 회로 단자들(126)의 구성은 데이터 처리기(10)에 의해 액세스되는 외부 장치에 의존하므로, 타이밍 매 사이클에 기초하여 변화할 수 있다. 집적 회로 단자들(126)을 통해 제공된 데이터의 전압 구동 레벨을 복수의 제어 레지스터(94)의 DA 비트를 사용하여 제어함으로써, 모든 외부 장치에 제공되는 총 전압을 최소화한다. 그러므로, 데이터 처리 시스템(15)에서 소모되는 전력 또한 최소화된다.
본 명세서에 기술된 실시예에서 데이터 전송을 위해 집적 회로 단자(126)에 의해 제공되는 전기적 인터페이스를 수정하고 있지만 본 발명은 어드레스 및 제어 정보를 모두 통신하는 집적 회로 단자에 적용될 수도 있다.
본 발명에 대해 더 상세히 기술하기 전에 데이터 처리 시스템(15) 동작에 관해 일반적으로 기술하겠다. 데이터 처리 시스템(15)에서 외부 장치 각각은 데이터 처리기(10)의 메모리 맵의 어드레스 영역으로서 할당되어 있다. 예를 들면, 데이터 처리기(10)가 제1 어드레스 영역을 액세스할 때, 집적 회로(50)는 칩 선택1 신호(64)에 의해 인에이블된다. 데이터 처리기(10)가 제2 어드레스 영역을 액세스할때, 칩 선택2 신호(66)는 집적 회로(52)를 인에이블하도록 어서트된다.
또한, 집적 회로들(50 및 52) 중 하나가 어서트될 때, 데이터 처리기(10)에 의해 제공된 전기적 인터페이스가 형성되어야만 한다. 데이터 처리기(10)의 전기적 인터페이스는 도2의 시스템 통합 유닛(22)에 저장된 칩 선택 레지스터에 저장된 구동기 속성(DA)값에 의해 결정된다. 본 발명의 실시예에서, 구동기 속성(DA)값은 칩 선택 레지스터에 해당하는 외부 장치의 전기적 인터페이스 요구사항을 표시하도록 복수의 제어 레지스터들(94)의 칩 선택 레지스터에 저장된다. 데이터 처리기(10)의 내부 레지스터에서 구동기 속성을 프로그래밍함으로써 본 발명은 복수의 외부 장치와 데이터 처리기(10) 사이의 통신을 구성하는 상당한 융통성을 제공한다. 복수의 외부 장치와 데이터 처리기(10) 사이의 융통성 있는 통신이 이어서 더 상세히 기술될 것이다.
데이터 처리기(10)와 데이터 처리 시스템(15)의 나머지 부분 사이의 전기적 인터페이스를 기술하기 앞서 데이터 처리 시스템(15)의 동작을 기술하겠다. 본 발명의 기능을 구현하도록, 복수의 제어 레지스터들(94)(도3에 도시된 것과 같은)은 구동기 속성 값을 결정하여 외부 장치 액세스 동작 동안 복수의 집적 회로 단자의 전기적 구성을 결정한다. 복수의 제어 레지스터들(94) 및 구동기 속성 값의 동적 제어성이 이어서 기술되겠다.
데이터 처리기(10)가 동작하는 동안, 복수의 제어 레지스터들(94)(도2 및 3에 도시된 바와 같은)에 메모리 액세스를 수행하는 데이터 처리 동작을 실행하기 앞서 제어 정보가 쓰여진다. 더욱이, 데이터 처리기(10)가 동작하는 동안, CPU(12)는 외부 버스 사이클을 시작할 수 있다. 외부 버스 사이클은 어드레스 버스(60)와 데이터 버스(62)를 통해 데이터 처리기(10) 외부로 구동되는 버스 사이클이다. CPU(12)는 어드레스 값, 해당 데이터 값, 적절한 제어 신호를 버스(24)에 구동하여 버스 사이클을 시작한다.
도2를 참조하면, 비교 회로(101)는 버스(24) 및 제어 레지스터(94)의 복수의 제어 레지스터들(300 및 400) 중 복수의 어드레스들(도시되지 않은)로부터 어드레스 값을 수신한다. 비교 회로(101)는 그리고 나서 수신된 어드레스 값과 관련된 어드레스 영역을 결정한다. 본 발명의 일 실시예에서, 비교 회로(101)는 버스(24)로부터의 어드레스 값의 적어도 일부를 복수의 제어 레지스터들(94)에서 제공된 어드레스 영역 비트 각 세트와 비교한다. 본 발명에서 어드레스 비트[31:15]는 복수의 제어 레지스터(94) 각각에서 제공된다. 그러나, 본 발명의 대안의 실시예에서 복수의 어드레스 영역 비트는 어드레스 영역을 특정하기 위해 어떤 방법의 비트 필드라도 이용할 수 있고 임의 개수의 비트 필드들을 이용할 수 있다.
비교 회로(101)는 그리고 나서 매치 신호(Match signal)(121)들을 제어 회로(102)로 전송한다. 매치 신호들(121)은 어느 어드레스 영역을, 결과적으로 어느 칩 선택 신호 및 복수의 레지스터들(300 내지 400) 중 어느 것을, 제어 회로(102)로 제어 정보를 제공하기 위해 사용할 것인지를 표시한다. 제어 회로(102)는 그리고 나서 어서트될 수 있는 복수의 칩 선택 신호들 중 하나의 신호를 선택하도록 신호 제어 신호들(118)을 칩 선택 발생 회로(104)로 제공한다. 제어 회로(102)는 또한 복수의 레지스터들(300 내지 400) 중 선택될 레지스터를 선택하도록 도선(122)을 통해 복수의 제어 레지스터들(94)로 제어 신호를 전송한다.
예를 들면, 수신된 어드레스 값이 제1 복수의 어드레스 비트들에 의해 규정된 제1 어드레스 영역에 있다면 제어 회로(102)는 복수의 제어 레지스터들(94)의 제1 제어 레지스터를 선택한다. 제1 제어 레지스터가 선택되면, 제1 제어 레지스터는 신호(122)를 통해 제어 회로(102)로 제1 구동 속성(DA)값을 제공한다. 마찬가지로, 제2 수신된 어드레스 값이 제2 복수의 어드레스 비트들에 의해 특정된 제2 어드레스 영역에 있다면 제어 회로(102)는 복수의 제어 레지스터들(94)의 제2 제어 레지스터를 선택할 것이다. 제2 제어 레지스터가 선택되면, 제2 제어 레지스터는 제어 회로(102)로 제2 구동 속성(DA)값을 제공한다. 소정의 칩 선택 신호와 관련된 복수의 제어 레지스터들(300 내지 400) 중 하나에 저장된 값에 응답하여 DA값을 동적으로 제공함으로써 데이터 단자 크기 및 전기적 인터페이스는 데이터 처리기(10)에 의해 각 메모리 액세스 위에서 동적으로 수정될 수 있다. 종래의 구현과 다르게, 본 발명은 또한 복수의 집적 회로 단자들이 정보를 통신하는 전기적 인터페이스를 결정할 수 있는데 이 정보는 외부 장치가 액세스될 때 고정된 전기적 인터페이스 구성을 요구하지 않는 융통적인 방식으로 데이터 버스를 통해 전송된다. 더욱이, 본 발명은 또한 다른 인터페이스 요구사항의 다른 외부 장치가 액세스될 때 사이클 단위로 복수의 집적 회로 단자들의 전기적 인터페이스 구성을 결정할 수 있다.
상술한 바와 같이, 복수의 제어 레지스터들(94)은 칩 선택 제어 비트를 제어 회로(102)로 도선(122)을 통해 제공한다. 제어 회로(102)는 또한 타이밍 또는 다른제어 정보를 버스 결합 회로(100)로 복수의 도선(116)을 통해 제공하고 집적 회로 단자(126)로 인터페이스 제어 신호를 통해 제공한다. 제어 회로(102)로부터 인터페이스 제어 신호를 통해 집적 회로 단자(126)로 제공된 정보는 복수의 제어 레지스터들(94) 중 액세스된 레지스터에 저장된 DA 값을 포함한다. DA 값은 데이터 통신 동작 동안 액세스될 집적 회로 단자(126)의 전기적 인터페이스 구성을 나타내도록 제공된다.
도2에서, 복수의 단자들(124)이 데이터 처리기(10)에 외부적으로 버스(59)를 제공함을 주지해야 한다. 복수의 단자(126)는 데이터 처리기(10)로 외부적으로 버스(61)를 제공하고 복수의 단자(128)는 데이터 처리기(10)로 외부적으로 칩 선택 신호들(64 내지 66)을 제공한다.
DA 값의 수신 시에, 복수의 집적 회로 단자들(126)은 선택된 외부 장치에 해당하는 전기적 인터페이스를 제공하도록 구성된다. 예를 들면, DA 값이 %000이면 복수의 집적 회로 단자(126)는 2 볼트의 전압 스윙을 갖는 데이터를 통신한다. 마찬가지로, DA 값이 %001이면 복수의 집적 회로 단자(126)는 3 볼트의 전압 스윙을 갖는 데이터를 통신하고, DA 값이 %010이면 복수의 집적 회로 단자(126)는 4 볼트 전압 스윙을 갖는 데이터를 통신한다. DA 값이 %011이면 복수의 집적 회로 단자(126)는 5 볼트의 전압 스윙을 갖는 데이터를 통신하고, DA 값이 %100이면 복수의 집적 회로 단자(126)는 6 볼트 전압 스윙을 갖는 데이터를 통신한다.
더욱이, 복수의 제어 레지스터(94) 중에서 어느 것이라도 액세스될 때 거기에 저장된 DA 값은 마찬가지 방식으로 복수의 집적 회로 단자(124)를 형성한다. 예를 들면 제2 장치가 제2 어드레스 영역의 어드레스 값에 의해 액세스될 때 복수의 칩 선택 레지스터(94) 중의 제2 레지스터는 제2 DA 값을 제공한다.
복수의 제어 레지스터(94) 중의 하나에 저장된 DA 값을 프로그래밍함으로써 사용자는 5 볼트 또는 3 볼트 또는 액세스되는 외부 장치에 의존하여 사용자가 요구하는 어떤 전압의 데이터도 통신하도록 구성된다. 그러한 융통성에 의해서 사용자는 데이터 처리 시스템(15)에서 소모되는 전력을 상당히 감소시킬 수 있게 된다. 그러므로, 시스템 설계자는 전력 소모와 액세스된 장치의 비용 사이에서 양자택일 할 필요가 없다. 종래 기술의 응용에서는 장치가 드물게 액세스되고 전압이 높은 구현에서 비용이 낮다면 시스템 설계자는 전력 소모와 비용 사이에서 양자택일을 해야만 한다.
(본 발명의 동작 예)
본 발명의 이로운 제1 예가 여기에 기술된다. 칩 선택1 신호(64)가 집적 회로(50)가 액세스 될 것을 나타내도록 어서트될 때, 복수의 제어 레지스터들(94)의 제1 레지스터가 어서트된다. 복수의 제어 레지스터들(94)의 제1 레지스터로부터 액세스된 DA 비트들은 복수의 제어 회로 단자(126)가 3 볼트 레벨에서 데이터를 집적 회로(50)로 제공하기 위해 구성되도록 %001 값으로 미리 설정되었다. DA 비트가 복수의 제어 레지스터들(94) 중 제1 레지스터로부터 액세스되어 제어 회로(102)로 버스(122)를 통해 전송되면, 제어 회로(102)는 그것에 응답하여 복수의 인터페이스 제어 신호들을 발생시킨다. 복수의 인터페이스 제어 신호들은 EN_3 볼트 신호 및EN_3 상태 신호를 포함한다. En_3 상태 신호가 어서트되면, 복수의 집적 회로 단자(126)는 그 출력이 고 임피던스를 가지고 데이터를 전송하지 않는 '3상태(tri-stated)'이다. 또한, EN_3 볼트 신호가 어서트되고 EN_3 상태 신호가 니게이트되면, 복수의 집적 회로 단자(126)는 3 볼트 레벨에서 데이터를 집적 회로 단자(50)로 제공한다. 3 볼트 레벨은
Figure pat00004
값에 해당한다.
하지만, 어서트될 것을 나타내도록 집적 회로(52)가 어서트되면, 칩 선택2 신호(66)가 복수의 제어 레지스터들(94)의 제2 레지스터가 어서트된다. 이 제1 예에서 집적 회로(52)를 동작하기 위해 2 볼트만이 요구된다고 가정하자. 집적회로(52)가 2 볼트 레벨만을 요구하므로, 복수의 제어 레지스터(94) 중 제1 레지스터로부터 액세스된 DA 비트들은 복수의 집적 회로 단자(126)는 집적 회로(52)로 2 볼트 레벨에서 데이터를 전송하기 위해 구성되도록 %000값으로 앞에서 설정되었다. DA 비트가 복수의 제어 레지스터들(94) 중 제2 레지스터로부터 액세스되어 버스(122)를 통해 제4 회로(102)로 전송되면, 제어 회로(102)는 복수의 인터페이스 제어 신호들을 발생시키는데 이 신호는 약 2 볼트 전압 레벨에서 버스(61)를 통해 전송된 데이터를 제공하도록 복수의 집적 회로 단자들(126)을 형성할 수 있다.
DATA_OUT 신호가 3 볼트보다는 2 볼트에서 제공되어야 한다면, DA 비트들은 EN_3 볼트 신호와 EN_3 상태 신호를 모두 니게이트하도록 제어 회로를 인에이블한다. 두 신호들이 니게이트되면, 트랜지스터(222)가 액티브 상태로 되어 DATA_OUT 신호가 트랜지스터(222)의 임계 전압 VTN보다 작은
Figure pat00005
와 같은 레벨에서 제공된다.트랜지스터(222)의 임계 전압 VTN은 일반적으로 약 .7 볼트이므로 트랜지스터(222)를 인에이블하는 효과는 3 볼트 VCC값에서 .7 볼트를 빼는 것이다. 결국, DATA_OUT 신호는 2 볼트에 거의 가까운 레벨에서 제공될 것이다.
도5는 도4a의 회로도로써 제공된 상대 전압 레벨들을 도시하는 타이밍 도이다. 도5의 그래프 A를 보면, 데이터 값은 VCC와 같은 높은 전압으로 버스(61)의 DATA_OUT 신호를 통해 복수의 집적 회로 단자(126)로 제공된다. 도5의 그래프 B를 보면 복수의 집적 회로 단자(126)의 고 에너지 동작 모드를 도시하고 있다. 고 에너지 동작 모드에서 복수의 집적 회로 단자들은 VCC와 같은 고 전압의 데이터를 제공한다. 집적 회로(50)의 액세스를 기술하는 상기 예에서 복수의 집적 회로 단자들(26)은 데이터 버스(62)의 DATA_OUT 신호를 통해 3 볼트 전압 레벨에서 데이터를 제공하는 고 에너지 동작 모드에서 동작할 것이다. 반대로, 도6의 그래프 C는 복수의 집적 회로 단자들(126)의 저 에너지 동작 모드를 도시한다. 저 에너지 동작 모드에 있을 때, 복수의 집적 회로 단자들은 VCC-VTN과 같은 고 전압의 데이터를 제공한다. 집적 회로(52)의 액세스를 기술하는 상기 예에서, 복수의 집적 회로 단자들(126)은 데이터 버스(62)의 DATA_OUT 신호를 통해 약2 볼트 전압 레벨에서 데이터를 제공하는 저 에너지 동작 모드에서 동작할 것이다.
데이터를 제공하는데 요구되는 전압이 액세스된 장치의 요구사항에 의해 결정되기 때문에 도4a에 도시된 회로를 사용하면 전력 소모가 최소화된다. 그러므로,도시된 것과 같이, 제1 장치를 액세스하기 위해 필요한 전압 레벨이 제2 장치를 액세스하기 위해 필요한 것보다 낮다면 정보를 통신하는 복수의 집적 회로 단자에 의해 이용되는 전압 레벨은 낮아질 수 있고 종래 기술 장치에서처럼 더 높은 레벨에 고정되지 않는다. 전력 소모가 용량, 주파수, 전압의 제곱에 비례하므로(CV2f), 전압을 최소화하면 회로에서 소모되는 전력이 상당히 적어질 것이다. 본 발명은 시스템의 기능이 역효과를 입지 않으면서, 복수의 집적 회로 단자들에 의해 액세스 별로 제공되는 데이터의 전압 레벨을 제어하는 방법을 제공하여 전력 소모를 최소화할 수 있다. 즉, 액세스될 때 본 발명을 구현하는 데이터 처리기 외부의 장치는 외부 장치에서 요구하는 전압 레벨에서 데이터를 수신할 수 있다. 설계자는 데이터 처리 시스템에 여러 구성요소들을 사용하는데 있어 넓은 범위를 가지므로 같은 입력 전압 요구사항을 가지는 장치를 사용하도록 요구받지 않는다. 그러나, 두 장치들이 데이터 처리 시스템에서 같은 버스를 공유하면 저 전압을 요구하는 장치는 다른 장치가 요구하는 높은 전압을 허용해야 하는 것을 주목하자.
본 발명의 이로운 제2 예가 여기에 기술된다. 집적 회로(50)가 어서트될 것을 표시하도록 칩 선택1 신호(64)가 어서트되면 복수의 제어 레지스터들(94)의 제1 레지스터가 액세스된다. 복수의 제어 레지스터(94) 중 제1 레지스터로부터 액세스된 DA 비트들은 복수의 집적 회로 단자들(126)이 5 볼트 레벨에서 집적 회로(50)로 데이터를 제공하기 위해 구성되도록 %011 값으로 앞에서 설정되었다. DA 비트가 복수의 제어 레지스터(94) 중 제1 레지스터로부터 액세스되어 버스(122)를 통해 제어회로(102)로 전송되면 제어 회로(102)는 그에 응답하여 인터페이스 제어 신호를 발생시킨다. 복수의 인터페이스 제어 신호들은 EN_LOW 신호 및 EN_3 상태 신호를 포함한다. EN_3 상태 신호가 어서트될 때 복수의 집적 회로 단자들(126)은 그것의 출력이 고 임피던스이고 데이터를 전송하지 않는 '3상'이다. 또한 EN_LOW_ENERGY 신호가 어서트되고 EN_3 상태 신호가 니게이트될 때, 복수의 집적 회로 단자(126)는 데이터 버스(62)에 의해 전송된 데이터를 5 볼트 레벨에서 집적 회로(50)로 제공한다. 5 볼트 레벨은 VCC값에 해당한다.
하지만, 칩 선택2 신호(66)는 집적 회로(52)가 액세스될 것을 표시하도록 어서트되면 복수의 제어 레지스터들(94)의 제2 레지스터가 액세스된다. 이 예에서, 집적 회로(52)는 동작하기 위해 3 볼트 스윙을 단지 요구한다. 집적 회로(52)가 동작하기 위해 3 볼트 스윙을 단지 요구하므로, 복수의 제어 레지스터(94) 중 제1 레지스터로부터 액세스된 DA 비트들은 복수의 집적 회로 단자들(126)이 집적 회로(52)로 3 볼트 스윙을 갖는 데이터를 제공하기 위해 구성되도록 %001 값으로 앞에서 설정되었다. DA 비트들이 복수의 제어 레지스터들(94) 중 제2 레지스터로부터 액세스되어 버스(122)를 통해 제어 회로(102)로 전송되면, 제어 회로(102)는 약 3 볼트의 전압 레벨에서 버스(61)를 통해 전송된 데이터를 제공하도록 복수의 집적 회로 단자들(126)을 형성하는 복수의 인터페이스 제어 신호들을 발생시킨다.
DATA_OUT 신호가 5 볼트가 아닌 3 볼트에서 제공되어야 할 때, DA 비트들은 EN_LOW_ENERGY 신호 및 En_3 상태 신호를 모두 니게이트하도록 제어 회로를 인에이블한다. 두 신호들이 니게이트되면, 트랜지스터(326 및 328)는 DATA_OUT 신호가 VSS+｜VTP｜의 하한 전압 레벨 및 VCC-VTN과 같은 상한 레벨을 가지고 제공되도록 액티브 상태가 된다. VTP값은 트랜지스터(328)의 임계 전압에 의해 결정되고, VTN값은 트랜지스터(326)의 임계 전압에 의해 결정된다. 트랜지스터(328)의 임계 전압, VPN,은 일반적으로 약 .7볼트 값을 가지고, 트랜지스터(328)를 인에이블하는 효과는 0 볼트의 VSS값으로부터 .7 볼트를 더하는 것이다. 또한, 트랜지스터(326)의 임계 전압, VTN,은 일반적으로 약 .7 볼트이므로 트랜지스터(326)를 인에이블하는 효과는 5 볼트의 VCC값으로부터 .7 볼트를 빼는 것이다. 결국, DATA_OUT 신호는 약 3 볼트의 전압 스윙을 갖는다.
도6은 도4a의 회로도에서 제공된 상대 전압 레벨을 도시하는 타이밍 도이다. 도6의 그래프 A를 보면 데이터 값이 VCC와 같은 높은 값을 가지고 버스(61)의 DATA_IN 신호를 통해 복수의 집적 회로 단자들(126)로 제공된다. 도6의 그래프 B를 보면 복수의 집적 회로 단자들(126)의 고 에너지 동작 모드를 도시하는 타이밍 도이다. 고 에너지 동작 모드에 있을 때 복수의 집적 회로 단자들(126)은 VCC와 같은 높은 전압을 가진 데이터를 제공한다. 집적 회로(50)의 액세스를 기술하는 상기 예에서, 5 볼트 저압 레벨에서 데이터 버스(62)의 DATA_OUT 신호를 통해 데이터를 제공하는 고 에너지 모드에서 동작할 것이다. 반대로, 도6의 그래프 C는 복수의 집적 회로 단자들(126)의 저 에너지 동작 모드를 도시하는 타이밍 도이다. 저 에너지 동작 모드에 있을 때 복수의 집적 회로 단자들(126)은 VCC-VTN과 같은 높은 전압 및 VCC-VPN과 같은 낮은 전압을 가진 데이터를 제공한다. 그러므로 집적 회로(52)를 액세스할 때 복수의 집적 회로 단자들(126)은 약 3 볼트 전압 레벨에서 데이터 버스(62)의 DATA_OUT 신호를 통해 데이터를 제공하는 저 에너지 동작 모드에서 동작할 것이다.
도4a에 도시된 회로와 같이 도4b에 도시된 회로에서 데이터를 제공하기 위해 전압은 액세스된 장치의 요구사항에 의해 결정되므로 전압 전력 소모는 최소화된다. 상기 예에서와 같이 도4b의 회로는 시스템의 나머지 기능에는 역효과를 일으키지 않으면서도, 액세스 단위로 복수의 집적 회로 단자들에 의해 제공되는 데이터의 전압 레벨 제어 방법을 제공하여 전력 소모가 최소화될 수 있다. 본 발명의 제2실시예에서, 'p형' 및 'n형' 트랜지스터를 사용함으로써 VCC로부터 거의 2 볼트를 감소시킬 수 있다. 그러므로 제2 실시예는 부가적으로 전력 소모를 감소시킨다.
도4a 및 4b에 도시된 회로가 본 발명의 두 실시예로서 제공되었음을 주목하자. 그러나 본 발명은 이 두 실시예들에 한정되지 않는다. 예를 들면, 수신기가 도 4a 및 4b에 도시된 송신기와 비슷한 방식으로 구현될 수 있다. 부가적으로 비슷한 기능을 수행하는 대안의 회로가 사용될 수도 있다. 또한, 다중 트랜지스터가 쌓여서 낮은 전력 응용을 위한 원하는 전압 강하를 일으킬 수 있다. 단일 트랜지스터에 대한 전압 강하는 임계 전압 값을 증가시키거나 감소시키는 반도체 처리 단계를 구현하도록 조작될 수 있다.
앞의 예는 본 발명의 융통성있는 인터페이스 및 집적 회로 단자 구성을 설명한다. 설명된 바와 같이 외부 장치들은 소정 전압 레벨들로 통신되도록 할당되거나 요구받지 않는다. 오히려 사용자가 적절한 외부 장치 또는 외부 장치들의 그룹을 상호연관시키도록 복수의 제어 레지스터들(94)을 프로그램하여 너무 높거나 너무 낮지 않은 전압 레벨에서 모든 데이터 비트들이 제공된다. 그러한 융통성으로써 사용자는 결과적으로 최적의 오버헤드를 유지하면서 전력 소모를 줄일 수 있게 된다.
본 명세서에 기술된 본 발명의 구현은 단지 예시적인 것에 불과하고 본 명세서에 기술된 기능을 실행하는 많은 다른 구현들이 있을 수 있다. 예를 들면, 복수의 제어 레지스터들(94) 각각의 DA 값은 더 많은 비트들을 포함하도록 확장되어 보다 뛰어난 기능을 제공할 수 있다. 또한 DA 값은 복수의 외부 장치들에 대한 칩 선택과 연관되지 않은 레지스터, 칩 선택 신호에 독립하여 액세스되는 레지스터 또는 메모리에 저장될 수 있다.
본 발명이 특정 실시예를 참고하여 도시되고 기술되었지만 그 이상의 변형 및 개선이 본 발명이 속하는 기술분야의 숙련가에게는 가능할 것이다. 그러므로 본 발명은 도시된 특정 형태에 한정되는 것이 아니고 첨부된 특허청구범위는 본 발명의 영역을 벗어나지 않는 모든 변형 실시예를 포함하는 것이다.

Claims (5)

  1. 데이터 처리 시스템에 있어서,
    복수의 집적 회로 단자들(terminals);
    복수의 어드레스 값들과, 복수의 데이터 값들과, 복수의 제어 값들을 통신하기 위한 중앙 처리 유닛;
    상기 복수의 제어 값들을 수신하기 위해 중앙 처리 유닛에 결합된 제어 회로로서, 상기 제어 회로는 제1 제어 값과 복수의 내부 제어 값들을 제공하는, 상기 제어 회로; 및
    상기 제1 제어 값을 수신하기 위해 상기 제어 회로에 결합된 제1 제어 레지스터로서, 상기 제1 제어 레지스터는 상기 제1 제어 값에 응답하여 제1 데이터 속성(attribute) 값을 선택적으로 제공하고, 상기 제1 데이터 속성 값은 복수의 집적 회로 단자들의 제1 부분에 의해 통신될 제1 데이터 값의 제1 논리 레벨과 제2 논리 레벨에 대응하는 전압 레벨들의 제 1 쌍을 나타내는, 상기 제1 제어 레지스터를 포함하고,
    전압 레벨들의 제1 쌍은 고 에너지 값과 저 에너지 값 중 하나이고,
    상기 고 에너지 값은 상기 제1 논리 레벨과 상기 제2 논리 레벨 사이에서 스윙(swing)하는 5볼트에 대응하고, 상기 저 에너지 값은 상기 제1 논리 레벨과 상기 제2 논리 레벨 사이에서 스윙하는 3볼트에 대응하는, 데이터 처리 시스템.
  2. 데이터 처리 시스템에 있어서,
    복수의 집적 회로 단자들;
    복수의 어드레스 값들과, 복수의 데이터 값들과, 복수의 제어 값들을 통신하기 위한 중앙 처리 유닛;
    상기 복수의 제어 값들을 수신하기 위해 중앙 처리 유닛에 결합된 제어 회로로서, 상기 제어 회로는 제1 제어 값과 복수의 내부 제어 값들을 제공하는, 상기 제어 회로; 및
    상기 제1 제어 값을 수신하기 위해 상기 제어 회로에 결합된 제1 제어 레지스터로서, 상기 제1 제어 레지스터는 상기 제1 제어 값에 응답하여 제1 데이터 속성(attribute) 값을 선택적으로 제공하고, 상기 제1 데이터 속성 값은 복수의 집적 회로 단자들의 제1 부분에 의해 통신될 제1 데이터 값의 제1 논리 레벨과 제2 논리 레벨에 대응하는 전압 레벨들의 제 1 쌍을 나타내는, 상기 제1 제어 레지스터를 포함하고,
    전압 레벨들의 제l 쌍은 고 에너지 값과 저 에너지 값 중 하나이고,
    상기 고 에너지 값은 상기 제1 논리 레벨과 상기 제2 논리 레벨 사이에서 스윙하는 3볼트에 대응하고, 상기 저 에너지 값은 상기 제1 논리 레벨과 상기 제2 논리 레벨 사이에서 스윙하는 2볼트에 대응하는, 데이터 처리 시스템.
  3. 데이터 처리기에서 외부 장치를 액세스하기 위한 방법에 있어서,
    복수의 어드레스 값들과, 복수의 데이터 값들과, 복수의 제어 값들을 중앙처리 유닛과 통신하는 단계;
    상기 복수의 어드레스 값들을 수신하기 위해 상기 중앙 처리 유닛에 비교 회로를 결합하는 단계;
    상기 복수의 어드레스 값들 중 제1 어드레스 값을 포함하는 어드레스 영역을 나타내는 비교 신호를 제공하기 위해 상기 비교 회로를 인에이블하는 단계;
    상기 복수의 제어 값들을 수신하기 위해 상기 중앙 처리 유닛에 제어 회로를 결합하는 단계;
    상기 비교 신호를 수신하기 위해 상기 비교 회로에 상기 제어 회로를 결합하는 단계 및,
    제1 외부 장치에 대응하는 제1 제어 값을 제공하고 복수의 내부 제어 신호들을 제공하기 위해 상기 제어 회로를 인에이블하는 단계;
    상기 제1 제어 값을 수신하기 위해 상기 제어 회로에 제어 레지스터를 결합하는 단계;
    상기 제1 제어 값에 응답하여 제1 데이터 속성 값을 선택적으로 제공하기 위해 상기 제어 레지스터를 인에이블하는 단계;
    상기 제1 데이터 속성 값을 수신하기 위해 상기 제어 레지스터에 버스 결합 회로를 결합하는 단계;
    상기 제 1 데이터 속성 값에 의해 결정된 전압 레벨을 갖는 제1 데이터 값을 제공하기 위해 상기 제 1 데이터 속성 값과 상기 복수의 데이터 값들 중 제1 데이터 값을 다중화하기 위해 상기 버스 결합 회로를 인에이블하는 단계 및,
    상기 제1 데이터 값을 수신하기 위해 상기 버스 결합 회로에 복수의 집적 회로 단자를 결합하는 단계를 포함하는, 외부 장치 액세스 방법.
  4. 데이터 처리기에 있어서,
    복수의 어드레스 값들과, 복수의 데이터 값들과, 복수의 제어 값들을 통신하기 위한 중앙 처리 시스템;
    복수의 집적 회로 단자들로서, 상기 복수의 집적 회로 단자들 각각은,
    제2 제어 신호를 수신하고 출력을 제공하기 위한 제1 인버터와;
    상기 제1 인버터의 출력에 결합된 제1 입력을 갖는 제1 NAND 논리 게이트로서, 상기 제1 NAND 논리 게이트는 상기 복수의 데이터 값들을 수신하기 위해 결합된 제2 입력을 가지며, 상기 제1 NAND 논리 게이트는 출력을 갖는, 상기 제1 NAND 논리 게이트와;
    상기 제2 제어 신호를 수신하기 위한 제1 입력과 상기 복수의 데이터 값들을 수신하기 위한 제2 입력을 갖는 NOR 논리 게이트로서, 상기 NOR 논리 게이트는 출력을 갖는, 상기 NOR 논리 게이트와;
    상기 NOR 논리 게이트의 출력에 결합된 제1 출력과 상기 제1 전압 신호를 수신하기 위한 제2 입력을 갖는 제2 NAND 논리 게이트와;
    상기 제1 NAND 논리 게이트에 결합된 입력 및 출력을 갖는 제2 인버터와;
    제1 공급 전압에 결합된 제1 단자, 상기 NAND 논리 게이트의 출력에 결합된 제2 단자 및 출력을 갖는 제1 트랜지스터와;
    상기 제1 트랜지스터의 출력에 결합된 제1 단자, 상기 제2 인버터의 출력에 결합된 제2 단자, 및 제2 공급 전압에 결합된 제3 단자를 갖는 제2 트랜지스터; 및
    상기 제1 데이터 속성 값에 의해 결정된 전압 레벨들의 쌍에서 복수의 데이터 값들 중 제1 데이터 값을 제공하기 위해 상기 제1 공급 전압에 결합된 제1 단자, 상기 NOR 논리 게이트의 출력에 결합된 제2 단자, 및 제3 단자를 갖는, 제3 트랜지스터를 포함하는, 상기 복수의 집적 회로 단자들;
    시스템 통합 유닛을 포함하고, 상기 시스템 통합 유닛은,
    상기 복수의 제어 값들을 수신하기 위해 상기 중앙 처리 유닛에 결합된 제어 회로로서, 상기 제어 회로는 제1 외부 장치에 대응하는 제1 제어 값을 제공하는, 상기 제어 회로와;
    상기 제1 제어 값을 수신하기 위해 상기 제어 회로에 결합된 제1 제어 레지스터로서, 상기 제어 레지스터는 상기 제어 값에 응답하여 제1 데이터 속성 값을 선택적으로 제공하는, 상기 제1 제어 레지스터와;
    상기 복수의 데이터 값들을 수신하기 위해 상기 중앙 처리 유닛에 결합되고 상기 제1 데이터 속성 값을 수신하기 위해 상기 제1 제어 레지스터에 결합된 버스 결합 회로를 포함하고, 상기 버스 결합 회로는 상기 복수의 집적 회로 판자들에 의해 통신되는 상기 복수의 데이터 값들의 제1 논리 레벨과 제2 논리 레벨에 대응하는 전압 레벨들의 제1 쌍을 나타내는 제1 전압 신호를 제공하기 위해 상기 복수의 집적 회로 단자들에 결합되고, 상기 제1 전압 레벨은 상기 제1 데이터 속성 값에 의해 결정되는, 데이터 처리기.
  5. 데이터 처리기에 있어서,
    복수의 어드레스 값들과, 복수의 데이터 값들과, 복수의 제어 값들을 통신하기 위한 중앙 처리 시스템;
    복수의 집적 회로 단자들로서, 상기 복수의 집적 회로 단자들 각각은,
    제2 제어 신호를 수신하고 출력을 제공하기 위한 제1 인버터와:
    상기 제1 인버터의 출력에 결합된 제1 입력을 갖는 제1 NAND 논리 게이트로서, 상기 제1 NAND 논리 게이트는 상기 복수의 데이터 값들을 수신하기 위해 결합된 제2 입력을 가지며, 상기 제1 NAND 논리 게이트는 출력을 갖는, 상기 제1 NAND 논리 게이트와;
    상기 제2 제어 신호를 수신하기 위한 제1 입력과 상기 복수의 데이터 값들을 수신하기 위한 제2 입력을 갖는 제1 NOR 논리 게이트로서, 상기 제1 NOR 논리 게이트는 출력을 갖는, 상기 제1 NOR 논리 게이트와;
    상기 제1 NOR 논리 게이트의 출력에 결합된 제1 입력과 상기 제1 전압 신호를 수신하기 위한 제2 입력을 갖는 제2 NAND 논리 게이트와;
    상기 제1 전압 신호에 결합된 입력 및 출력을 갖는 제2 인버터와;
    상기 제1 NAND 게이트의 출력에 결합된 제1 입력 및 상기 제2 인버터의 출력에 결합된 제2 입력을 갖는 제2 NOR 논리 게이트로서, 상기 제2 NOR 논리 게이트는 출력을 갖는, 상기 제2 NOR 논리 게이트와;
    제1 공급 전압에 결합된 제1 단자, 상기 제2 NAND 논리 게이트의 출력에 결합된 제2 단자 및 출력을 갖는 제1 트랜지스터와;
    상기 제1 트랜지스터의 출력에 결합된 제1 단자, 상기 제2 NOR 논리 게이트의 출력에 결합된 제2 단자, 및 제2 공급 전압에 결합된 제3 단자를 갖는 제2 트랜지스터;
    상기 제1 공급 전압에 결합된 제1 단자, 상기 제1 NOR 논리 게이트의 출력에 결합된 제2 단자, 및 상기 제1 트랜지스터의 제3 단자에 결합된 제3 단자를 갖는 제3 트랜지스터; 및
    상기 제1 데이터 속성 값에 의해 결정된 전압 레벨들의 쌍에서 복수의 데이터 값들 중 제1 데이터 값을 제공하기 위한 제1 단자, 상기 제1 NAND 논리 게이트의 출력에 결합된 제2 단자, 및 상기 제2 공급 전압에 결합된 제3 단자를 갖는 제4 트랜지스터를 포함하는, 상기 복수의 집적 회로 단자들과;
    시스템 통합 유닛을 포함하고, 상기 시스템 통합 유닛은,
    상기 복수의 제어 값들을 수신하기 위해 상기 중앙 처리 유닛에 결합된 제어 회로로서, 상기 제어 회로는 제1 외부 장치에 대응하는 제1 제어 값을 제공하는, 상기 제어 회로와;
    상기 제1 제어 값을 수신하기 위해 상기 제어 회로에 결합된 제1 제어 레지스터로서, 상기 제1 제어 레지스터는 상기 제1 제어 값에 응답하여 제1 데이터 속성 값을 선택적으로 제공하는, 상기 제1 제어 레지스터와;
    상기 복수의 데이터 값들을 수신하기 위해 상기 중앙 처리 유닛에 결합되고 상기 제1 데이터 속성 값을 수신하기 위해 상기 제1 제어 레지스터에 결합된 버스결합 회로를 포함하고, 상기 버스 결합 회로는 상기 복수의 집적 회로 단자들에 의해 통신되는 상기 복수의 데이터 값들의 제1 논리 레벨과 제2 논리 레벨에 대응하는 전압 레벨들의 제1 쌍을 나타내는 제1 전압 신호를 제공하기 위해 상기 복수의 집적 회로 단자들에 결합되고, 상기 제1 전압 레벨은 상기 제1 데이터 속성 값에 의해 결정되는, 데이터 처리기.
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