KR100375252B1 - 데이터처리시스템 - Google Patents

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KR100375252B1
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모토로라 인코포레이티드
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Abstract

데이터 처리 시스템(20)은 다기능 측정가능(scalable) 병렬 I/O 포트(44)를 구비한다. 상기 I/O 포트(44)는 I/O 단자 (67, 77)에 결합된 다수의 I/O 포트 회로(55, 56)를 포함한다.
I/O 포트(44)는 하나의 단자(67, 77)상으로 두 기능을 다중 송신할 수 있다. 한 기능은 I/O 기능이고 나머지 한 기능은 단자(67, 77)에 결합된 내부 모듈(22, 24, 26, 32)의 제어하에 있는 기능이다. 각 I/O 포트 회로(55, 56)는 단자(67, 77)에 결합된 풀다운 회로(68) 또는 풀업 회로(78)중 하나를 구비한다.
풀업 및 풀다운 회로(78, 68)는 제어 레지스터(81, 82)를 이용해서 통제가능하다. 각 단자(67, 77)에 대한 풀업 및 풀다운 회로(78, 68)는 독립적으로 선택될 수 있고, 그리고 I/O 포트(44)가 선택되었든지 아니든지 간에 작동할 수 있다.

Description

데이터 처리 시스템
발명의 분야
본 발명은 일반적으로 데이터 처리에 관한 것으로 특히, 다기능, 측정가능(scalable), 병렬 입/출력 포트를 구비한 데이터 처리 시스템에 관한 것이다.
발명의 배경
몇몇 데이터 처리 시스템들은 일반적인 목적으로 디자인되고 넓은 범위의 응용에 이용되고 있다. 일반적인 목적의 데이터 처리 시스템에 요구되는 계산 능력은 응용 범위에 따라 변하게 된다. 예를 들면, 만약 데이터 처리 시스템이 16 비트의 어드레스 버스를 가지고 있고, 어떤 응용이 단지 8 비트의 어드레스 버스 만을 필요로 하면 나머지 8 비트는 사용되지 않은채 남게 된다.
외부 로드 레지스터(external load register)는 핀들이 플로트 (float)하지 않고 소정의 논리 상태를 강화하는(power up) 것을 보장하는 그라운드와 같은 전원 전압 단자(power supply voltage terminal)에 어드레스 핀들을 결합하기 위해 사용된다. 어드레스 핀들은 외부 로드 레지스터 때문에 재사용될 수 없다. 또한 외부 로드 레지스터는 데이터 처리 시스템 상에 부가적인 로드를 제공해서 전력 소모를증가시킨다.
많은 응용이 키보드, 외부 메모리, DSPs(digital signal processor), 모뎀들 등과 같은 데이터 처리 시스템(20)의 외부와 신호를 송수신하기 위해 다수의 입/출력(I/O) 포트 핀들을 필요로 한다.
패키지상의 I/O 핀들의 수는 I/O 포트들에 대한 요구를 수용하기 위해 증가하고 그 결과 상기 언급한 바와 같이 많은 수의 핀들이 사용되지 않지만 핀의 수, 패키지의 크기 및 일반적인 목적의 데이터 처리 시스템의 비용이 증가한다.
양호한 실시예의 상세한 설명
일반적으로 본 발명은 다기능, 측정가능(scalable), 병렬 입/출력(I/O) 포트를 구비한 데이터 처리 시스템을 제공한다. I/O 포트는 I/O 단자들 또는 패드들에 결합된 다수의 I/O 포트 회로들을 포함한다. 다기능 I/O 포트는 두개의 기능을 하나의 패드 상에 다중송신할 수 있다. 한 기능은 I/O 기능이고 나머지 기능은 패드에 결합된 내부 모듈의 기능이 될 수 있다. 각 I/O 포트 회로는 I/O 패드에 결합된 풀업(pull-up) 또는 풀다운 (pull-down) 회로 중 하나를 포함하는 리셋/개시(start up) 회로를 구비한다. 풀업 및 풀다운 회로는 선정된 논리 상태의 통제 비트를 통제 레지스터 안으로 기록함으로서 통제 가능하다, 각 패드에 대한 풀업 및 풀다운 회로들은 독립적으로 선택될 수 있고, 그리고 I/O 패드가 선택되었든지 아니든지 간에 작동할 수 있다.
다기능, 측정가능(scalable), I/O 포트는 데이터 처리 시스템을 포함하는 패키지 상의 핀의 수를 증가시키지 않고도 병렬 I/O 단자들의 수를 효과적으로 증가시킨다. 또한, 다기능, 측정 가능(scalable) I/O 포트는 다른 기능을 위해 이전에는 시작과 리셋 시에만 사용되었던 핀을 재사용한다. 게다가, 전력 소모는 외부 로드 레지스터들이 제거되기 때문에 감소한다.
"긍정(assert)" 및 "부정(negate)"라는 용어는 신호, 상태 비트 또는 유사한 장치의 표현을 각각 그 자신의 논리적인 참 또는 거짓상태로 언급할 때 사용될 것이다. 만약 논리적으로 참인 상태가 디지털 논리 레벨 1 이면 논리적으로 거짓인 상태는 디지털 논리 레벨 0 이 될 것이다. 그리고 만약 논리적으로 참인 상태가 디지털 논리 레벨 0 이면 논리적으로 거짓인 상태는 디지털 논리 레벨 1 이 될 것이다. "버스(bus)"라는 용어는 데이터, 어드레스, 제어 또는 상태(status)와 같은 하나 또는 그 이상의 다양한 타입의 정보를 전송하기 위해 사용될 수도 있는 복수개의 신호를 나타내기 위해 사용될 것이다.
본 발명은 제 1 도 및 제 2 도를 참조로 더욱 상세히 기술될 수 있다. 제 1 도는 본 발명에 따른 데이터 처리 시스템(20)을 블럭도 형태로 도시한다. 데이터 처리 시스템(20)은 중앙 처리 장치(CPU; 22), 타이머(24), 범용 비동기 송수신기(UART) 모듈(26), LCD 제어 모듈(28), 직렬 주변 장치 인터페이스(serial peripheral interface; SPI: 32), 내부 정보 버스 회로(internal information bus circuit; 34), 시스템 통합 모듈(system integration module; SIM; 40) 및 다기능 I/O 포트들(42, 44)과 I/O포트들(46, 48)을 포함한다.
SIM(40)은 내부 버스 회로(34)에 결합되어 있고 내부 버스 회로(34)를 경유해서 데이터 처리 시스템(20)에 신호들을 송수신하거나 또는 데이터 처리 시스템의외부 회로에 신호를 송수신할 수 있다. 시스템 메모리(30)는 SIM(40)을 경유해서 데이터 처리 시스템(20)에 결합되어 있다. SIM(40)은 내부 버스 회로(34)에 결합된 다른 어떤 모듈들과도 신호들을 송수신할 수 있다. 다기능 포트(42, 44)는 데이터 처리 시스템(20) 외부로 신호를 송수신할 수 있고 내부 버스 회로(34)에 결합되어 있다. I/O 포트들(46, 48)은 데이터 처리 시스템(20)의 외부로 신호를 송수신 할 수 있고 내부 버스 회로(34)에 결합되어 있다. 포트들(42, 44 및 46)은 키보드, 외부 메모리, DSPs(digital signal processors), 모뎀등과 같은 데이터 처리 시스템(20)의 외부로 신호들을 송수신하기 위한 다기능, 측정가능(scalable), 병렬 양방향 I/O 포트이다. I/O 포트(44)는 "AI0-AI7/PI0-PI7"으로 이름붙여진 신호를 송신 또는 수신하기 위해 내부 버스 회로 (34)에 결합된 양방향 단자를 구비하고 "A0-A7/P0-P7"으로 이름 붙여진 신호들을 송신 또는 수신하기 위한 양방향 단자를 구비하며 그리고 제 2 도에 보다 상세히 도시되어 있다. 도시된 실시예 에서, 신호(A0-A7)는 외부 메모리에 제공되는 어드레스 신호들을 나타내고 신호(P0-P7)는 데이터 처리 시스템(20)의 모듈들 중 한 모듈로부터의 데이터 신호들이다. 포트(48)는 LCD 디스플레이 (49)에 디스플레이 데이터를 전송하기 위한 것이다. I/O포트들(42, 44, 46 및 48)은 집적 회로 핀들, 패드들 또는 데이터 처리 시스템(20)의 외부로 신호를 송수신하기 위한 다른 타입의 단자에 결합될 수도 있다. SIM(40)은 내부 버스 회로(34)에 결합된 다른 어떤 모듈들에도 신호들을 송수신할 수 있다.
CPU(22)는 내부 버스 회로(34)에 결합되고 내부 버스 회로(34)에 결합된 다른 모듈들 각각에 신호들을 송수신할 수 있다. CPU(22)는 SIM(40)을 경유해서 데이터 처리 시스템 (20)의 외부로 신호들을 선택적으로 송수신할 수도 있다. CPU 는 통상 데이터 처리 시스템을 제어하기 위해 사용된 소프트웨어적인 명령을 수신하고, 해석하고, 실행할 책임이 있다. UART(26)는 내부 버스 회로(34)에 결합되어 있다. UART (26)는 표준 보율(boud rate)로 모뎀들 및 다른 데이터 처리 시스템들과 같은 외부 장치들과의 비동기 직렬 통신을 뒷받침한다.
SPI(32)는 데이터 처리 시스템(20) 외부로 그리고 내부 버스 회로(34)를 경유하는 다른 모듈과 신호들을 송수신할 수 있다. SPI(32)는 아날로그 대 디지털 변환기, 비휘발성 메모리 장치들 및 다른 데이터 처리 시스템들과 같은 외부 장치들과 통신하기 위한 마스터/슬레이브(master/slave) 직렬 주변 장치 인터페이스이다. 시스템 메모리(30)는 SIM(40)에 양방향으로 결합되어 있다. 시스템 메모리(30)는 행과 열로 구성된 정적 랜덤 액세스 메모리 셀들(static random access memory cells)의 배열을 포함하는 종래의 메모리 유닛이다. 시스템 메모리(30)는 데이터 처리 시스템(20) 외부에 있을 수도 있고 또는 데이터 처리 시스템(20)과 동일한 집적 회로 상에 있을 수도 있다. 도시된 실시예에서, 시스템 메모리(30)는 외부 메모리 유닛이다. 타이머(24)는 내부 버스 회로(34)에 결합되어 있고 내부 버스 회로(34)를 경유해서 데이터 처리 시스템(20)의 다른 모듈과 통신한다. LCD 제어 모듈(28)은 내부 버스 회로(34)에 결합되어 있다. LCD 제어 모듈(28)은 출력포트(48)에 결합된 LCD 디스플레이 스크린을 리프레쉬하기 위한 제어 기능들을 제공한다.
제 1 도에 도시된 데이터 처리 시스템(20)의 실시예는 마이크로프로세서 군들중에서 한 특정한 마이크로프로세서를 도시한다. 동일 군내에 있는 마이크로프로세서도 일반적으로 다수의 상이한 내장 주변 장치 또는 모듈을 갖기 때문에, 제 1 도는 데이터 처리 시스템(20)의 단지 일 예를 도시할 뿐이다. 데이터 처리 시스템(20)의 다른 실시예는 제 1 도에 도시된 실시예 보다 적거나, 많거나 혹은 상이한 내장 주변 장치를 가질 수 있다.
제 2 도는 부분적인 블럭도 형태 및 부분적인 개략도 형태로 본 발명에 따른 제 1 도의 데이터 처리 시스템의 I/O 포트(44)를 도시한다. I/O 포트(44)는 I/O 포트 회로들(55, 56)로 도시되는 다수의 I/O 포트 회로들 및 레지스터들(58, 59, 60, 81, 82)을 포함한다. I/O 포트 회로(55)는 풀다운 회로(pull-down circuit)를 포함하는 I/O 포트 회로를 나타내고, I/O 포트 회로(56)는 풀업 회로(pull-up circuit)를 포함하는 I/O 포트 회로를 나타낸다. I/O 포트(44)는 데이터 처리 시스템에 의해 요구될 때 풀업 회로, 풀다운 회로들 또는 풀업 또는 풀다운 회로의 임의의 조합을 구비한 임의의 수의 병렬 I/O 포트 회로를 포함할 수도 있다. I/O 포트 회로(55)는 멀티플렉서(multiplexer; 62, 63)들, 버퍼 회로(64), P 채널 출력 트랜지스터(65), N 채널 트랜지스터(66) 및 풀다운 회로 (68)를 포함한다. 풀다운 제어 회로(68)는 저항 소자(69) 및 풀다운 N 채널 트랜지스터를 포함한다. I/O 포트 회로 (56)는 멀티플렉서들(72, 73), 버퍼 회로(74), P 채널 출력 트랜지스터(75), N 채널 출력 트랜지스터(76) 및 풀업 회로 (78)를 포함한다. 풀업 회로(78)는 P 채널 트랜지스터(80) 및 저항 소자(79)를 포함한다.
I/O 포트 회로(55)에서, 멀티플렉서(62)는 "AI7"으로 명명된 신호를 수신하기 위한, 내부 버스 회로(34)에 결합되고 "0"으로 명명된 제 1 의 입력 단자, "PI7"으로 명명된 신호를 수신하기 위한 레지스터(58)의 출력 단자에 결합되고 "1"로 명명된 제 2 의 입력 단자, 레지스터(60)의 출력 단자에 결합되고 "SEL"로 명명된 제어 단자, 및 "DATA7"으로 명명된 데이터 신호를 제공하기 위한 출력 단자를 구비한다. 멀티플렉서(63)는 "TRISTATE CONTROL7"으로 이름붙여진 3상 제어 신호(tristate control signal)를 수신하기 위해 "0"으로 이름붙여진 제 1 의 입력 단자, 레지스터(58)의 입력 단자 및 레지스터(59)의 입력 단자에 결합되고 "1"로 이름붙여진 제 2 의 입력 단자, "SEL"로 이름붙여지고 레지스터(60)의 출력 단자에 결합된 제어 단자 및 "ENABLE7"으로 이름붙여진 인에이블 신호(enable signal)를 제공하기 위한 출력 단자를 구비한다. 버퍼 회로(64)는 멀티플렉서(62)의 출력 단자에 결합된 입력 단자, "ENABLE7"로 이름붙여진 인에이블 신호(enable signal)를 수신하기 위한 멀티플렉서(63)의 출력 단자에 결합된 제어 단자 및 제 1 및 제 2 의 출력 단자들을 구비한다. 버퍼 회로(64)는 종래의 버퍼 회로이다. P 채널 트랜지스터(65)는 "VDD"로 이름붙여진 전원 전압 단자에 결합된 제 1 의 전류 전극(소스), 버퍼 회로(64)의 제 1 의 출력 단자에 결합된 제어 전극(게이트), 및 입/출력 단자 (67)에 결합된 "A7/P7"으로 이름붙여진 출력 신호를 제공하기 위한 제 2 의 전류 전극(드레인)을 구비한다. N 채널 트랜지스터 (66)는 입/출력 단자(67)에 결합된 제 1 의 전류 전극(드레인), 버퍼 회로(64)의 제 2 의 출력 단자에 결합된 제어 전극(게이트) 및 "Vss"로 이름붙여진 제 2 의 전원 전압 단자에 결합된 제 2 의 전류 전극(소스)을 구비한다. 저항 소자(69)는 I/O 단자(67)에 결합된 제 1 의 단자 및 제 2 의 단자를 구비한다. N 채널 트랜지스터(70)는 저항 소자(69)의 제 2의 단자에 결합된 제 1 의 전류 전극(드레인), 레지스터 비트 필드 (register bit field; 81)로부터 "PULL-DOWN CONTROL7"으로 이름 붙여진 풀다운 제어 신호를 수신하기 위한 제어 전극(게이트), 및 Vss에 결합된 제 2 의 전류 전극을 구비한다.
I/O 포트 회로(56)에서, 멀티플렉서(72)는 "AI0"로 이름 붙여진 신호를 수신하기 위한 내부 버스 회로(34)에 결합되고 "0"으로 이름붙여진 제 1 의 입력 단자, "PI0"로 명명된 신호를 수신하기 위한 레지스터(58)의 출력 단자에 결합되고 "1"로 이름붙여진 제 2 의 입력 단자, "SEL"로 명명되고 레지스터(60)의 출력 단자에 결합된 제어 단자 및 "DATA0"로 명명된 데이터 신호를 제공하기 위한 출력 단자를 구비한다. 멀티플렉서(73)는 "TRISTATE CONTROL0"로 명명된 3상(tristate) 제어 신호를 수신하기 위한 "0"으로 명명된 제 1 의 입력 단자, 레지스터 (58)의 입력 단자 및 레지스터(59)의 입력 단자에 결합되고 "1"로 명명된 제 2 의 입력 단자, "SEL"로 명명되고 레지스터 (60)의 출력 단자에 결합된 제어 단자, 및 "ENABLE 0"로 명명되는 인에이블 신호(enable signal)를 제공하기 위한 출력 단자를 구비한다. 버퍼 회로(74)는 멀티플렉서(72)의 출력 단자에 결합된 입력 단자, "ENABLE 0"로 명명된 인에이블 신호(enable signal)를 수신하기 위한 멀티플렉서(73)의 출력 단자에 결합된 제어 단자, 및 제 1 및 제 2 의 출력 단자들을 구비한다. 버퍼 회로(74)는 종래의 버퍼 회로이다. P 채널 트랜지스터(75)는 VDD에 결합된 제 1 의 전류 전극(소스), 버퍼 회로(74)의 제 1 의 출력 단자에 결합된 제어 전극(게이트), 및 "A0/P0"로 명명된 출력 신호를 제공하기 위한 I/O 단자(77)에 결합된 제 2의 전류 전극 (드레인)을 구비한다. N 채널 트랜지스터(76)는 I/O 단자 (77)에 결합된 제 1 의 전류 전극(드레인), 버퍼 회로(74)의 제 2 의 출력 단자에 결합된 제어 전극(게이트), 및 VSS에 결합된 제 2 의 전류 전극(소스)을 구비한다. 저항 소자 (79)는 I/O 단자(77)에 결합된 제 1 의 단자, 및 그리고 제 2 의 단자를 포함한다. P 채널 트랜지스터(80)는 저항 소자(79)의 제 2 의 단자에 결합된 제 1 의 전류 전극(드레인), "PULL-UP CONTROL 0"로 명명된 풀업 제어 신호를 수신하기 위한 제어 전극 (게이트), 및 VDD에 결합된 제 2 의 전류 전극(소스)을 구비한다.
I/O 단자들(67, 77)은 신호를 송신 또는 수신하기 위해 핀, 금속 패드 등과 같은 임의 타입의 입/출력 단자일 수 있다. 멀티플렉서들(62, 63, 72, 73)은 종래의 멀티플렉서 회로이다. 3상(tristate) 제어 신호는 시스템 제어 레지스터(도시되지 않음) 또는 다른 제어 수단에 의해 제공될 수도 있다.
다기능 I/O 포트(44)는 하나의 패드나 핀 상으로 두 가지 기능을 다중송신 할 수 있다. 한 기능은 I/O 기능이고 나머지 하나의 기능은 UART(26) 또는 SPI(32)와 같은, 패드에 결합된 내부 모듈의 기능일 수 있다. 예를 들어, 도시된 실시예에서, I/O 포트(44)는 어드레스 동작 모드(address operating mode)동안 내부 버스(34)로부터 어드레스 정보를 다중송신할 수도 있고 I/O 동작 모드(I/Ooperating mode)동안 UART(26)로부터 I/O 정보를 다중송신할 수도 있다. I/O 포트(44)의 각 I/O 포트 회로는 각각의 I/O 단자에 결합된 풀업 회로 또는 풀다운 회로 중 하나를 구비할 수 있다. 풀업 회로(78)는 풀업 레지스터 비트 필드(82)에 논리 고(logic high) 제어 비트를 기록함으로써 활성화되고(activated) 풀다운 회로(81)는 풀다운 레지스터 비트 필드(81)에 논리 고 제어 비트를 기록함으로서 활성화된다. 각 패드에 대한 풀업 및 풀다운 회로는 독립적으로 선택될 수 있고 I/O 포트가 선택되었든지 또는 아니든지 간에 작동할 수 있다.
풀다운 회로(68) 및 풀업 회로(78)는, 데이터 처리 시스템(20)의 개시 또는 리셋 동안처럼, 플로팅(floating)을 피하기 위해, I/O 단자(67∼77)를 선정된 논리 상태로 설정하는 기능을 수행한다. 이것은 외부 장치와의 양립성을 보장하고, I/O 포트(44)에 결합된 메모리와 같은 외부 장치가 개시동안 이미 공지된 논리 상태를 수신하는 것을 보장한다. 풀다운 회로(68) 및 풀업 회로(78)는 외부 풀다운 및 풀업 레지스터에 대한 필요성을 제거하지만 그러나 여전히 데이터 처리 시스템(20)이 선택된 핀을 소정의 논리 상태로 강화하거나 (power up) 또는 리셋하는 것을 허용한다. 리셋 동안, 만약 필요하면, I/O 포트(42) 및 I/O 포트(44)는 풀다운 및 풀업 회로들과의 충돌을 방지하기 위해 입력포트로서 선택될 수 있다. 개시 또는 리셋 후에, I/O 포트(42, 44)는 병렬 입력 신호들 또는 출력 신호들에 대해서 배치된다.
방향 레지스터 비트 필드(59)는 비트들(0∼7)을 포함한다. 각 레지스터 비트 필드들 내의 비트들의 수는 I/O 포트(44)내의 병렬 I/O 단자들의 수에 해당함을 주지하라. 다른 실시예에서, I/O 단자들의 수는 다를 수 있고, 본 발명을 상술하는데 중요하지 않다. 방향 레지스터 비트 필드(59)는 출력 단자들(67, 77)에서 데이터 흐름 방향을 제어한다. 방향 레지스터 비트 필드(59)의 비트가 논리 고(logic high) 상태로 설정되면, 해당 데이터 비트는 데이터 레지스터 비트 필드(58)로부터 해당 I/O 단자로 제공된다. 방향 레지스터 비트 필드(59)가 논리 저(logic low)일 때는, 해당 I/O 단자는 외부 장치로부터 데이터를 수신한다.
리셋 시, 방향 레지스터 비트 필드(59)의 비트들(0∼7)은 논리 저 (logic low)이다.
선택 레지스터 비트 필드(select register bit field; 60)는 비트들(0∼7)을 포함한다. 선택 레지스터 비트 필드(60)는 I/O 단자들에 제공된 데이터의 원(source)을 제어한다. 선택 레지스터 비트 필드(60)의 비트들이 논리 저(logic low)이고 I/O 단자들이 출력 단자들로서의 기능을 수행할 때, 신호들(AI0∼AI7)이 I/O 단자들에 제공된다. 선택 레지스터 비트 필드(60)의 비트들이 논리 고(logic high)이고 I/O 단자가 출력 단자로서의 기능을 수행할 때, 신호(PI0∼PI7)가 I/O 단자들에 제공된다. 리셋 시, 선택 레지스트 비트 필드(60)의 비트들(0∼7)은 논리 고(logic high)로 리셋된다.
데이터 레지스터 비트 필드(58)는 비트(0∼7)를 포함한다. 데이터 레지스터 비트 필드(58)는 종래의 판독/기록 일반 목적 레지스터이고 방향 레지스터 비트 필드(59) 및 선택 레지스터 비트 필드(60)의 해당 비트가 논리 고(logic high) 상태로 세트되었을 때 출력 단자(67, 77)로 제공된 데이터를 저장한다. 방향 레지스터 비트 필드(59)의 해당 비트가 논리 고 (logic high)이고 선택 레지스터 비트 필드의 해당 비트가 논리 저(logic low)일 때 데이터 레지스터 비트 필드(58)는 출력 단자에서 수신된 데이터를 저장한다. 리셋 시, 데이터 레지스터 비트 필드(58)의 비트(0∼7)는 논리 저(logic low)로 리셋 된다.
예로서, 어드레스 작동 모드(address operating mode)동안, I/O 포트(55)는 출력포트로서 배치된다. 방향 레지스터 비트 필드(59)의 비트(7)가 "don't care"이고, 선택 레지스터 비트 필드의 비트(7)가 논리 저(logic low)이고, 데이터 레지스터 비트 필드(58)의 논리 상태가 "don't care"이며, 그리고 어드레스 신호(AI7)가 논리 고(logic high)이면, 어드레스 신호(AI7)는 멀티플렉서(62)의 "0" 입력 단자에 제공된다. 논리 고 신호 (DATA7)는 버퍼 회로(64)에 제공된다. 선택 레지스터 비트 필드 (59)의 비트(7)의 논리 저(logic low)는 멀티플렉서들(62, 63)의 "0" 입력 단자 각각이 멀티플렉서들(62, 63)의 출력 단자로 각각 제공되는 논리 원인을 일으킨다. 3상 제어(tristate control; 7)가 논리 고이면 논리 고 인에이블 신호(logic high enable signal; ENABLE7)가 버퍼 회로(64)를 인에이블(enable)시킨다. 버퍼 회로(64)로부터의 논리 저 출력 신호는 P 채널 트랜지스터 (65)가 전도성을 띄게 하고 N 채널 트랜지스터(66)가 실질적으로 비전도성이 되게 하며 논리 고 출력 어드레스 신호(A7)를 I/O 단자 (67)로 보낸다. 풀다운 레지스터 비트 필드(81)의 비트(7)가 논리 저이면 N 채널 트랜지스터가 실질적으로 비전도성이되고 풀다운 회로(68)를 디스어블(disable)시킨다.
방금 상술된 어드레스 모드에서, I/O 포트 회로(56)는 레지스터들(58, 59, 60)의 비트(0)가 비트(7) 대신에 데이터의 흐름을 제어하는 것을 제외하고는 I/O포트(55)처럼 작동한다.
또한, I/O 포트 회로(56)는 I/O 포트(44)의 다른 실시예로서 풀다운 회로 대신에 풀업 회로를 포함한다. 통상, I/O 포트는 포트 각각의 병렬 I/O 단자에 결합된 풀업 회로 또는 풀다운 회로중 하나를 구비할 것이다.
만약 I/O 포트 회로(55)가 I/O 동작 모드의 출력포트로서 배치되면, 방향 레지스터 비트 필드(59)의 비트(7)는 논리 고이고, 선택 레지스터 비트 필드의 비트(7)는 논리 고이며, 데이터 레지스터 비트 필드(58)의 비트(7)는 논리 고이며, 그리고 어드레스 신호(AI7)는 "don't care"이다. 방향 레지스터 비트 필드 (59)의 논리 고 비트(7)는 데이터 레지스터 비트 필드(58)가 판독 모드가 되게 한다. 신호(PI7)가 논리 고(logic high)라 가정하면 신호(PI7)는 데이터 레지스터 비트 필드(50)로부터 멀티플렉서(62)의 "1" 입력 단자로 읽혀진다. 신호(DATA7)의 논리 상태는 신호(PI7)의 논리 상태에 해당하고 버퍼 회로(64)에 제공된다. 선택 레지스터 비트 필드(59)의 논리 고 비트(7)는 멀티플렉서(63)에 의해 제공되는 논리 고 인에이블 신호(logic high enable signal: ENABLE7)가 버퍼 회로(64)를 인에이블(enable)시킨다. 버퍼 회로(64)로부터의 출력 신호는 P 채널 트렌지스터(65)가 전도성을 띄게 하고 N 채널 트랜지스터가 실질적으로 비전도성을 띄게 해서 논리 고출력 신호(P7)를 I/O 단자 (67)로 보낸다. 풀다운 레지스터 비트 필드의 비트(7)가 논리 저이면 N 채널 트랜지스터가 실질적으로 비전도성을 띄게 된다.
만약 I/O 포트 회로(55)가 입력포트로서 배치되면, 3상 제어 신호(tristatecontrol signal; TRISTATE CONTROL7)는 논리 저이고, 선택 레지스터 비트 필드(60)의 비트(7)는 논리 저이다. 논리 저 3상 제어 신호(logic low tristate control signal; TRISTATE CONTROL7)는 버퍼 회로(64)를 디스어블(disable)시키고 P 채널 트랜지스터(65)와 N 채널 트랜지스터(66)가 실질적으로 비전도성을 띄게 한다. 풀 다운 레지스터 비트 필드(81)의 비트 (7)가 논리 저이면 N 채널 트랜지스터(70)는 비전도성을 띄게 된다. 방향 제어 레지스터 비트 필드(59)의 비트(7)가 논리 저이면 데이터 레지스터 비트 필드(58)의 비트(7)를 기록 모드에 있게 한다. I/O 단자(67)에 제공된 데이터 신호의 논리 상태는 데이터 레지스터 비트 필드(58)의 비트(7)로 기록된다.
개시시, 또는 리셋 동안, 만약 I/O 포트 회로(55)의 I/O 단자(67)가 논리 저가 되면, 적어도 초기에는, 선택 레지스터 비트 필드(60)의 비트(7)는 논리 저가 되고 3상 제어 신호 (TRISTATE CONTROL7)는 논리 저로 긍정된다. 인에이블 신호(ENABLE7)는 버퍼 회로(64)를 디스어블(disable)시키기 위해 멀티플렉서(63)에 의해 제공된다. P 채널 트랜지스터와 N 채널 트랜지스터 둘다는 실질적으로 비전도성을 띄게 된다. 풀다운 레지스터 비트 필드(81)의 비트(7)의 논리 고는 N 채널 트랜지스터(70)가 전도성을 띄게 하고, 저항 소자(69)를 통과하는 전류는 I/O 단자(67)에서 전압을 논리 저 전압으로 감소시킨다.
I/O 단자(77)가 논로 고로서 리셋되기 위해서, 선택 레지스터 비트 필드의 비트(0)가 논리 저이고, 3상 제어 신호 (TRISTATE CONTROL0)는 논리 저로서 긍정된다. 인에이블 신호 (ENABLE0)는 버퍼 회로(74)를 디스어블(disable)시키기 위해 멀티플렉서(73)에 의해 제공된다. P 채널 트랜지스터(75) 및 N 채널 트랜지스터(76) 둘다는 실질적으로 비전도성이다. 풀업 레지스터 비트 필드(82)의 비트(0)가 논리 저이면, P 채널 트랜지스터가 전도성을 띄게 되고 저항 소자(79)를 통과하는 전류는 I/O 단자(77)에서 전압을 논리 고 전압으로 상승시킨다.
다기능, 측정가능(scalable), I/O 포트는 데이터 처리 시스템을 포함하는 패키지상에서 핀들의 수를 증가시키지 않고도 병렬 I/O 단자들의 수를 효과적으로 증가시킨다. 또한, 다기능, 측정가능(scalable) I/O 포트는 이전에는 개시 시와 리셋 시에만 사용되었던 핀을 다른 기능을 위해 재사용한다. 게다가, 외부 로드 레지스터들이 제거되기 때문에 전력 소모가 감소한다.
본 발명에 따른 양호한 실시예가 상술되었지만 다른 많은 변형예와 상기 상술된 실시예와는 다른 많은 실시예들이 기술적인 분야에서 능숙한 자들에 의해 행해질 수 있다는 것은 명백할 것이다. 예로서 I/O 포트(44)는 부가적인 제어 비트들 및 멀티플렉서 입력들을 더함으로써 둘 이상의 더 많은 기능을 다중 송신하도록 배치될 수도 있다. 따라서 본 발명의 취지와 영역 내에 있는 모든 변형들은 첨부된 특허청구 범위에 의해 포괄될 것이다.
제 1 도는 본 발명에 따른 데이터 처리 시스템의 실시예를 블럭 다이어그램 형태로 나타낸 예시도.
제 2 도는 본 발명에 따른 제 1 도의 데이터 처리 시스템의 입/출력 포트의 일부를 나타내는 부분적인 블럭도 형태 및 구성도 형식의 예시도.
♣ 도면의 주요부분에 대한 부호의 설명 ♣
22 : CPU(중앙 처리 장치)
24 : 타이머 26 : UART(범용 비동기 송수신기) 모듈
28 : LCD 제어 모듈 32 : SPI(직렬 주변 장치 인터페이스)
34 : 내부 정보 버스 회로 40 : SIM(시스템 통합 모듈)
42, 44 : 다기능 I/O포트 46, 48 : I/O포트
55, 56 : I/O회로 58, 59, 60, 81, 82 ; 레지스트
62, 63, 72, 73 : 멀티플렉서(multiplexers)
64, 74 : 버퍼 회로
65, 75 ; P 채널 출력 트랜지스터
66, 76 ; N채널 출력 트랜지스터
68 : 풀다운 회로
70 : N채널 트랜지스터
80 : P 채널 트랜지스터

Claims (3)

  1. 단일 집적회로 상에서 구현된 데이터 처리 시스템에 있어서,
    상기 데이터 처리 시스템은 다기능 입력/출력포트를 갖으며, 상기 다기능 입력/출력포트는 다수의 입력/출력포트 회로들을 포함하며,
    상기 다수의 입력/출력포트 회로들 각각은,
    제 1 데이터 신호를 수신하기 위한 제 1 입력 단자, 제 2 데이터 신호를 수신하기 위한 제 2 입력 단자, 선택 신호를 수신하기 위한 제어 단자, 및 출력 단자를 갖는 멀티플렉서;
    상기 멀티플렉서의 상기 출력 단자에 결합된 입력 단자, 인에이블 신호를 수신하기 위한 제어 단자, 및 출력 단자를 갖는 버퍼회로로서, 상기 버퍼회로의 출력 단자의 전압을 증가시키기 위한 풀업 트랜지스터(pull-up transistor)를 제어하고, 상기 버퍼회로의 상기 출력 단자의 전압을 감소시키기 위한 풀다운 트랜지스터를 제어하는, 상기 버퍼회로;
    상기 버퍼회로의 상기 출력 단자에 결합되어, 상기 데이터 처리 시스템의 외부에 제 1 또는 제 2 데이터 신호들을 제공하는 입력/출력 단자;
    상기 입력/출력 단자에 결합되고, 풀업 제어 신호에 응답하여 상기 입력/출력 단자의 전압을 증가시키는, 풀업 회로; 및
    다수의 프로그램가능한 비트들을 갖는 레지스터 비트 필드로서, 상기 다수의 프로그램가능한 비트들 중 한 비트는 상기 다수의 입력/출력포트 회로들 중 하나의입력/출력포트 회로에 대응하고, 상기 다수의 프로그램가능한 비트들의 상기 비트는 상기 다수의 입력/출력포트 회로들의 대응 풀업 회로에 풀업 제어 신호를 선택적으로 제공하는, 레지스터 비트 필드를 포함하며,
    상기 플업 회로 및 레지스터 비트 필드의 사용으로 인하여 데이터 처리 시스템 외부에 있는 로드 레지스터들을 사용함이 없이 상기 다수의 입력/출력포트 회로들 각각의 상기 출력 단자의 전압 증가를 허용하는, 데이터 처리 시스템.
  2. 단일 집적회로 상에서 실행된 데이터 처리 시스템에 있어서,
    상기 데이터 처리 시스템은 다기능 입력/출력포트를 갖으며, 상기 다기능 입력/출력포트는 다수의 입력/출력포트 회로들을 포함하며,
    상기 다수의 입력/출력포트 회로들 각각은,
    제 1 데이터 신호를 수신하기 위한 제 1 입력 단자, 제 2 데이터 신호를 수신하기 위한 제 2 입력 단자, 선택 신호를 수신하기 위한 제어단자, 및 출력 단자를 갖는 멀티플렉서;
    상기 멀티플렉서의 상기 출력 단자에 결합된 입력 단자, 인에이블 신호를 수신하기 위한 제어 단자 및 출력 단자를 갖는 버퍼회로로서, 상기 버퍼회로의 출력 단자의 전압을 증가시키기 위한 풀업 트랜지스터(pull-up transistor)를 제어하고, 상기 버퍼회로의 상기 출력 단자의 전압을 감소시키기 위한 풀다운 트랜지스터를 제어하는, 상기 버퍼회로;
    상기 버퍼회로의 상기 출력 단자에 결합되어, 상기 데이터 처리 시스템의 외부에 제 1 또는 제 2 데이터 신호들을 제공하기 위한 입력/출력 단자;
    상기 입력/출력 단자에 결합되어, 풀다운 제어 신호에 응답하여 상기 입력/출력 단자의 전압을 감소시키기 위한 풀다운 회로; 및
    다수의 프로그램가능한 비트들을 갖는 레지스터 비트 필드로서, 상기 다수의 프로그램가능한 비트들 중 한 비트는 상기 다수의 입력/출력포트 회로들 중 하나의 입력/출력포트 회로에 대응하고, 상기 다수의 프로그램가능한 비트들의 상기 비트는 상기 다수의 입력/출력포트 회로들의 대응 풀다운 회로에 풀다운 제어 신호를 제공하는, 상기 레지스터 비트 필드를 포함하며,
    상기 레지스터 비트 필드 및 상기 풀다운 회로를 사용에 의해 상기 데이터 처리 시스템 외부의 로드 레지스터들을 사용함이 없이 상기 다수의 입력/출력포트 회로들 각각의 상기 출력 단자에서 상기 전압의 감소를 허용하는, 데이터 처리 시스템.
  3. 단일 집적회로상에서 구현된 데이터 처리 시스템에 있어서,
    상기 데이터 처리 시스템은 다기능, 측정가능, 입력/출력포트를 갖으며, 상기 다기능 입력/출력포트는 다수의 입력/출력포트 회로들을 포함하며,
    상기 입력/출력포트 회로 각각은,
    제 1 데이터 신호를 수신하기 위한 제 1 입력 단자, 제 2 데이터 신호를 수신하기 위한 제 2 입력 단자, 선택 신호를 수신하기 위한 제어단자, 및 출력 단자를 갖는 제 1 멀티플렉서;
    3상 제어 신호(tristate control signal)를 수신하기 위한 제 1 입력 단자, 방향 레지스터 비트 필드(direction register bit field)에 결합된 제 2 입력 단자, 상기 선택 신호를 수신하기 위한 제어 단자, 및 인에이블 신호를 제공하기 위한 출력 단자를 갖는 제 2 멀티플렉서;
    상기 제 1 멀티플렉서의 상기 출력 단자에 결합된 입력 단자, 상기 인에이블 신호를 수신하기 위해 제 2 멀티플렉서의 상기 출력 단자에 결합된 제어 단자 및 출력 단자를 갖는 버퍼회로로서, 상기 출력 단자의 전압을 증가시키기 위한 풀업 트랜지스터를 제어하고 상기 출력 단자의 전압을 감소시키기 위한 풀다운 트랜지스터(pull-up transistor)를 제어하는, 상기 버퍼회로;
    상기 버퍼회로의 상기 출력 단자에 결합되어, 상기 데이터 처리 시스템의 외부에 제 1 또는 제 2 데이터 신호들을 제공하는 입력/출력 단자;
    상기 입력/출력 단자에 결합되어, 리셋/개시 제어 신호(reset/startup control signal)에 응답하여 소정의 논리 상태(logic state)로 입력/출력 단자의 전압을 설정하기 위한 리셋/개시 회로; 및
    다수의 프로그램가능한 비트들을 갖는 레지스터 비트 필드로서, 상기 다수의 프로그램가능한 비트들 중 한 비트는 상기 다수의 입력/출력포트 회로들 중 하나의 입력/출력포트 회로에 대응하고, 상기 다수의 프로그램가능한 비트들 각각은 상기 다수의 입력/출력포트 회로들 각각의 대응 리셋/개시 회로에 풀업 제어 신호를 제공하는, 상기 레지스터 비트 필드를 포함하며,
    상기 리셋/개시 회로 및 레지스터 비트 필드의 사용으로, 상기 데이터 처리시스템 외부에 있는 로드 레지스터들을 사용함이 없이 상기 데이터 처리 시스템의 리셋 또는 개시 동안 상기 소정의 논리 상태로 상기 다수의 입력/출력포트 회로들 각각의 상기 출력 단자에서 상기 전압의 설정을 허용하는, 데이터 처리 시스템.
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