JP2012068996A

JP2012068996A - Ｃｐｕボード

Info

Publication number: JP2012068996A
Application number: JP2010214388A
Authority: JP
Inventors: Satoru Aoyama; 哲青山; Hiroki Kimura; 祐己木村; Satoshi Konno; 悟志今野
Original assignee: Toshiba Electro Wave Products Co Ltd
Current assignee: Toshiba Electro Wave Products Co Ltd
Priority date: 2010-09-24
Filing date: 2010-09-24
Publication date: 2012-04-05

Abstract

【課題】ＶＭＥ規格の形状のままユーザーが使用可能なインターフェースピンを増やす。
【解決手段】ＣＰＵ１１搭載のマスターボードをＶＭＥ規格形状とし、マスターボードにスレーブボード接続のコネクタ（インターフェースピン）を備えるＣＰＵボードにおいて、コネクタのインターフェースピン割り当て配置をＶＭＥ規格から変更し、スレーブユニットＳ１〜Ｓ１７を制御するためのメイン・バス１２をＳＰＩバスのみで実装することで、スレーブボードへのデータバス及び制御バスの本数を大幅に削減し、ユーザーが使用可能なインターフェースピンの本数を増やす。
【選択図】図１

Description

本実施形態は、ＶＭＥ（VERSAmodule Eurocard bus）規格に準拠したＣＰＵ（Central Processing unit）ボードに係り、特にバス構造の技術に関する。

ＣＰＵボードの一つとしてＶＭＥ規格に準拠したＣＰＵボードが提供されている。このＣＰＵボードは多種多様なスレーブボードに対応するため、工業規格として標準化されており、バックプレーンへのコネクタＰ１，Ｐ２を実装し、さらにオプションとしてＰ０を備えている。

ところが、ＶＭＥ規格を採用しているため、データバス及び制御バスの本数が規定されてしまい、ユーザーが使用できるインターフェースピンが制限されている。

特開平７−２１０２８０号公報

上述の如く、従来のＣＰＵボードでは、ＶＭＥ規格を採用しているため、ユーザーが使用できるインターフェースピンが制限されている。

本実施形態の目的は、ＶＭＥ規格の形状のままユーザーが使用可能なインターフェースピンを増やしたＣＰＵボードを提供することにある。

本実施形態では、ＶＭＥ規格の形状のままインターフェースピンの割り当て配置を変更し、マスターボードからスレーブボードへの制御をＳＰＩ（Serial Peripheral Interface）バスのみで実装し、スレーブボードへのデータバス及び制御バスの本数を大幅に削減することによって問題の解決を図る。

本実施形態のＣＰＵボードによれば、スレーブボードへのデータバス及び制御バスの本数が大幅に削減されるため、ユーザーが使用可能なインターフェースピンの本数を増やすことができ、ピンの割り当て配置を変更しただけでＶＭＥ規格に準拠しているため、標準で提供されているＶＭＥ規格のラックのマザーボードを本ボードのピン割り当て配置に対応させるだけで利用することができる。

実施形態のＣＰＵボードの内部系統の構成を示すブロック図。図１に示すＣＰＵボードのＳＰＩバス系統を示す回路図。図１に示すＣＰＵボードのＶＭＥ規格準拠の外形を示す平面図。図１に示すＣＰＵボードのコネクタＰ１のピン割り当て配置を示す図。図１に示すＣＰＵボードのコネクタＰ２のピン割り当て配置を示す図。

以下、実施の形態について、図面を参照して説明する。

図１は実施形態として、ＣＰＵボードの内部系統の構成を示すブロック図である。図１において、１１は内部バス、１２はメイン・バスである。内部バス１１には、ＣＰＵ１３、フラッシュメモリ１４、メモリ１５、ペリフェラル１６１〜１６ｎ、割り込みコントローラ１７、書き込みバッファ用ＲＡＭ１８、読み出しバッファ用ＲＡＭ１９が接続される。

一方、メイン・バス１２はＳＰＩ規格のバス構造であり、当該バス１２にはＳＰＩインターフェース２０を介して書き込みバッファ用、読み出しバッファ用のＢＲＡＭ１８，１９が接続されると共に、スレーブボード（図示せず）上のスレーブユニットＳ１〜Ｓ１７と接続される。

すなわち、この実施形態のＣＰＵボードは内部割り込みで各種処理を実行する。ペリフェラル１６１〜１６ｎは使用用途に対応して決定される。また、メイン・バス１２においては、スレーブボードの制御をＳＰＩバスで実現し、１０ＭＨｚで動作させている。

図２は上記ＣＰＵボードのＳＰＩバス系統を示す回路図である。図２に示すように、メイン・バス１２は各スレーブユニットＳ１〜Ｓ１７を制御バス・セレクト信号ＳＳ１〜ＳＳ１７により選択し、選択ユニットに対する制御をシリアルバス（ＳＤＯ，ＳＤＩ，ＳＣＫ）により行う。

図３は上記構成によるＣＰＵボードをＶＭＥ規格に準拠するように実現した場合の外形を示している。図３において、２１がボード本体、２２，２３がバックプレーンへのコネクタＰ１，Ｐ２、２３がオプションとしてのコネクタＰ０を示している。

この実施形態では、上記コネクタＰ１，Ｐ２のピン割り当て配置をそれぞれ図４及び図５に示すようにＶＭＥ規格から変更している。これにより、標準で提供されているＶＭＥ規格のラックに装着する際に、ラック側のマザーボードのピン割り当て配置を変更するだけで当該ＣＰＵボードを実装することができる。

したがって、上記実施形態のＣＰＵボードによれば、データバス及び制御バスの本数が大幅に削減されるため、ユーザーが使用可能なインターフェースピンの本数を増やすことができ、ピンの配置を変更しただけでＶＭＥ規格に準拠しているため、標準で提供されているＶＭＥ規格のラックのマザーボードを本ボードのピン配置に対応させるだけで利用することができる。

尚、上記実施形態はそのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせでもよい。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１１…内部バス、１２…メイン・バス、１３…ＣＰＵ、１４…フラッシュメモリ、１５…メモリ、１６１〜１６ｎ…ペリフェラル、１７…割り込みコントローラ、１８…書き込みＢＲＡＭ、１９…読み出しＢＲＡＭ、２０…ＳＰＩインターフェース、Ｓ１〜Ｓ１７…スレーブユニット、２１…ボード本体、２２，２３…コネクタ（Ｐ１，Ｐ２）、２３…オプションコネクタ（Ｐ０）。

Claims

ＣＰＵ（Central Processing unit）搭載のマスターボードをＶＭＥ（VERSAmodule Eurocard bus）規格形状とし、前記マスターボードにスレーブボード接続のインターフェースピンを備え、
前記インターフェースピンの割り当て配置を前記ＶＭＥ規格から変更し、前記マスターボードからスレーブボードへの制御をＳＰＩ（Serial Peripheral Interface）バスのみで実装してなることを特徴とするＣＰＵボード。