CN1142639A - 具有多功能可分级并行输入/输出端口的数据处理系统 - Google Patents

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Abstract

数据处理系统(20)具有多功能、可分级并行I/O端口(44)。I/O端口(44)具有多个连接到I/O终端(67，77)的I/O端口电路(55、56)，可将两种功能复接到一个终端上。每个I/O端口电路含有连接在终端的电位下拉电路(68)或电位上拉电路(78)。上拉和下拉电路可由控制寄存器(81、82)控制。每个终端(67、77)的上拉和下拉电路可个别地选择，并可使工作在被选定或未选定的I/O端口(44)的情况下。

Description

具有多功能可分级并行输入/输 出端口的数据处理系统
本发明涉及数据处理，具体涉及一种具有多功能可分级(scalable)并行输入/输出端口的数据处理系统。
一些数据处理系统是为了通用目的而设计的，并已具有广泛的应用范围。通用目的数据处理系统所需要的计算量随应用而改变。例如，如果数据处理系统具有16比特地址总线，则某些应用可能只需要8比特地址总线，而其余8比特未被使用。一个外负载电阻用以将地址引脚耦合到电源电压端子(如地线端子)，以保证引脚不悬浮，从而加电到预定的逻辑状态。因有外负载电阻，故地址引脚不能再被使用。还因外负载电阻在数据处理系统提供了附加的负载，从而增加了功耗。
许多应用场合需要大量的输入/输出(I/O)端口引脚，用于发送和接收在数据处理系统20外部诸如键盘、外存储器、数字信号处理器(DSP)、调制解调器等的信号。增加封装体的I/O引脚数目以适应对I/O端口的需求，这会增加引脚总数、封装的尺寸以及通用目的数据处理系统的成本，如上所述，许多引脚无用。
图1示出按照本发明的数据处理系统实施例的方框图。
图2示出按照本发明的图1数据处理系统的输入/输出端口部分的部分方框图和部分原理图。
总的来说，本发明提供一种数据处理系统，它具有多功能、可分级并行输入/输出(I/O)端口。I/O端口包括多个I/O端口电路，与I/O端子(或焊点(pad))相连接多功能I/O端口能够复接两种功能到一个焊点上，一种功能是I/O功能，另一种功能可以是与该焊点相连接的一种内部模块的功能。每个I/O端口电路具有一个复位/启动电路，后者包括有一个电位上拉电路或一个电位下拉电路，连接到该I/O焊点。电位上拉和下拉电路可以通过将预定逻辑状态的控制比特写入控制寄存器来进行控制。每个I/O焊点的上拉和下拉电路可以分别地选定，并可工作在选定的I/O端口或不选定的I/O端口情况下。
多功能、可分级的I/O端口有效地增加并行I/O端子的数目，而不增加含有数据处理系统的一次封装物上引脚的数目。多功能、可分级的I/O端口还能将先前只用于启动或复位的引脚重新用于其它功能。再则，因消除了外负载电阻，故功耗降低了。
当涉及信号、状态比特或类似装置时，分别应用术语“肯定”和“否定”表示逻辑“真”或逻辑“假”状态。如果逻辑“真”状态为数字逻辑电平“1”，则逻辑“假”状态为数字逻辑电平“0”；而若逻辑“真”状态为数字逻辑电平“0”，则逻辑“假”状态为数字逻辑电平“1”。术语“总线”用来意指多个信号，可以用它们来传送一种或多种类型的信息，诸如数据、地址、控制或状态信息。
参照图1、图2可对本发明作较全面的描述。图1示出按照本发明的数据处理系统20的方框图。数据处理系统20包含中央处理单元(CPU)22、定时器24、全能异步收发信机(UART)模块26、LCD控制模块28、串行外围接口(SPI)32、内部信息总线电路34、系统综合模块(SIM)40、多功能I/O端口42和44、以及I/O端口46和48。
SIM40与内部总线电路34相连接，通过内部总线电路34接收并发送到数据处理系统20的信号和接收并发送到数据处理系统20外部的电路的信号。系统存储器30经由SIM40耦合到数据处理系统20。SIM40能接收和发送到与内部总线电路34连接的任何其它模块的信号。多功能端口42和44能接收和发送到数据处理系统20外部的信号，并与内部总线电路34相连接。I/O端口46和48能接收和发送到数据处理系统20外部的信号，并与内部总线电路34相连接。端口42、44和46为多功能、可分级的并行双向I/O端口，用于接收和发送到数据处理系统20外部的信号与诸如键盘、外部存储器、数字信号处理器(DSP)、调制解调器等。I/O端口44具有双向端子，连接到内部总线电路34上，用于发送或接收标有“A10-A17/P10-P17”的信号，还具有双向端子，用于发送或接收标有“A0-A7/P0-P7”的信号，这将在图2中详细示出。在图示的实施例中，信号A0-A7代表提供给外部存储器的地址信号，而P0-P7是来自数据处理系统20的模块之一的数据信号。端口48用于将显示数据传送给LCD显示器49。I/O端口42、44、46和48可以连接到集成电路的引脚、焊点(pad)或其它类型的端子，用以发送和接收在数据处理系统20外部的信号。SIM40能接收和发送到与内部总线电路34连接的任一其它模块的信号。
CPU22连接到内部总线电路34上，可接收和发送到与内部总线电路34连接的每一其它模块的信号。CPU22通过SIM40有选择地接收和发送到数据处理系统20外部的信号。CPU通常负责接收、翻译和执行软件指令，以控制数据处理系统。UART26连接到内部总线电路34，UART26支持与外部装置异步串行通信，外部装置诸如调制解调器和以标准波特率工作的其它数据处理系统。
SPI32能接收和发送到数据处理系统20外部的信号，并经由内部总线电路34与其它模块相连。SPI是一个主/从串行外围接口，用于与诸如模/数变换器、非易失存储器装置及其它数据处理系统之类的外部装置通信。系统存储器30是与SIM40双向连接的，系统存储器30是一种常规的存储器单元，含有按行和列排列的一个静态随机存取存储器单元阵列。系统存储器30可处在数据处理系统20的外部，或是与数据处理系统20在同一块集成电路上。在图示的实施例中，系统存储器30是一个外部存储器单元。定时器24连接至内部总线电路34上，经由内部总线电路34与数据处理系统20的其它模块通信。LCD控制模块28连接到内部总线电路34上，LCD控制模块28提供控制功能，用于刷新连接到输出端口48上的LCD显示器49的荧屏。
图1所示的数据处理系统20的实施例示出微处理器系列中一种特定的微处理器。因同一系列中的微处理器具有许多不同的在板上的外围设备或模块，故图1仅示出数据处理系统20的一个实施例。数据处理系统20的另一些实施例可具有比图1所示实施例或多或少、或是不同的在板上的外围设备。
图2示出按照本发明的图1数据处理系统的I/O端口44的部分方框图和部分原理图。I/O端口44具有多个I/O端口电路55和56以及寄存器58、59、60、81和82。I/O端口电路55示出一种含有下拉电路的I/O端口电路，而I/O端口电路56示出一种含有上拉电路的I/O端口电路。I/O端口44可以含有任何数目的并行I/O端口电路，后者根据数据处理系统的要求可具有上拉电路、下拉电路或上拉与下拉电路的任一组合。I/O端口电路55含有复用器62和63、缓存器电路64、P沟道输出晶体管65、N沟道输出晶体管66和下拉电路68。下拉电路68含有电阻元件69和下拉N沟道晶体管70。I/O端口电路56含有复用器72和73、缓存器电路74、P沟道输出晶体管75、N沟道输出晶体管76和上拉电路78。上拉电路78含有P沟道晶体管80和电阻元件79。
在I/O端口电路55中，复用器62具有一个第一输入端、一个第二输入端、一个控制端和一个输出端。第一输入端标有“0”，连接至内部总线电路34，用于接收标有“A17”的信号；第二输入端标有“1”，连接到寄存器58的输出端，用于接收标有“P17”的信号；控制端标有“SEL”，连接到寄存器60的一个输出端；输出端提供一个标有“DATA7”的数据信号。复用器63具有一个第一输入端、一个第二输入端、一个控制端和一个输出端。第一输入端标有“0”，用于接收标有“TRISTATE CONTROL7”的三态控制信号；第二输入端标有“1”，连接至寄存器58的一个输入端和寄存器59的输出端；控制端标有“SEL”，连接到寄存器60的一个输出端；输出端提供一个标有“ENABLE7”的使能信号。缓存器电路64具有一个输入端，连接到复用器62输出端上，一个控制端连接至多路复用器63输出端上用以接收标有“ENABLE7”使能信号以及第一和第二输出端。缓存器电路64是一种常规的缓冲器电路。P沟道晶体管65具有连接到标有“VDD”电源电压端的一个第一电流电极(源极)、连接到缓存器电路64第一输出端的一个控制电极(栅极)和连接到I/O端子67以提供标有“A7/P7输出信号的一个第二电流电极(漏极)。N沟道晶体管66具有连接到I/O端子67的第一电流电极(漏极)、连接到缓存器电路64第二输出端的控制电极(栅极)和连接到标有“VSS”第二电源电压端的第二电流电极(源极)。电阻元件69具有连接到I/O端子67的一个第一端子以及一个第二端子。N沟道晶体管70具有连接到电阻元件69第二端子上的一个第一电源电极(漏极)、用以接收来自寄存器比特字段81中标有“PULL-DOWN CONTROL7”下拉控制信号的一个控制电极(栅极)和连接到VSS的一个第二电流电极(源极)。
在I/O端口电路56中，复用器72具有第一输入端、第二输入端、一个控制端和一个输出端。第一输入端标有“0”，连接到内部总线电路34，用于接收标有“A10”的信号；第二输入端标有“1”，连接到寄存器58的一个输出端，用于接收标有“P10”的信号；控制端标有“SEL”，连接到寄存器60的一个输出端；输出端提供一个标有“DATA0”的数据信号。复用器73具有第一输入端、第二输入端、一个控制端和一个输出端。第一输入端标有“0”，用于接收标有“TRISTATE CONTROL0”的三态控制信号；第二输入端标有“1”，连接到寄存器58的一个输入端和寄存器59的一个输出端；控制端标有“SEL”，连接到寄存器60的一个输出端；输出端提供一个标有“ENABLE0”的使能信号。缓存器电路74具有一个连接到复用器72输出端上的输入端、一个连接到复用器73输出端上用以接收标有“ENABLE0”使能信号的控制端以及第一和第二输出端。缓存器电路74是一种常规的缓存器电路。P沟道晶体管75具有连接到VDD的一个第一电流电极(源极)、连接到缓冲器电路74第一输出端的一个控制电极(栅极)和连接到I/O端77以提供标有“A0/P0”输出信号的一个第二电流电极(漏极)。N沟道晶体管76具有连接到I/O端77的第一电流电极(漏极)、连接到缓冲器电路74第二输出端的控制电极(栅极)和连接到VSS的第二电流电极(源极)。电阻元件79具有连接到I/O端77的一个第一端子以及一个第二端子。P沟道晶体管80具有连接到电阻元件79第二端子上的一个第一电流电极(漏极)、用以接收标有“PULL-UP CONTROL0”上拉控制信号的一个控制电极(栅极)和连接到VDD的一个第二电流电极(源极)。
I/O端子67和77可以是用于发送或接收信号的任何类型的输入/输出端子，诸如引脚、金属焊点等。复用器62、63、72和73是常规的复用器电路。三态控制信号可以由一个系统控制寄存器(未示出)或其它的控制装置提供。
多功能I/O端口44可以将两种功能复接到一个焊点或引脚上，一种功能是I/O功能，另一种功能可以是连接到诸如UART26或SPI 32之类引线端的内部模块功能。例如，在图示的实施例中，I/O端口44可以对地址操作方式时来自内部总线34的地址信息和I/O操作方式下来自UART的I/O信息作出复接。I/O端口44的每一个I/O端口电路可以具有各别连接到其I/O端子的上拉电路或下拉电路。通过将逻辑高控制比特写入上拉寄存器比特字段82来启动上拉电路78；而通过将逻辑高控制比特写入下拉寄存器比特字段81来启动下拉电路81。每个焊点的上拉和下拉电路能够分别地选定，并可工作在选定的I/O端口或未选定的I/O端口情况下。
下拉电路68和上拉电路78的功能是将I/O端子67和77设置于一个预定的逻辑状态，以免当数据处理系统20启动或复位时它们的电位悬浮。这样可确保与外部装置的协调性，可保证诸如连接到I/O端口44上的存储器之类的外部装置在数据处理系统20启动时接收到一个已知逻辑状态。下拉电路68和上拉电路78消除了外部连接下拉和上拉电阻的需要，仍然容许数据处理系统20启动或复位，使所选择的焊点为预定的逻辑状态。如有必要，在复位时可以将I/O端口42和I/O端口44选择为输择入端口，以防止与下拉和上拉电路竞争。在启动或复位之后，I/O端口42和44可以配置为并行输入信号或输出信号使用。
方向寄存器比特字段59包括有比特0-7。请注意，在每一寄存器比特字段中的比特数对应于I/O端口44中的并行I/O端子数目。在其它一些实施例中，I/O端子的数目可能是不同的，这对描述本发明并不重要。方向寄存器比特字段59控制输出端67和77上数据流的方向，当方向寄存器比特字段59中各比特均置位于逻辑“高”状态时，数据寄存器比特字段58来的各相应数据位提供给对应的I/O端子；当方向寄存器比特字段59中各位为逻辑“低”时，相应的I/O端子接收来自外部装置的数据。在复位时，方向寄存器比特字段59的比特0-7均为逻辑“低”。
选择寄存器比特字段60包括有比特0-7，选择寄存器比特字段60控制提供给I/O终端的源数据。当选择寄存器比特字段60的各比特为逻辑“低”且I/O终端起输出终端作用时，信号A10-A17提供给I/O终端；当选择寄存器比特字段60的各比特为逻辑“高”且I/O终端起输出终端作用时，信号P10-P17提供给I/O终端。在复位后，选择寄存器比特字段中的比特0-7均复位为逻辑“高”。
数据寄存器比特字段58包括有比特0-7，数据寄存器比特字段58是一种常规的通用读/写寄存器，并且当方向寄存器比特字段59和选择寄存器比特字段60中相应各位均设置于逻辑“高”状态时，它存储提供给输出终端67和77的数据。当方向寄存器比特字段59中相应各位为逻辑“高”而选择寄存器比特字段60中相应各位为逻辑“低”时，数据寄存器比特字段58存储从输出终端上接收到的数据。在复位后，数据寄存器比特字段复位为逻辑“低”。
作为一个例子，在地址操作方式期间，I/O端口电路55配置为一个输出端口。方向寄存器比特字段59的比特7是“不关心”(“don’t care”)，选择寄存器比特字段60的比特7为逻辑“低”，数据寄存器比特字段58的逻辑状态“不关心”，地址信号A17为逻辑“高”，这时地址信号A17提供给复用器62的“0”输入端，逻辑“高”信号DATA 7提供给缓存器电路64。选择寄存器比特字段59中逻辑“低”的比特7使复用器62和63“0”输入端的逻辑分别地提供给复用器62和63输出端。TRISTATECONTROL 7(三态控制7)为逻辑“高”时，将形成一个逻辑“高”的使能信号ENABLE 7，它启动缓存器电路64。从缓存器电路64来的一个逻辑“低”的输出信号使P沟道晶体管65导通，N使沟道晶体管66不导通，将一个逻辑“高”的输出地址信号A7驱动至I/O终端67。下拉寄存器比特字段81的比特7为逻辑“低”，使N沟道晶体管70实质上不导通，使下拉电路68不能工作。
按照上文描述的地址操作方式，对于I/O端口电路56来说，除了由寄存器58、59和60的比特0而不是比特7控制数据流之外，其作用与I/O端口电路55相同。此外，I/O端口电路56包括一个上拉电路，而不是另一实施例端口44中的下拉电路。典型情况是，I/O端口或含有上拉电路，或含有下拉电路，它们与端口中的每个并行I/O终端相连接。
如果I/O端口电路55配置为I/O操作方式的输出端口，则方向寄存器比特字段59的比特7为逻辑“高”，选择寄存器比特字段的比特7为逻辑“高”，数据寄存器比特字段58中比特7的逻辑状态为逻辑“高”，地址信号A17的逻辑状态“不注意”。方向寄存器比特字段59中逻辑“高”的比特7使数据寄存器比特字段58处于“读”方式。假设信号P17为逻辑“高”，并从数据寄存器比特字段58读到复用器62的“1”输入端，则信号DATA 7的逻辑状态对应于信号P17的逻辑状态，并提供给缓存器电路64。选择寄存器比特字段59中逻辑高的比特7使复用器63提供一个逻辑“高”的使能信号ENABLE 7，启动缓存器电路64。来自缓存器电路64的输出信号使P沟道晶体管65导通，使N沟道晶体管66基本上不导通，将一个逻辑“高”的输出信号驱动给I/O终端67。下拉寄存器比特字段81的比特7为逻辑低，使N沟道场效应管70基本上不导通。
如果I/O端口电路配置为一个输入端口，则三态控制信号TRISTATE CONTROL 7为逻辑“低”，选择寄存器比特字段60的比特7为逻辑“低”。逻辑“低”的三态控制信号TRISTATECONTROL7使缓存器电路64不能工作，并使P沟道晶体管65和N沟道晶体管66基本上不导通。下拉寄存器比特字段的比特7为逻辑“低”，N沟道晶体管70不导通。方向寄存器比特字段59的比特7为逻辑“低”，使数据寄存器比特字段58的比特7成为写入方式，将提供给I/O终端67的数据信号的逻辑状态写入数据寄存器比特字段58的比特7。
在启动时，或在复位期间，如果I/O端口电路55的I/O终端67要进入逻辑“低”，则至少在初始时选择寄存器比特字段60的比特7为逻辑“低”，而三态控制信号TRISTATE CONTROL 7被断定为逻辑“低”。由复用器63提供的使能信号ENABLE 7使缓存器电路64不能工作。P沟道晶体管65和N沟道晶体管66基本上都不导通。下拉寄存器比特字段81的比特7为逻辑“高”，使N沟道晶体管70导通，流过电阻元件69的电流使I/O终端67上的电压降低为逻辑“低”电平。
当I/O终端77被复位为逻辑“高”时，选择寄存器比持字段60的比特0为逻辑低，三态控制信号TRISTATE CONTROL0被断定为逻辑“低”。由复用器73提供的使能信号ENABLE 0使缓存器电路74不能工作。P沟道晶体管75和N沟道晶体管76基本上都不导通。上拉寄存器比特字段82的比特0为逻辑低，使P沟道晶体管80导通，流过电阻元件79的电流使I/O终端77上的电压升高为逻辑“高”电平。
多功能可分级I/O端口有效地增加了并行I/O终端的数目，而不增加数据处理系统封装外壳上的引脚数目。另外，多功能可分级的I/O端口可将先前仅用于启动或复位的引脚重新用于其它功能。此外，因为消除了外部负载电阻，所以降低了功耗。
上文以优选实施例描述了本发明，但本领域的技术人员清楚，可在很多方面修改本发明，也可以设想许多实施方案，而不限于上文具体提出并描述了的实施例。例如，I/O端口44可以配置得利用增加附加控制比特和复用器输入端来复接两个以上的功能。据此，所附权利要求书意旨覆盖落在本发明精神实质和范围内的各种修改。

Claims (10)

1.一种具有多功能输入/输出端口(44)的数据处理系统(20)，该多功能输入/输出端口(44)具有多个输入/输出端口电路(56)，其特征在于，每个输入/输出端口电路(56)包括：
一个复用器(72)，具有第一输入端，用以接收第一数据信号；第二输入端，用以接收第二数据信号；一个控制端，用以接收选择信号；以及一个输出端；
一个缓存器电路，具有一个输入端，连接到复用器(72)输出端；一个控制端，用以接收使能信号；以及一个输出端；
一个输入/输出终端(77)，连接到缓存器电路(74)的输出端；
一个电位上拉电路(78)，它连接到输入/输出终端(77)，响应上拉控制信号，增高输入/输出终端(77)上的电压。
2.权利要求1的数据处理系统(20)，其特征在于，使输入/输出端口电路呈现三态的装置。
3.权利要求1的数据处理系统(20)，其特征在于，第二复用器(73)具有一个第一输入端，用以接收三态控制信号；一个第二输入端，用以接收控制信号的以及一个输出端连接到缓存电路(74)控制端上。
4.权利要求3的数据处理系统(20)，其特征在于，一个方向寄存器(59)，具有一个方向比特字段，该方向比特字段的每一个比特具有一个输入端，连接到总线上用以接收方向控制信号；以及一个输出端，连接到第二复用器(73)第二输入端上。
5.权利要求1的数据处理系统(20)，其特征在于，一个数据寄存器具有一个数据比特字段，该数据比特字段(58)的每个比特具有一个输出端，连接到多个输入/输出端口电路中相应一个第二输入端上，一个第一输入端，连接至总线；以及一个第二输入端，连接至输入/输出端。
6.一种具有多功能输入/输出端口(44)的数据处理系统(20)，该多功能输入/输出端口(44)具有多个输入/输出端口电路(55)，其特征在于，每个输入/输出端口电路(55)包括：
一个复用器(62)，具有第一输入端，用以接收第一数据信号；第二输入端，用以接收第二数据信号；一个控制端，用以接收选择信号；以及一个输出端；
一个缓存器电路(64)，具有一个输入端，连接到多路复用器(62)输出端；一个控制端，用以接收使能信号；以及一个输出端；
一个输入/输出终端(67)，连接到缓存电路(64)输出端；
一个下拉电路(68)，该下拉电路(68)连接至输入/输出终端(67)，响应下拉控制信号，降低输入/输出终端(67)上的电压。
7.权利要求6的数据处理系统(20)，其特征在于，下拉电路包括一个晶体管，该晶体管具有第一电流电极，连接到输入/输出终端(67)；一个控制电极，用以接收下拉控制信号；以及一个第二电流电极，连接到电源电压端。
8.权利要求7的数据处理系统(20)，其特征在于，多个输入/输出端口电路中的每个下拉电路均连接到一个寄存器比特字段的一个比特上。
9.一种具有多功能、可分级输入/输出端口(44)的数据处理系统(20)，该多功能输入/输出端口(44)包括多个输入/输出端口电路(55)，其特征在于，每个输入/输出端口电路包括：
一个第一复用器(62)，具有一个第一输入端，用以接收第一数据信号；一个第二输入端，用以接收第二数据信号；一个控制端，用以接收选择信号；以及一个输出端；
一个第二复用器(63)，具有一个第一输入端，用以接收三态控制信号；一个第二输入端，连接至方向寄存器比特字段(59)；一个控制端，用以接收选择信号；以及一个输出端，用于提供使能信号。
一个缓存器电路(64)，具有一个输入端，连接至第一复用器(62)输出端；一个控制端，连接至第二复用器(63)输出端上，用以接收使能信号；以及一个输出端；
一个输入/输出终端(67)，连接到缓存器电路(64)输出端；
一个复位/启动电路(68)，它连接到输入/输出终端(67)，响应复位/启动控制信号，将输入/输出终端(67)上的电压设置于一个预定的逻辑状态。
10.权利要求8的数据处理系统(20)，其特征在于，包括一个数据寄存器(58)，具有一个数据比特字段，该数据比特字段的每个比特具有第一输出端，连接到多个输入/输出端口电路内第一复用器中相应一个第二输入端上；一个第一输入端，连接到总线的该数据寄存器；以及一个第二输入端，连接到输入/输出终端(77)的该数据寄存器。
CNB961058935A 1995-05-15 1996-05-14 具有多功能可分级并行输入/输出端口的数据处理系统 Expired - Fee Related CN1145871C (zh)

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