JPH02284229A - マイクロプロセッサの状態記憶装置 - Google Patents
マイクロプロセッサの状態記憶装置Info
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- JPH02284229A JPH02284229A JP1106254A JP10625489A JPH02284229A JP H02284229 A JPH02284229 A JP H02284229A JP 1106254 A JP1106254 A JP 1106254A JP 10625489 A JP10625489 A JP 10625489A JP H02284229 A JPH02284229 A JP H02284229A
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- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特にマイクロプロセッサ
の状態記憶装置に関する。
の状態記憶装置に関する。
一般に、マイクロプロセッサの状態記憶装置は、複数の
制御情報レジスタを有し、それぞれ固有の制御情報を持
っている。
制御情報レジスタを有し、それぞれ固有の制御情報を持
っている。
従来、状態記憶装置を設定するための固有なデータであ
るマイクロプロセッサの制御ワードには、ビット毎に１
つの制御情報レジスタを割り付けているので複数の制御
情報を同時に設定することができる。
るマイクロプロセッサの制御ワードには、ビット毎に１
つの制御情報レジスタを割り付けているので複数の制御
情報を同時に設定することができる。
第６図にマイクロプロセッサの状態記憶装置に仮想モー
ド・フラグとキャッシュ・イネーブル・フラグの制御情
報レジスタを構成し、各フラグへの制御情報ワードへの
割り付は図を示す、仮想モード・フラグは、マイクロプ
ロセッサの実アドレス・モードと、仮想記憶機能を持つ
仮想アドレス・モードを切り換えるためのフラグであり
、制御ワードの第３ビツトに割り付ける。また、キャッ
シュ・イネーブル・フラグはマイクロプロセッサの内部
キャッシュ・メモリを動作させるか、させないかを切り
換えるフラグであり、制御ワードの第２ビツトに割り付
ける。制御ワードが８ビツトであるので最大８種類の制
御情報レジスタを割り付けることができる。マイクロフ
ロセッサの使用者がキャッシュ・イネーブル・フラグを
書き換える場合は、状態記憶装置から読み出した制御ワ
ードを、論理積演算などにより、第２ビツトを書き換え
て、状態記憶装置に書き込むための制御ワードに値を設
定することによりキャッシュ・イネーブル・フラグを書
き換えることができる。
ド・フラグとキャッシュ・イネーブル・フラグの制御情
報レジスタを構成し、各フラグへの制御情報ワードへの
割り付は図を示す、仮想モード・フラグは、マイクロプ
ロセッサの実アドレス・モードと、仮想記憶機能を持つ
仮想アドレス・モードを切り換えるためのフラグであり
、制御ワードの第３ビツトに割り付ける。また、キャッ
シュ・イネーブル・フラグはマイクロプロセッサの内部
キャッシュ・メモリを動作させるか、させないかを切り
換えるフラグであり、制御ワードの第２ビツトに割り付
ける。制御ワードが８ビツトであるので最大８種類の制
御情報レジスタを割り付けることができる。マイクロフ
ロセッサの使用者がキャッシュ・イネーブル・フラグを
書き換える場合は、状態記憶装置から読み出した制御ワ
ードを、論理積演算などにより、第２ビツトを書き換え
て、状態記憶装置に書き込むための制御ワードに値を設
定することによりキャッシュ・イネーブル・フラグを書
き換えることができる。
第５図に従来例のマイクコプロセッサの状態記憶装置の
回路図を示す。キャッシュ・イネーブル・フラグに対応
する制御情報レジスタ（３０１）への書き込み動作は、
セットしたい値を制御ワードに設定することによりＤＡ
ＴＡ＜２＞ （３０７）を通り、書き込み信号ＲＥＧＷ
Ｒ（３０２）をアクティブからインアクティブにするこ
とで値を保持することができる。キャッシュ・イネーブ
ル信号（３０８）には制御情報レジスタ（３０１）に設
定した値が常に出力されている。初期設定回路（３０４
）は、リセット信号ＩＲＥＳＥＴ （３０５）によって
制御情報レジスタ（３０１）の初期値をＯＦＦ状態にし
ている。読み出し回路（３０６）は、読み出し信号ＲＥ
ＧＲＤ （３０３）により制御情報レジスタ（３０１）
の値をＤＡＴＡ＜２＞（３０７）に出力することにより
制御ワードに値が入る。同時に、仮想モード・フラグに
も値を設定することができる。この場合は、ＤＡＴＡ＜
３＞（３０７）を使用して、制御情報レジスタ（３１１
）に値を設定する。
回路図を示す。キャッシュ・イネーブル・フラグに対応
する制御情報レジスタ（３０１）への書き込み動作は、
セットしたい値を制御ワードに設定することによりＤＡ
ＴＡ＜２＞ （３０７）を通り、書き込み信号ＲＥＧＷ
Ｒ（３０２）をアクティブからインアクティブにするこ
とで値を保持することができる。キャッシュ・イネーブ
ル信号（３０８）には制御情報レジスタ（３０１）に設
定した値が常に出力されている。初期設定回路（３０４
）は、リセット信号ＩＲＥＳＥＴ （３０５）によって
制御情報レジスタ（３０１）の初期値をＯＦＦ状態にし
ている。読み出し回路（３０６）は、読み出し信号ＲＥ
ＧＲＤ （３０３）により制御情報レジスタ（３０１）
の値をＤＡＴＡ＜２＞（３０７）に出力することにより
制御ワードに値が入る。同時に、仮想モード・フラグに
も値を設定することができる。この場合は、ＤＡＴＡ＜
３＞（３０７）を使用して、制御情報レジスタ（３１１
）に値を設定する。
上述した従来のマイクコプロセッサの状態記憶装置は、
制御情報レジスタがシステム自体を制御する制御情報や
、マイクロフロセッサの動作状態を示すフラグの集りな
どが割り、当てであるものが主であり、誤った設定を行
なった場合にシステムの誤動作を引き起こしたり、シス
テムを破壊させる可能性があるという欠点がある。
制御情報レジスタがシステム自体を制御する制御情報や
、マイクロフロセッサの動作状態を示すフラグの集りな
どが割り、当てであるものが主であり、誤った設定を行
なった場合にシステムの誤動作を引き起こしたり、シス
テムを破壊させる可能性があるという欠点がある。
第６図の従来例では、第２ビツトのキャッシュ・イネー
ブル・フラグだけを書き換えるつもりが、第３ビツトの
仮想モード・フラグも書き換えてしまった場合、プ四グ
ラムの暴走を引き起こしてしまう。
ブル・フラグだけを書き換えるつもりが、第３ビツトの
仮想モード・フラグも書き換えてしまった場合、プ四グ
ラムの暴走を引き起こしてしまう。
本発明のマイクコフロセッサの状態記憶装置は、制御情
報レジスタをＯＮ状態にするために制御ワードのビット
・パターンをデコードするＯＮデコーダ回路と、制御情
報レジスタをＯＦＦ状態にするために制御ワードのビッ
ト・パターンをデコードするＯＦＦデコーダ回路をそれ
ぞれ複数組布している。
報レジスタをＯＮ状態にするために制御ワードのビット
・パターンをデコードするＯＮデコーダ回路と、制御情
報レジスタをＯＦＦ状態にするために制御ワードのビッ
ト・パターンをデコードするＯＦＦデコーダ回路をそれ
ぞれ複数組布している。
すなわち、従来のマイクロプロセッサの状態記憶装置は
、制御ワードのビット毎に１つの制御情報を割り付けて
、複数の制御情報を同時に設定することに対し、本発明
では、１つの制御情報レジスタに対し制御ワードに複数
ビットから成るビット・パターンを割り付けることによ
り、制御情報レジスタをＯＮ状態またはＯＦＦ状態に設
定している。
、制御ワードのビット毎に１つの制御情報を割り付けて
、複数の制御情報を同時に設定することに対し、本発明
では、１つの制御情報レジスタに対し制御ワードに複数
ビットから成るビット・パターンを割り付けることによ
り、制御情報レジスタをＯＮ状態またはＯＦＦ状態に設
定している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例におけるマイクロフロセッサ
の状態記憶装置を構成する回路図である。
の状態記憶装置を構成する回路図である。
本実施例は、制御情報レジスタと、ＯＮデコーダ回路と
、ＯＦＦデコーダ回路と、初期設定回路と、読み出し回
路からなる。キャッシュ・イネーブル・フラグに対応す
る制御情報レジスタ（１０１）と仮想モード・フラグに
対応する制御情報レジスタ（１１１）は、Ｒ−Ｓフリッ
プ・フロップで構成する。まず、キャッシュ・イネーブ
ル・フラグの場合について説明する。ＯＮデコーダ回路
（１０２）は、書き込み信号ＲＥＧＷＲ（１０４）がア
クティブにおいて、ビット・パターン“０１１００１０
１”をデコードする。ＯＦＦデコーダ回路（１０３）は
、書き込み信号ＲＥＧＷＲ（１０４）がアクティブにお
いて、ビット・パターン″１００１００００”をデコー
ドする。初期設定回路（１０６）は、リセット信号ＩＲ
ＥＳＥＴ （１０７）によって制御情報レジスタの初期
値をＯＦＦ状悪にしている。読み出し回路（１０８）は
、読み出し信号ＲＥＧＲＤ （１０５）により、制御情
報レジスタ（１０１）の制御情報をＤＡＴＡ＜２＞（１
０９）を通り、制御情報ワードの第２ビツトに設定され
る。同様に、仮想モード・フラグについて説明する。Ｏ
Ｎデコーダ回路（１１２）は、書き込み信号ＲＥＧＷＲ
（１０４）がアクティブにおいて、ビット・パターン“
１１１０１０１１”をデコードする。ＯＦＦデコーダ回
路（１１３）は、書き込み信号ＲＥＧＷＲ（１０４）が
アクティブにおいて、ビット・パターン“０１０１００
００”をデコードする。初期設定回路（１１６）は、リ
セット信号ＩＲＥＳＥＴ （１０７）によって制御情報
レジスタの初期値を○ＦＦ状態にしている。読み出し回
路（１１８）は、読み出し信号ＲＥＧＲＤ （ｌ Ｏ５
）により、制御情報レジスタ（１１１）の制御情報をＤ
ＡＴＡ＜３＞ （１０９）を通り、制御情報ワードの第
３ビツトに設定される。
、ＯＦＦデコーダ回路と、初期設定回路と、読み出し回
路からなる。キャッシュ・イネーブル・フラグに対応す
る制御情報レジスタ（１０１）と仮想モード・フラグに
対応する制御情報レジスタ（１１１）は、Ｒ−Ｓフリッ
プ・フロップで構成する。まず、キャッシュ・イネーブ
ル・フラグの場合について説明する。ＯＮデコーダ回路
（１０２）は、書き込み信号ＲＥＧＷＲ（１０４）がア
クティブにおいて、ビット・パターン“０１１００１０
１”をデコードする。ＯＦＦデコーダ回路（１０３）は
、書き込み信号ＲＥＧＷＲ（１０４）がアクティブにお
いて、ビット・パターン″１００１００００”をデコー
ドする。初期設定回路（１０６）は、リセット信号ＩＲ
ＥＳＥＴ （１０７）によって制御情報レジスタの初期
値をＯＦＦ状悪にしている。読み出し回路（１０８）は
、読み出し信号ＲＥＧＲＤ （１０５）により、制御情
報レジスタ（１０１）の制御情報をＤＡＴＡ＜２＞（１
０９）を通り、制御情報ワードの第２ビツトに設定され
る。同様に、仮想モード・フラグについて説明する。Ｏ
Ｎデコーダ回路（１１２）は、書き込み信号ＲＥＧＷＲ
（１０４）がアクティブにおいて、ビット・パターン“
１１１０１０１１”をデコードする。ＯＦＦデコーダ回
路（１１３）は、書き込み信号ＲＥＧＷＲ（１０４）が
アクティブにおいて、ビット・パターン“０１０１００
００”をデコードする。初期設定回路（１１６）は、リ
セット信号ＩＲＥＳＥＴ （１０７）によって制御情報
レジスタの初期値を○ＦＦ状態にしている。読み出し回
路（１１８）は、読み出し信号ＲＥＧＲＤ （ｌ Ｏ５
）により、制御情報レジスタ（１１１）の制御情報をＤ
ＡＴＡ＜３＞ （１０９）を通り、制御情報ワードの第
３ビツトに設定される。
第２図に本実施例を用いたマイクロプロセッサの状態記
憶装置における制御ワードへの制御情報の割り付は図を
示す。キャッシュ・イネーブル・フラグの制御情報レジ
スタに設定するビット・パターンは、制御ワードに“０
１１００１０１″を指定した時に制御情報レジスタをＯ
Ｎ状態に設定し、制御ワードに“１００１００００”を
指定した時に制御情報レジスタをＯＦＦ状態に設定する
。
憶装置における制御ワードへの制御情報の割り付は図を
示す。キャッシュ・イネーブル・フラグの制御情報レジ
スタに設定するビット・パターンは、制御ワードに“０
１１００１０１″を指定した時に制御情報レジスタをＯ
Ｎ状態に設定し、制御ワードに“１００１００００”を
指定した時に制御情報レジスタをＯＦＦ状態に設定する
。
仮想モード・フラグの制御情報レジスタに設定するビッ
ト・パターンは、制御ワードに“１１１０１０１１”を
指定した時に制御情報レジスタをＯＮ状態に設定し、制
御ワードに０１０１００００”を指定した時にに制御情
報レジスタをＯＦ’Ｆ状態に設定する。その他のビット
・パターンを指定した時は全ての制御情報レジスタを変
化させないで前の状態を保持する。
ト・パターンは、制御ワードに“１１１０１０１１”を
指定した時に制御情報レジスタをＯＮ状態に設定し、制
御ワードに０１０１００００”を指定した時にに制御情
報レジスタをＯＦ’Ｆ状態に設定する。その他のビット
・パターンを指定した時は全ての制御情報レジスタを変
化させないで前の状態を保持する。
次に、制御情報レジスタへの書き込み動作について説明
する。制御ワードのビット・パターンはそのままＤＡＴ
Ａ＜７−０＞ （１０９）を値が通り、キャッシュ・イ
ネーブル・フラグのＯＮデコーダ回路とＯＦＦデコーダ
回路と仮想モード・フラグのＯＮデコーダ回路とＯＦＦ
デコーダ回路、それぞれに渡される。ビット・パターン
が“０１１００１０１″の場合、キャッシュ・イネーブ
ル・フラグのＯＮデコーダ回路（１０２）でデコードさ
れ、書き込み信号ＲＥＧＷＲ（１０４）のタイミングで
制御情報レジスタであるＲ−Ｓフリップ・ロッゾ（１０
１）をセットすることにより、キャッシュ・イネーブル
信号（１００）をＯＮ状態に設定する。ビット・パター
ンが“００１００１０１”の場合、４つのデコーダ回路
で選択されない為に２つの制御情報レジスタを変化させ
ることなくキャッシュ・イネーブル・フラグと仮想モー
ド・フラグは前の状態を維持する。
する。制御ワードのビット・パターンはそのままＤＡＴ
Ａ＜７−０＞ （１０９）を値が通り、キャッシュ・イ
ネーブル・フラグのＯＮデコーダ回路とＯＦＦデコーダ
回路と仮想モード・フラグのＯＮデコーダ回路とＯＦＦ
デコーダ回路、それぞれに渡される。ビット・パターン
が“０１１００１０１″の場合、キャッシュ・イネーブ
ル・フラグのＯＮデコーダ回路（１０２）でデコードさ
れ、書き込み信号ＲＥＧＷＲ（１０４）のタイミングで
制御情報レジスタであるＲ−Ｓフリップ・ロッゾ（１０
１）をセットすることにより、キャッシュ・イネーブル
信号（１００）をＯＮ状態に設定する。ビット・パター
ンが“００１００１０１”の場合、４つのデコーダ回路
で選択されない為に２つの制御情報レジスタを変化させ
ることなくキャッシュ・イネーブル・フラグと仮想モー
ド・フラグは前の状態を維持する。
第３図は本発明の他の実施例におけるマイクロプロセッ
サの状態記憶装置を構成する回路図である。本実施例は
、制御情報レジスタと、ＯＮデコーダ回路と、ＯＦＦデ
コーダ回路と、初期設定回路と、読み出し回路から構成
する。実施例１では、４つのデコーダ回路の全てが同じ
８ビツトのビット・パターンをデコードすることに対し
、本実施例は制御情報レジスタ毎に違う２ビツトのビッ
ト・パターンをデコードする。キャッシュ・イネーブル
・フラグに対応する制御情報レジスタ（２０１）と仮想
モード・フラグに対応する制御情報レジスタ（２１１）
は、Ｒ−Ｓフリップ・フロップで構成する。まず、キャ
ッシュ・イネーブル・フラグの場合について説明する。
サの状態記憶装置を構成する回路図である。本実施例は
、制御情報レジスタと、ＯＮデコーダ回路と、ＯＦＦデ
コーダ回路と、初期設定回路と、読み出し回路から構成
する。実施例１では、４つのデコーダ回路の全てが同じ
８ビツトのビット・パターンをデコードすることに対し
、本実施例は制御情報レジスタ毎に違う２ビツトのビッ
ト・パターンをデコードする。キャッシュ・イネーブル
・フラグに対応する制御情報レジスタ（２０１）と仮想
モード・フラグに対応する制御情報レジスタ（２１１）
は、Ｒ−Ｓフリップ・フロップで構成する。まず、キャ
ッシュ・イネーブル・フラグの場合について説明する。
ＯＮデコーダ回路（２０２）は、書き込み信号ＲＥＧＷ
Ｒ（２０４）が７クデイブにおいて、ＤＡＴＡ＜１−〇
〉が“０１′であるビット・パターンをデコードする。
Ｒ（２０４）が７クデイブにおいて、ＤＡＴＡ＜１−〇
〉が“０１′であるビット・パターンをデコードする。
ＯＦＦデコーダ回路（２０３）は、書き込み信号ＲＥＧ
ＷＲ（２０４）がアクティブにおいて、ＤＡＴＡ＜１−
０＞が“１０”であるビット・パターンをデコ−ドする
。初期設定回路（２０６）は、リセット信号Ｉ’ＲＥＳ
ＥＴ（２０７）によって制御情報レジスタの初期値をＯ
ＦＦ状態にしている。。同時に、仮想モード・フラグの
場合について説明する。ＯＮデコーダ回路（２１２）は
、書き込み信号ＲＥＧＷＲ（２０４）がアクティブにお
いて、ＤＡＴＡ＜３−２＞が“０１”であるビット・パ
ターンをデコードする。
ＷＲ（２０４）がアクティブにおいて、ＤＡＴＡ＜１−
０＞が“１０”であるビット・パターンをデコ−ドする
。初期設定回路（２０６）は、リセット信号Ｉ’ＲＥＳ
ＥＴ（２０７）によって制御情報レジスタの初期値をＯ
ＦＦ状態にしている。。同時に、仮想モード・フラグの
場合について説明する。ＯＮデコーダ回路（２１２）は
、書き込み信号ＲＥＧＷＲ（２０４）がアクティブにお
いて、ＤＡＴＡ＜３−２＞が“０１”であるビット・パ
ターンをデコードする。
ＯＦＦデコーダ回路（２１３）は、書き込み信号ＲＥＧ
ＷＲ（２０４）がアクティブにおいて、ＤＡＴＡ＜３−
２＞が“１０″であるビット・パターンをデコードする
。
ＷＲ（２０４）がアクティブにおいて、ＤＡＴＡ＜３−
２＞が“１０″であるビット・パターンをデコードする
。
第４図に本実施例を用いたマイクロプロセッサの状態記
憶装置における制御ワードへの制御情報の割り付は図を
示す。キャッシュ・イネーブル・フラグの制御情報レジ
スタに書き込む場合の書き込みパターンは、制御ワード
に“ｘｘｘｘｘｘ。
憶装置における制御ワードへの制御情報の割り付は図を
示す。キャッシュ・イネーブル・フラグの制御情報レジ
スタに書き込む場合の書き込みパターンは、制御ワード
に“ｘｘｘｘｘｘ。
１”を指定した時に制御情報レジスタをＯＮ状態に設定
し、制御ワードに”ＸＸＸＸＸＸ１０”を指定した時に
制御情報レジスタをＯＦＦ状態に設定する。仮想モード
・フラグの制御情報レジスタに書き込む場合の書き込み
パターンは、制御ワードに“ＸＸＸＸ０ ＩＸＸ”を指
定した時に制御情報レジスタをＯＮ状態に設定し、制御
ワードに’ＸＸＸＸ１０ＸＸ″を指定した時に制御情報
レジスタをＯＦＦ状態に設定する。キャッシュ・イネー
ブル・フラグの制御情報レジスタと仮想モード・フラグ
の制御情報レジスタに書き込む場合の書き込みパターン
は、制御ワードに“ｘｘｘｘ。
し、制御ワードに”ＸＸＸＸＸＸ１０”を指定した時に
制御情報レジスタをＯＦＦ状態に設定する。仮想モード
・フラグの制御情報レジスタに書き込む場合の書き込み
パターンは、制御ワードに“ＸＸＸＸ０ ＩＸＸ”を指
定した時に制御情報レジスタをＯＮ状態に設定し、制御
ワードに’ＸＸＸＸ１０ＸＸ″を指定した時に制御情報
レジスタをＯＦＦ状態に設定する。キャッシュ・イネー
ブル・フラグの制御情報レジスタと仮想モード・フラグ
の制御情報レジスタに書き込む場合の書き込みパターン
は、制御ワードに“ｘｘｘｘ。
１０１″を指定した時には両方の制御情報レジスタをＯ
Ｎ状態に設定し、制御ワードに“ｘｘｘｘ１０１０″を
指定した時には両方の制御情報レジスタをＯＦＦ状態に
設定し、制御ワードに“ＸＸＸＸ０ＩＩＯ″を指定した
時にはキャッシュ・イネーブル・フラグの制御情報レジ
スタをＯＦＦ状態に設定して仮想モード・フラグの制御
情報レジスタをＯＮ状態に設定し、制御ワードに“ＸＸ
ＸＸＩ ＯＯ１”を指定した時にはキャッシュ・イネー
ブル・フラグの制御情報レジスタをＯＮ状態に設定して
仮想モード・フラグの制御情報レジスタをＯＦＦ状態に
設定する。その他の書き込みパターンを指定した時は制
御情報レジスタを変化させないで前の状態を保持する。
Ｎ状態に設定し、制御ワードに“ｘｘｘｘ１０１０″を
指定した時には両方の制御情報レジスタをＯＦＦ状態に
設定し、制御ワードに“ＸＸＸＸ０ＩＩＯ″を指定した
時にはキャッシュ・イネーブル・フラグの制御情報レジ
スタをＯＦＦ状態に設定して仮想モード・フラグの制御
情報レジスタをＯＮ状態に設定し、制御ワードに“ＸＸ
ＸＸＩ ＯＯ１”を指定した時にはキャッシュ・イネー
ブル・フラグの制御情報レジスタをＯＮ状態に設定して
仮想モード・フラグの制御情報レジスタをＯＦＦ状態に
設定する。その他の書き込みパターンを指定した時は制
御情報レジスタを変化させないで前の状態を保持する。
第１図の実施例では、制御ワードの全ビットを使用し制
御ワードに与えたビットパターンにより制御情報レジス
タをＯＮ状態またはＯＦＦ状態に設定する。従って、１
回の制御ワードへの設定で１つの制御情報レジスタを書
き換える。本実施例では、制御ワードを２ビツト毎に区
切り、同時に複数制御情報レジスタのＯＮ状態またはＯ
ＦＦ状態の設定ができる。
御ワードに与えたビットパターンにより制御情報レジス
タをＯＮ状態またはＯＦＦ状態に設定する。従って、１
回の制御ワードへの設定で１つの制御情報レジスタを書
き換える。本実施例では、制御ワードを２ビツト毎に区
切り、同時に複数制御情報レジスタのＯＮ状態またはＯ
ＦＦ状態の設定ができる。
次に制御情報レジスタへの書き込み動作について説明す
る。制御ワードのビット・パターンはそのままＤＡＴＡ
＜７−０＞ （２０９）を値が通り、ＤＡＴＡ＜１−０
＞は、キャッシュ・イネーブル・フラグのＯＮデコーダ
回路とＯＦＦデコーダ回路に渡され、ＤＡＴＡ＜３−２
＞は、仮想モード・フラグのＯＮデコーダ回路とＯＦＦ
デコーダ回路に渡される。ビット・パターンが“ｘｘｘ
ｘ。
る。制御ワードのビット・パターンはそのままＤＡＴＡ
＜７−０＞ （２０９）を値が通り、ＤＡＴＡ＜１−０
＞は、キャッシュ・イネーブル・フラグのＯＮデコーダ
回路とＯＦＦデコーダ回路に渡され、ＤＡＴＡ＜３−２
＞は、仮想モード・フラグのＯＮデコーダ回路とＯＦＦ
デコーダ回路に渡される。ビット・パターンが“ｘｘｘ
ｘ。
１０１”の場合、キャッシュ・イネーブル・フラグのＯ
Ｎデコーダ回路（２０２）と仮想モード・フラグのＯＮ
デコーダ回路（２１２）でデコードされ、書き込み信号
ＲＥＧＷＲ（２０４）のタイミングで２つの制御情報レ
ジスタであるＲ−Ｓクリップ・フロップ（２０１，２１
１）をセットすることにより、キャッシュ・イネーブル
信号（２００）と仮想モード信号（２１０）をそれぞれ
ＯＮ状態に設定する。ビット・パターンが“ｘｘｘｘｏ
ｏ 。
Ｎデコーダ回路（２０２）と仮想モード・フラグのＯＮ
デコーダ回路（２１２）でデコードされ、書き込み信号
ＲＥＧＷＲ（２０４）のタイミングで２つの制御情報レ
ジスタであるＲ−Ｓクリップ・フロップ（２０１，２１
１）をセットすることにより、キャッシュ・イネーブル
信号（２００）と仮想モード信号（２１０）をそれぞれ
ＯＮ状態に設定する。ビット・パターンが“ｘｘｘｘｏ
ｏ 。
Ｏ”の場合、４つのデコーダ回路で選択されない為に２
つの制御情報レジスタを変化させることなくキャッシュ
・イネーブル・フラグと仮想モード・フラグは前の状態
を維持する。
つの制御情報レジスタを変化させることなくキャッシュ
・イネーブル・フラグと仮想モード・フラグは前の状態
を維持する。
以上説明したように本発明は、制御情報レジスタを書き
換えたときに他の制御情報レジスタに影響を及ぼさない
ので制御ワードの内容を読み出してから書き換えるビッ
トだけ書き換えて制御ワードに書き戻す必要はない。従
って、制御ワードに複数ビットから成るビット・パター
ンを割り付けることにより制御情報レジスタをＯＮ状態
またはＯＦＦ状態に設定できるという効果がある。しか
し、制御ワードに割り付けることのできる制御情報レジ
スタの数は、従来に比べ少なくなることがある。しかし
ながら、一般にマイクロプロセッサの制御情報レジスタ
は、制御ワード全てのビットに割り付けることはない。
換えたときに他の制御情報レジスタに影響を及ぼさない
ので制御ワードの内容を読み出してから書き換えるビッ
トだけ書き換えて制御ワードに書き戻す必要はない。従
って、制御ワードに複数ビットから成るビット・パター
ンを割り付けることにより制御情報レジスタをＯＮ状態
またはＯＦＦ状態に設定できるという効果がある。しか
し、制御ワードに割り付けることのできる制御情報レジ
スタの数は、従来に比べ少なくなることがある。しかし
ながら、一般にマイクロプロセッサの制御情報レジスタ
は、制御ワード全てのビットに割り付けることはない。
特に重要な意味を持つ制御情報は小数に限り、制御情報
の重要度や機能によって制御ワードを複数種類持つこと
があるために問題外である。
の重要度や機能によって制御ワードを複数種類持つこと
があるために問題外である。
また、制御ワードへのビットパターンに固有のパターン
を意味付けすることにより、制御情報をユーザー非公開
にすることもできる。
を意味付けすることにより、制御情報をユーザー非公開
にすることもできる。
第１図は本発明の一実施例におけるマイクロプロセッサ
の状態記憶装置の回路図、第２図は第１図の実施例にお
ける制御ワードへの制御情報の割り付は図、第３図は本
発明の他の実施例におけるマイクロプロセッサの状態記
憶装置の回路図、第４図は第３図の実施例における制御
ワードへの制御情報の割り付は図、第５図は従来例にお
けるマイクロプロセッサの状態記憶装置の回路図、第６
図は従来例における制御ワードへの制御情報の割り付は
図である。 １００・・・・・・キャッシュ・イネーブル信号、１０
１・・・・・・キャッシュ・イネーブル・フラグの制御
情報レジスタ、１０２・・・・・・キャッシュ・イネー
ブル・フラグのＯＮデコーダ回路、１０３・・・・・・
キャッシュ・イネーブル・フラグのＯＦＦデコーダ回路
、１０４・・・・・・書き込み信号ＲＥＧＷＲ，１０５
・・・・・・読み出し信号ＲＥＧＲＤ、１０６・・・・
・・キャッシュ・イネーブル・フラグの初期設定回路、
１０７・・・・・・リセット信号ＩＲＥＳＥＴ、１０８
・・・・・・キャッシュ・イネーブル・フラグの読み出
し回路、１０９・・・・・・制御ワードのバスＤＡＴＡ
＜７−０＞、１１０・・・・・・仮想モード信号、１１
１・・・・・・仮想モード・フラグの制御レジスタ、１
１２・・・・・・仮想モード・フラグのＯＮデコーダ回
路、１１３・・・・・・仮想モード・フラグのＯＦＦデ
コーダ回路、１１６・・・・・・仮想モード・フラグの
初期設定回路、１１８・・・・・・仮想モード・フラグ
の読み出し回路、２００・・・・・・キャッシュ・イネ
ーブル信号、２０１・・・・・・キャッシュ・イネーブ
ル・フラグの制御情報レジスタ、２０２・・・・・・キ
ャッシュ・イネーブル・フラグのＯＮデコーダ回路、２
０３・・・・・・キャッシュ・イネーブル・フラグのＯ
ＦＦデコーダ回路、２０４・・・・・・書き込み信号Ｒ
ＥＧＷＲ，２０５・・・・・・読み出し信号ＲＥＧＲＤ
、２０６・・・・・・初期設定回路、２０７・・・・・
・リセット信号ＩＲＥＳＥＴ、２０８・・・・・・キャ
ッシュ・イネーブル・フラグの読み出し回路、２０９・
・・・・・制御ワードのバスＤＡＴＡ＜１−０＞、２１
０・・・・・・仮想モード信号、２１１・・・・・・仮
想モード・フラグの制御情報レジスタ、２１２・・・・
・・仮想モード・フラグのＯＮデコーダ回路、２１３・
・・・・・仮想モード・フラグのＯＦＦデコーダ回路、
２１６・・・・・・仮想モード・フラグの初期設定回路
、２１８・・・・・・仮想モード・フラグの読み出し回
路、３０１・・・・・・キャッシュ・イネーブル・フラ
グの制御情報レジスタ（Ｒ−Ｓフリップ・フロップ）、
３０２・・・・・・書き込み信号ＲＥＧＷＲ１３０３・
・・・・・読み出し信号ＲＥＧＲＤ、３０４・・・・・
・キャッシュ・イネーブル・フラグの初期設定回路、３
０５・・・・・・リセット信号ＩＲＥＳＥＴ、３０６・
・・・・・キャッシュ・イネーブル・フラグの読み出し
回路、３０７・・・・・・制御ワードのバスＤＡＴＡ＜
３−２＞、３０８・・・・・・キャッシュ・イネーブル
信号、３１１・・・・・・仮想モード・フラグの制御情
報レジスタ（Ｒ−Ｓフリップ・フロップ）、３１４・・
・・・・仮想モード・フラグの初期設定回路、３１６・
・・・・・仮想モード・フラグの読み出し回路、３１８
・・・・・・仮想モード信号、３２１・・・・・・ＡＮ
Ｄゲート、３２２・・・・・・ＡＮＤゲート、３２３−
・・−ＮＯＴゲート、３３１・旧・・ＡＮＤゲート
、３３２・・・・・・ＡＮＤゲート、３３３・・印・Ｎ
ＯＴゲート。 代理人 弁理士 内 原 晋 ；？Ｅ６１？ρ ノ／ノθ／θ／／ ρ／θ／θρρρ θＮ状態１でする。 ０ＦＦ４尺慇１でする。 〈イｆ）イ雪／）ヒ゛ットン 背１シ尤（熟と保蒜Ｙする。 ？ 図 ＯＮＡ人ａジ暑でする。 ０ＦＦ−１犬名乏Ｉでする。 １７１の欣□態、を保を手する。 Ｖｔｙ＞’）￥、懸七々丘峙する。 箭４ 区 へヶ η 乙 ■
の状態記憶装置の回路図、第２図は第１図の実施例にお
ける制御ワードへの制御情報の割り付は図、第３図は本
発明の他の実施例におけるマイクロプロセッサの状態記
憶装置の回路図、第４図は第３図の実施例における制御
ワードへの制御情報の割り付は図、第５図は従来例にお
けるマイクロプロセッサの状態記憶装置の回路図、第６
図は従来例における制御ワードへの制御情報の割り付は
図である。 １００・・・・・・キャッシュ・イネーブル信号、１０
１・・・・・・キャッシュ・イネーブル・フラグの制御
情報レジスタ、１０２・・・・・・キャッシュ・イネー
ブル・フラグのＯＮデコーダ回路、１０３・・・・・・
キャッシュ・イネーブル・フラグのＯＦＦデコーダ回路
、１０４・・・・・・書き込み信号ＲＥＧＷＲ，１０５
・・・・・・読み出し信号ＲＥＧＲＤ、１０６・・・・
・・キャッシュ・イネーブル・フラグの初期設定回路、
１０７・・・・・・リセット信号ＩＲＥＳＥＴ、１０８
・・・・・・キャッシュ・イネーブル・フラグの読み出
し回路、１０９・・・・・・制御ワードのバスＤＡＴＡ
＜７−０＞、１１０・・・・・・仮想モード信号、１１
１・・・・・・仮想モード・フラグの制御レジスタ、１
１２・・・・・・仮想モード・フラグのＯＮデコーダ回
路、１１３・・・・・・仮想モード・フラグのＯＦＦデ
コーダ回路、１１６・・・・・・仮想モード・フラグの
初期設定回路、１１８・・・・・・仮想モード・フラグ
の読み出し回路、２００・・・・・・キャッシュ・イネ
ーブル信号、２０１・・・・・・キャッシュ・イネーブ
ル・フラグの制御情報レジスタ、２０２・・・・・・キ
ャッシュ・イネーブル・フラグのＯＮデコーダ回路、２
０３・・・・・・キャッシュ・イネーブル・フラグのＯ
ＦＦデコーダ回路、２０４・・・・・・書き込み信号Ｒ
ＥＧＷＲ，２０５・・・・・・読み出し信号ＲＥＧＲＤ
、２０６・・・・・・初期設定回路、２０７・・・・・
・リセット信号ＩＲＥＳＥＴ、２０８・・・・・・キャ
ッシュ・イネーブル・フラグの読み出し回路、２０９・
・・・・・制御ワードのバスＤＡＴＡ＜１−０＞、２１
０・・・・・・仮想モード信号、２１１・・・・・・仮
想モード・フラグの制御情報レジスタ、２１２・・・・
・・仮想モード・フラグのＯＮデコーダ回路、２１３・
・・・・・仮想モード・フラグのＯＦＦデコーダ回路、
２１６・・・・・・仮想モード・フラグの初期設定回路
、２１８・・・・・・仮想モード・フラグの読み出し回
路、３０１・・・・・・キャッシュ・イネーブル・フラ
グの制御情報レジスタ（Ｒ−Ｓフリップ・フロップ）、
３０２・・・・・・書き込み信号ＲＥＧＷＲ１３０３・
・・・・・読み出し信号ＲＥＧＲＤ、３０４・・・・・
・キャッシュ・イネーブル・フラグの初期設定回路、３
０５・・・・・・リセット信号ＩＲＥＳＥＴ、３０６・
・・・・・キャッシュ・イネーブル・フラグの読み出し
回路、３０７・・・・・・制御ワードのバスＤＡＴＡ＜
３−２＞、３０８・・・・・・キャッシュ・イネーブル
信号、３１１・・・・・・仮想モード・フラグの制御情
報レジスタ（Ｒ−Ｓフリップ・フロップ）、３１４・・
・・・・仮想モード・フラグの初期設定回路、３１６・
・・・・・仮想モード・フラグの読み出し回路、３１８
・・・・・・仮想モード信号、３２１・・・・・・ＡＮ
Ｄゲート、３２２・・・・・・ＡＮＤゲート、３２３−
・・−ＮＯＴゲート、３３１・旧・・ＡＮＤゲート
、３３２・・・・・・ＡＮＤゲート、３３３・・印・Ｎ
ＯＴゲート。 代理人 弁理士 内 原 晋 ；？Ｅ６１？ρ ノ／ノθ／θ／／ ρ／θ／θρρρ θＮ状態１でする。 ０ＦＦ４尺慇１でする。 〈イｆ）イ雪／）ヒ゛ットン 背１シ尤（熟と保蒜Ｙする。 ？ 図 ＯＮＡ人ａジ暑でする。 ０ＦＦ−１犬名乏Ｉでする。 １７１の欣□態、を保を手する。 Ｖｔｙ＞’）￥、懸七々丘峙する。 箭４ 区 へヶ η 乙 ■
Claims (1)
- 制御情報を記憶する制御情報レジスタを複数個もつマイ
クロプロセッサの状態記憶装置において、前記制御情報
レジスタをオン状態に設定するためのデータをデコード
するオンデコーダ回路と前記制御情報レジスタをオフ状
態に設定するためのデータをデコードするオフデコーダ
回路とをそれぞれ複数組有し、前記制御情報レジスタを
設定するためのデータにより選択される特定の前記オン
デコーダ回路または前記オフデコーダ回路により、前記
制御情報レジスタをオン状態またはオフ状態に設定する
ということを特徴とするマイクロプロセッサの状態記憶
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106254A JPH02284229A (ja) | 1989-04-25 | 1989-04-25 | マイクロプロセッサの状態記憶装置 |
| EP90304443A EP0395377B1 (en) | 1989-04-25 | 1990-04-25 | Status register for microprocessor |
| DE69033371T DE69033371T2 (de) | 1989-04-25 | 1990-04-25 | Statusregister für einen Mikroprozessor |
| KR1019900005801A KR930003400B1 (ko) | 1989-04-25 | 1990-04-25 | 마이크로 프로세서용 상태 레지스터 장치 |
| US08/170,987 US5535404A (en) | 1989-04-25 | 1993-12-21 | Microprocessor status register having plural control information registers each set and cleared by on and off decoders receiving the same control data word |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106254A JPH02284229A (ja) | 1989-04-25 | 1989-04-25 | マイクロプロセッサの状態記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02284229A true JPH02284229A (ja) | 1990-11-21 |
Family
ID=14428967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106254A Pending JPH02284229A (ja) | 1989-04-25 | 1989-04-25 | マイクロプロセッサの状態記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5535404A (ja) |
| EP (1) | EP0395377B1 (ja) |
| JP (1) | JPH02284229A (ja) |
| KR (1) | KR930003400B1 (ja) |
| DE (1) | DE69033371T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517042A (en) * | 1993-12-15 | 1996-05-14 | Nec Corporation | Semiconductor device having multi-level wiring structure |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5287503A (en) * | 1991-09-27 | 1994-02-15 | Sun Microsystems, Inc. | System having control registers coupled to a bus whereby addresses on the bus select a control register and a function to be performed on the control register |
| EP0650613A1 (en) * | 1992-07-13 | 1995-05-03 | Texas Instruments France | Data-processing system with a device for handling program loops |
| US6081880A (en) * | 1995-03-09 | 2000-06-27 | Lsi Logic Corporation | Processor having a scalable, uni/multi-dimensional, and virtually/physically addressed operand register file |
| US5966529A (en) * | 1995-05-15 | 1999-10-12 | Zsp Corporation | Processor having auxiliary operand register file and complementary arrangements for non-disruptively performing adjunct execution |
| US5900025A (en) * | 1995-09-12 | 1999-05-04 | Zsp Corporation | Processor having a hierarchical control register file and methods for operating the same |
| US5787291A (en) * | 1996-02-05 | 1998-07-28 | Motorola, Inc. | Low power data processing system for interfacing with an external device and method therefor |
| US5751950A (en) * | 1996-04-16 | 1998-05-12 | Compaq Computer Corporation | Secure power supply for protecting the shutdown of a computer system |
| US5903742A (en) * | 1996-10-30 | 1999-05-11 | Texas Instruments Incorporated | Method and circuit for redefining bits in a control register |
| US20030126414A1 (en) * | 2002-01-02 | 2003-07-03 | Grochowski Edward T. | Processing partial register writes in an out-of order processor |
| WO2013095518A1 (en) | 2011-12-22 | 2013-06-27 | Intel Corporation | Accessing data stored in a command/address register device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3911400A (en) * | 1974-04-19 | 1975-10-07 | Digital Equipment Corp | Drive condition detecting circuit for secondary storage facilities in data processing systems |
| US4064487A (en) * | 1976-11-17 | 1977-12-20 | The Alliance Manufacturing Company, Inc. | Receiver and decoder |
| US4358825A (en) * | 1978-06-30 | 1982-11-09 | Motorola, Inc. | Control circuitry for data transfer in an advanced data link controller |
| JPS5533242A (en) * | 1978-08-30 | 1980-03-08 | Toshiba Corp | Communication controller |
| US4541048A (en) * | 1978-10-06 | 1985-09-10 | Hughes Aircraft Company | Modular programmable signal processor |
| US4430702A (en) * | 1980-05-12 | 1984-02-07 | Control Data Corporation | Network access device |
| USRE32900E (en) * | 1983-12-06 | 1989-04-04 | American Telephone And Telegraph Company, At&T Bell Laboratories | Fast circuit switching system |
| US4631677A (en) * | 1984-06-01 | 1986-12-23 | Diamond Oil Well Drilling Company | Method for determining the placement of perforations in a well casing |
| JPS61288226A (ja) * | 1985-06-17 | 1986-12-18 | Panafacom Ltd | 外部コンデイシヨン制御方式 |
| US4833600A (en) * | 1985-08-26 | 1989-05-23 | Westinghouse Electric Corp. | Computer driver module for master interface to communication and control network |
-
1989
- 1989-04-25 JP JP1106254A patent/JPH02284229A/ja active Pending
-
1990
- 1990-04-25 KR KR1019900005801A patent/KR930003400B1/ko not_active IP Right Cessation
- 1990-04-25 DE DE69033371T patent/DE69033371T2/de not_active Expired - Fee Related
- 1990-04-25 EP EP90304443A patent/EP0395377B1/en not_active Expired - Lifetime
-
1993
- 1993-12-21 US US08/170,987 patent/US5535404A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517042A (en) * | 1993-12-15 | 1996-05-14 | Nec Corporation | Semiconductor device having multi-level wiring structure |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0395377A2 (en) | 1990-10-31 |
| KR900016864A (ko) | 1990-11-14 |
| US5535404A (en) | 1996-07-09 |
| DE69033371T2 (de) | 2000-03-23 |
| KR930003400B1 (ko) | 1993-04-26 |
| EP0395377B1 (en) | 1999-12-01 |
| DE69033371D1 (de) | 2000-01-05 |
| EP0395377A3 (en) | 1993-03-31 |
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