JPS60120457A - ダイレクトメモリアクセス制御装置 - Google Patents
ダイレクトメモリアクセス制御装置Info
- Publication number
- JPS60120457A JPS60120457A JP22848183A JP22848183A JPS60120457A JP S60120457 A JPS60120457 A JP S60120457A JP 22848183 A JP22848183 A JP 22848183A JP 22848183 A JP22848183 A JP 22848183A JP S60120457 A JPS60120457 A JP S60120457A
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- memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はメモリ素子間のデータ転送時間を短縮するダイ
レクトメモリアクセス制御装置に関するものである。
レクトメモリアクセス制御装置に関するものである。
第１図に従来のダイレクトメモリアクセス制御装置の一
例を示す。
例を示す。
弗１図は２組のメモリ素子ＭＯ、Ｍｌ、インバータＧＩ
Ｏ〜Ｇ１４、オアゲートＧ２０ｊ？よびナントゲートＱ
３０ 、 Ｇ３１よりなるメモリ装置にダイレクトメモ
リアクセス制御回路ＤＭＡＣを結合したものである。
Ｏ〜Ｇ１４、オアゲートＧ２０ｊ？よびナントゲートＱ
３０ 、 Ｇ３１よりなるメモリ装置にダイレクトメモ
リアクセス制御回路ＤＭＡＣを結合したものである。
書き込み信号Ｓ１はメモリにデータを誉き込むときアク
ティブとなる信号、読み出し信号Ｓ２はメモリからデー
タと読み出すときアクティブとなる信号である。またア
ドレス信号Ｓ３はメモリの番地を示す信号で、複数本の
信号で構成され、データ信号Ｓ４はデータを示す信号で
、やはり複数本の信号で構成されている。
ティブとなる信号、読み出し信号Ｓ２はメモリからデー
タと読み出すときアクティブとなる信号である。またア
ドレス信号Ｓ３はメモリの番地を示す信号で、複数本の
信号で構成され、データ信号Ｓ４はデータを示す信号で
、やはり複数本の信号で構成されている。
チップセレクト信号ＳＪ、Ｏ，Ｓｌｌはそれぞれ対応す
るメモリ素子ＭＯ，Ｍｌを選択する。また読み出し／書
き込み選択信号８２０は前記チップセレクト信号により
選択されたメモリ素子に対してデータの読み出しなのか
あるいはデータの書き込みなのかを指定し、これによっ
てデータの読み出し、書き込みが行われる。
るメモリ素子ＭＯ，Ｍｌを選択する。また読み出し／書
き込み選択信号８２０は前記チップセレクト信号により
選択されたメモリ素子に対してデータの読み出しなのか
あるいはデータの書き込みなのかを指定し、これによっ
てデータの読み出し、書き込みが行われる。
ここでダイレクトメモリアクセス制御回路ＤＭＡＣを使
用してメモリ素子ＭＯのデータをメモリ素子Ｍｌ−へ転
送する場合の動作を説明する。
用してメモリ素子ＭＯのデータをメモリ素子Ｍｌ−へ転
送する場合の動作を説明する。
まずメモリ素子ＭＯからのデータの読み出しサイクルが
行われる。すなわち読み出し信号Ｓ２がアクティブにな
りアドレス信号Ｓ３の一部（一般に上位ビット、この例
では１ピツトであるが一般には複数ビット）であるＳ：
幻がＭＯを選択するため”Ｌ”レベルになっていると、
インバータＧ１２．オアゲートＧ２０．ナントゲートＧ
３０を通してチップセレクト信号ＳＩＯがアクティブに
なると同時に、アドレス信号Ｓ３の他の部分（一般に下
位ビット）は直接メモリ素子ＭＯのアドレス入力となり
、アドレス（＝対応した番地のデータがメモリ素子ＭＯ
からデータ信号Ｓ４へ出力される。
行われる。すなわち読み出し信号Ｓ２がアクティブにな
りアドレス信号Ｓ３の一部（一般に上位ビット、この例
では１ピツトであるが一般には複数ビット）であるＳ：
幻がＭＯを選択するため”Ｌ”レベルになっていると、
インバータＧ１２．オアゲートＧ２０．ナントゲートＧ
３０を通してチップセレクト信号ＳＩＯがアクティブに
なると同時に、アドレス信号Ｓ３の他の部分（一般に下
位ビット）は直接メモリ素子ＭＯのアドレス入力となり
、アドレス（＝対応した番地のデータがメモリ素子ＭＯ
からデータ信号Ｓ４へ出力される。
そこでダイレクトメモリアクセス制御回路ＤＭＡＣはメ
モリ素子ＭＯから出力されたデータを一時的にその内部
レジスタＩＲＱに格納する。
モリ素子ＭＯから出力されたデータを一時的にその内部
レジスタＩＲＱに格納する。
次にメモリ素子Ｍ１への書き込みサイクルに進み、ダイ
レクトメモリアクセス制御回路ＤＭＡＣより今度は書き
込み信号８１ 、アドレス信号Ｓ３．前記読み出しサイ
クルで内部レジスタＩＲＱに格納されたデータがデータ
信号Ｓ４へそれぞれ出力される。
レクトメモリアクセス制御回路ＤＭＡＣより今度は書き
込み信号８１ 、アドレス信号Ｓ３．前記読み出しサイ
クルで内部レジスタＩＲＱに格納されたデータがデータ
信号Ｓ４へそれぞれ出力される。
簀き込み信号Ｓ１がアクティブにな９アドレス信号Ｓ３
の一部である８３０がＭｌを選択するため″ＨＩＩレベ
ルになると、インバータＧ１３．オアゲートＧ２０゜ナ
ントゲートＧ３１を通してチップセレクト信号Ｓｌｌが
アクティブになる。
の一部である８３０がＭｌを選択するため″ＨＩＩレベ
ルになると、インバータＧ１３．オアゲートＧ２０゜ナ
ントゲートＧ３１を通してチップセレクト信号Ｓｌｌが
アクティブになる。
さらにインバータＱ１３． Ｇ１４を通して読み出し／
書き込み選択信号８２０を書き込み指定にすると同時に
、アドレス信号Ｓ３の他の部分は直接メモリ素子Ｍ１の
アドレス入力とな夛、読み出しサイクルで読み出された
メモリ素子ＭＯのデータであるデータ信号Ｓ４が指定し
たアドレスに対応した番地へ書き込まれる。
書き込み選択信号８２０を書き込み指定にすると同時に
、アドレス信号Ｓ３の他の部分は直接メモリ素子Ｍ１の
アドレス入力とな夛、読み出しサイクルで読み出された
メモリ素子ＭＯのデータであるデータ信号Ｓ４が指定し
たアドレスに対応した番地へ書き込まれる。
このように従来のダイレクトメモリアクセス制御装置を
使用した場合はＭＯのある番地のデータをＭｌのある番
地に書き込む（転送する）ためにはメモリ読み出しサイ
クルとメモリ書き込みサイクルの合計２つのサイクルが
必要である。またダイレクトメモリアクセスによるデー
タの転送は１番地ごとに行われる。
使用した場合はＭＯのある番地のデータをＭｌのある番
地に書き込む（転送する）ためにはメモリ読み出しサイ
クルとメモリ書き込みサイクルの合計２つのサイクルが
必要である。またダイレクトメモリアクセスによるデー
タの転送は１番地ごとに行われる。
ところが、二重化メモリの初期化の場合やメモリをディ
スプレイ等の画像メモリとして用いる場合等においては
、しばしば大量にメモリからメモリへデータを転送する
必要が出てくる。すなわち二重化メモリの初期化の際に
、一方のメモリの内容をもう一方のメモリにコピーし全
く同一内容のメモリを作成する場合や、画面を同一パタ
ーンの連続や同一カラーにするために、画像メモリに同
一データを繰９返し書き込む場合等である。
スプレイ等の画像メモリとして用いる場合等においては
、しばしば大量にメモリからメモリへデータを転送する
必要が出てくる。すなわち二重化メモリの初期化の際に
、一方のメモリの内容をもう一方のメモリにコピーし全
く同一内容のメモリを作成する場合や、画面を同一パタ
ーンの連続や同一カラーにするために、画像メモリに同
一データを繰９返し書き込む場合等である。
このような場合、従来のダイレクトメモリアクセス１６
１ｊ御装置では、データを転送するのにメモリ読み出し
サイクルとメモリ書き込みサイクルの合計２つのサイク
ルを必要とするので２つのサイクルタイムを合計２〔／
１８」とすれば、例えば１０００番地転送するのに、最
小でも２〔μｓ ） Ｘ １０００ ＝ ２（Ｊｎｓ）
かか夛、さらにダイレクトメモリアクセスが連続して行
えればよいが、実際は他の処理のため（二中断させられ
るのが普通であシ上記時間の数倍以上かかることが多い
。
１ｊ御装置では、データを転送するのにメモリ読み出し
サイクルとメモリ書き込みサイクルの合計２つのサイク
ルを必要とするので２つのサイクルタイムを合計２〔／
１８」とすれば、例えば１０００番地転送するのに、最
小でも２〔μｓ ） Ｘ １０００ ＝ ２（Ｊｎｓ）
かか夛、さらにダイレクトメモリアクセスが連続して行
えればよいが、実際は他の処理のため（二中断させられ
るのが普通であシ上記時間の数倍以上かかることが多い
。
このため、２ｉ化メモリの初期化や、画像メモリ（二同
−データを繰９返し書き込む場合などに時間がかかると
いう問題かあった。
−データを繰９返し書き込む場合などに時間がかかると
いう問題かあった。
本発明は大葉にメモリからメモリへダイレクトメモリア
クセス制御装置を使用してデータを転送する場合に複数
のメモリにわたって同時（＝アクセスを行い、これによ
ってデータ全部の転送（二要する時間を従来の各個アク
セスの場合に比して大幅に短縮できる能率的なダイレク
トメモリアクセス制御装置を提供することを目的とする
。
クセス制御装置を使用してデータを転送する場合に複数
のメモリにわたって同時（＝アクセスを行い、これによ
ってデータ全部の転送（二要する時間を従来の各個アク
セスの場合に比して大幅に短縮できる能率的なダイレク
トメモリアクセス制御装置を提供することを目的とする
。
本発明は複数のメモリ素子にそれぞれアドレス信号、デ
ータ信号、チップセレクト信号および読み出し／書き込
み選択信号を入力して各メモリ素子の読み出しおよび書
き込みを行なうダイレクトメモリアクセスｔｔｔｌＪ御
装置において、アドレス信号の一部と外部からの書き込
み信号および読み出し信号とからチップセレクト信号お
よび読み出し／書き込み選択信号を発生する各個アクセ
ス回路と、ダイレクトメモリアクセス制御回路（＝各メ
モリ素子ごとに書き込み信号および読み出し信号を設は
外部からの書き込み信号および読み出し信号に関係なく
各メモリ素子のチップセレクト信号および読み出し／−
＃き込み選択信号を各メモリ素子ごとに独立して発生す
る同時アクセス回路とを備え、これによってメモリ読み
出しサイクルとメモリ書き込みサイクルを複数のメモリ
素子（＝わたって同時に行なわせ、メモリ素子間のデー
タ転送時間の大幅な短縮をはかったものである。
ータ信号、チップセレクト信号および読み出し／書き込
み選択信号を入力して各メモリ素子の読み出しおよび書
き込みを行なうダイレクトメモリアクセスｔｔｔｌＪ御
装置において、アドレス信号の一部と外部からの書き込
み信号および読み出し信号とからチップセレクト信号お
よび読み出し／書き込み選択信号を発生する各個アクセ
ス回路と、ダイレクトメモリアクセス制御回路（＝各メ
モリ素子ごとに書き込み信号および読み出し信号を設は
外部からの書き込み信号および読み出し信号に関係なく
各メモリ素子のチップセレクト信号および読み出し／−
＃き込み選択信号を各メモリ素子ごとに独立して発生す
る同時アクセス回路とを備え、これによってメモリ読み
出しサイクルとメモリ書き込みサイクルを複数のメモリ
素子（＝わたって同時に行なわせ、メモリ素子間のデー
タ転送時間の大幅な短縮をはかったものである。
〔発明の実施例Ｊ
本発明の一実施例を第２図に示す。
第２図はダイレクトメモリアクセス制御回路ＤＭＡＣが
働かない場合は従来と同等に動作し、働く場合は従来の
装置と同様に外部からは書き込み信号Ｓ１や読み出し信
号Ｓ２はドライブされずインアクティブ゛になっている
が、さら（ニダイレクトメモリアクセス制御回路ＤＭＡ
Ｃが直接、各メモリごとに設けられた書き込み信号や読
み出し信号をアクティブ（ニしてメモリからメモリ（：
ｌ−データを転送できるようになっている。
働かない場合は従来と同等に動作し、働く場合は従来の
装置と同様に外部からは書き込み信号Ｓ１や読み出し信
号Ｓ２はドライブされずインアクティブ゛になっている
が、さら（ニダイレクトメモリアクセス制御回路ＤＭＡ
Ｃが直接、各メモリごとに設けられた書き込み信号や読
み出し信号をアクティブ（ニしてメモリからメモリ（：
ｌ−データを転送できるようになっている。
すなわちメ毛り素子ＭＯのデータをメモリ素子Ｍ１へ転
送する場合の動作を説明すると、まずメモリＭＯａみ出
し信号５２００．メモリＭ１＄き込み信号８１０１ 、
アドレス信号Ｓ３がダイレクトメモリアクセス制御回路
ＤＭＡＣよ多出力される。
送する場合の動作を説明すると、まずメモリＭＯａみ出
し信号５２００．メモリＭ１＄き込み信号８１０１ 、
アドレス信号Ｓ３がダイレクトメモリアクセス制御回路
ＤＭＡＣよ多出力される。
メモリＭＯ読み出し信号５２００がアクティブになると
アンドゲートＧ４０． Ｇ４４を通してチップセレクト
信号ＳＩＯがアクティブとなる。
アンドゲートＧ４０． Ｇ４４を通してチップセレクト
信号ＳＩＯがアクティブとなる。
ここで第１図と異なるのは、このとき同時にメモリＭ１
書き込み信号５１０１がアクティブとなり、アンドゲー
トＧ４３． Ｇ４５を通してチップセレクト信号８１１
がアクティブとなると共に、アンドゲートＧ４３の出力
により直接読み出し／ｉｉＦき込み選択信号Ｓ２１を書
き込み指定（−することである。
書き込み信号５１０１がアクティブとなり、アンドゲー
トＧ４３． Ｇ４５を通してチップセレクト信号８１１
がアクティブとなると共に、アンドゲートＧ４３の出力
により直接読み出し／ｉｉＦき込み選択信号Ｓ２１を書
き込み指定（−することである。
この状態で゛アドレス信号Ｓ３がメモリ素子ｆｖＩＯ。
Ｍｌ内のあるアドレスを指定し、メモリ素子ＭＯからは
前記指定されたアドレスに対応した番地の内容が読み出
されデータ信号Ｓ４上へ出力されると同時）二、メモリ
素子Ｍ１へは同じく前記指定されたアドレス（＝対応し
た番地に前＾己テータ信号Ｓ４に出力されていメモリ素
子ＭＯのデータが書き込まれる。
前記指定されたアドレスに対応した番地の内容が読み出
されデータ信号Ｓ４上へ出力されると同時）二、メモリ
素子Ｍ１へは同じく前記指定されたアドレス（＝対応し
た番地に前＾己テータ信号Ｓ４に出力されていメモリ素
子ＭＯのデータが書き込まれる。
なおダイレクトメモリアクセス制御装置が動作中（前記
各種信号をアクティブにしている間）は外部（マイクロ
コンピュータなどの制御装置）から書き込み信号ＳＬ、
ｍ′み出し信号Ｓ２．アドレス信号Ｓ３ 、データ信号
８４等がドライブされないのは従来の装置と同様である
。従って、ナントゲートＧ３０〜Ｇ３３の出力はインア
クティブで６Ｄ、アンドゲートＧ４０〜Ｇ４３の出力（
二は何ら影響を与えない。
各種信号をアクティブにしている間）は外部（マイクロ
コンピュータなどの制御装置）から書き込み信号ＳＬ、
ｍ′み出し信号Ｓ２．アドレス信号Ｓ３ 、データ信号
８４等がドライブされないのは従来の装置と同様である
。従って、ナントゲートＧ３０〜Ｇ３３の出力はインア
クティブで６Ｄ、アンドゲートＧ４０〜Ｇ４３の出力（
二は何ら影響を与えない。
また通常の異なったデータを簀き込む場合すなわちダイ
レクトメモリアクセス制御装置が動作中でない場合には
当然メモリ素子間き込み信号５ｉｏｏ。
レクトメモリアクセス制御装置が動作中でない場合には
当然メモリ素子間き込み信号５ｉｏｏ。
メモリＭＯ読み出し信号５２００．メモリＭ１書き込み
１言号５ＩＯＬ、メモリＭ１読み出し信号５２０１やア
ドレス信号８３等はダイレクトメモリアクセス制御回路
ＤＭＡＣによりドライブされず、インアクティブでおυ
アンドゲートＧ４０〜Ｇ４３の出力には何ら影響を与え
ない。
１言号５ＩＯＬ、メモリＭ１読み出し信号５２０１やア
ドレス信号８３等はダイレクトメモリアクセス制御回路
ＤＭＡＣによりドライブされず、インアクティブでおυ
アンドゲートＧ４０〜Ｇ４３の出力には何ら影響を与え
ない。
従って書き込み信号ＳＬ 、読み出し信号８２．アドレ
ス信号Ｓ３の一部であるＳ３０により従来と同様（ニメ
モリ累子ＭＯ及びメモリ索子Ｍ１のチップセレクト・ｉ
ｉ号３１０． Ｓｌｌ、読み出し／書き込み選択信号Ｓ
２０． Ｓ２１をそれぞれアクティブにすることができ
、各メモリ素子に対して自由（＝データの読み出しや書
き込みが行える。
ス信号Ｓ３の一部であるＳ３０により従来と同様（ニメ
モリ累子ＭＯ及びメモリ索子Ｍ１のチップセレクト・ｉ
ｉ号３１０． Ｓｌｌ、読み出し／書き込み選択信号Ｓ
２０． Ｓ２１をそれぞれアクティブにすることができ
、各メモリ素子に対して自由（＝データの読み出しや書
き込みが行える。
このよう（二本装置（二よれば−”りのメモリ素子の内
容を他のメモリ素子にデータ転送する際（＝メモリ読み
出しサイクルとメモリ書へ込みサイクルを同時に行うの
で本実施例のようにメモリ素子が２個ある場合には転送
時間を約％にすることができる。
容を他のメモリ素子にデータ転送する際（＝メモリ読み
出しサイクルとメモリ書へ込みサイクルを同時に行うの
で本実施例のようにメモリ素子が２個ある場合には転送
時間を約％にすることができる。
また一般にｎ個のメモリ素子がある場合に例えばあるメ
モリ素子の１谷と同一のメモリ素子をｎ個作成する場合
（＝はｎ 個の各メモリ素子（二対してのデータ転送時
間を約％にすることができ、さらにｎ個のメモリ累子全
てへ一度に同一データを転送することができるのでその
データ転送時間は約％ｎに短縮することができる。
モリ素子の１谷と同一のメモリ素子をｎ個作成する場合
（＝はｎ 個の各メモリ素子（二対してのデータ転送時
間を約％にすることができ、さらにｎ個のメモリ累子全
てへ一度に同一データを転送することができるのでその
データ転送時間は約％ｎに短縮することができる。
またあらかじめ決められたデータパターンやメモリ素子
の初期化用データを書き込んだ読み出し専用メモ！Ｊ
（ＲＯＭ）を本装置の一つのメモリ素子として実装して
おけば容易に全メモリ素子を初期化したりディスプレイ
等の画像メモリとして用いる場合等においては画面を同
一パターンの連続や１司−カラーにすることができる。
の初期化用データを書き込んだ読み出し専用メモ！Ｊ
（ＲＯＭ）を本装置の一つのメモリ素子として実装して
おけば容易に全メモリ素子を初期化したりディスプレイ
等の画像メモリとして用いる場合等においては画面を同
一パターンの連続や１司−カラーにすることができる。
以上説明したように本発明のダイレクトメモリアクセス
制御装置によれば、データの読み出しと書き込みが複数
のメモリ素子にわたって同時に行なわれるので、メモリ
からメモリへ大量のデータを転送する場合の転送時間を
従来の装置を用いた場合に比べて大幅（二短縮すること
ができる。
制御装置によれば、データの読み出しと書き込みが複数
のメモリ素子にわたって同時に行なわれるので、メモリ
からメモリへ大量のデータを転送する場合の転送時間を
従来の装置を用いた場合に比べて大幅（二短縮すること
ができる。
第１図は従来のダイレクトメモリアクセス制御装置の一
例を示す回路図、第２図は本発明の一実施例を示す回路
図である。 ＤＭＡＣダイレクトメモリアクセス制御回路ＩＲＱ 内
部レジスタ ＭＯ，Ｍｌ メモリ素子 ＧＩＯ〜Ｇ１４ インバータ Ｇ２０ オアゲート Ｇ３０−Ｇ３３ ナントゲート Ｇ４０〜Ｇ４５ アンドゲート
例を示す回路図、第２図は本発明の一実施例を示す回路
図である。 ＤＭＡＣダイレクトメモリアクセス制御回路ＩＲＱ 内
部レジスタ ＭＯ，Ｍｌ メモリ素子 ＧＩＯ〜Ｇ１４ インバータ Ｇ２０ オアゲート Ｇ３０−Ｇ３３ ナントゲート Ｇ４０〜Ｇ４５ アンドゲート
Claims (1)
- 複数のメモリ素子にそれぞれアドレス信号、データ信号
、チップセレクト信号および読み出し／沓き込み選択信
号を入力して各メモリ素子の読み出しおよび書き込みを
行なうダイレクトメモリアクセス１０１」御装置（＝お
いて、アドレス信号の一部と外部からの書き込み信号お
よび読み出し信号とから上日己テッグセレクト信号およ
び読み出し／書き込み選択信号を発生する各個アクセス
回路と、ダイレクトメモリアクセス制御回路に各メモリ
素子ごとに書き込み信号および読み出し信号を設は上記
外部からの誓き込み信号および読み出し信号に関係なく
各メモリ素子のチップセレクト信号および読み出し／書
き込み選択信号を各メモリ素子ごとに独立して発生ずる
同時アクセス回路とを備えたことを特徴とするダイレク
トメモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22848183A JPS60120457A (ja) | 1983-12-05 | 1983-12-05 | ダイレクトメモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22848183A JPS60120457A (ja) | 1983-12-05 | 1983-12-05 | ダイレクトメモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60120457A true JPS60120457A (ja) | 1985-06-27 |
Family
ID=16877143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22848183A Pending JPS60120457A (ja) | 1983-12-05 | 1983-12-05 | ダイレクトメモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60120457A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235951A (ja) * | 1985-08-09 | 1987-02-16 | Casio Comput Co Ltd | メモリ間のデ−タ転送方式 |
| JPH0420646A (ja) * | 1990-05-15 | 1992-01-24 | Matsushita Electric Works Ltd | 雨樋曲がり |
| EP0877383A2 (en) * | 1991-04-18 | 1998-11-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
-
1983
- 1983-12-05 JP JP22848183A patent/JPS60120457A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235951A (ja) * | 1985-08-09 | 1987-02-16 | Casio Comput Co Ltd | メモリ間のデ−タ転送方式 |
| JPH0420646A (ja) * | 1990-05-15 | 1992-01-24 | Matsushita Electric Works Ltd | 雨樋曲がり |
| EP0877383A2 (en) * | 1991-04-18 | 1998-11-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US6026029A (en) * | 1991-04-18 | 2000-02-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| EP0877383A3 (en) * | 1991-04-18 | 2000-04-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US6356484B2 (en) | 1991-04-18 | 2002-03-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
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