JPS60170087A - 並列読出し可能メモリ - Google Patents
並列読出し可能メモリInfo
- Publication number
- JPS60170087A JPS60170087A JP59025016A JP2501684A JPS60170087A JP S60170087 A JPS60170087 A JP S60170087A JP 59025016 A JP59025016 A JP 59025016A JP 2501684 A JP2501684 A JP 2501684A JP S60170087 A JPS60170087 A JP S60170087A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- data
- word
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は複数個のプロセッサから同時に読出し可能なメ
モリに関する。
モリに関する。
従来のメモリは単一アドレス入力単一データ(入ン出力
という構成を持ち、一時にひとつのプロセッサしかアク
セスできないという特性がある。
という構成を持ち、一時にひとつのプロセッサしかアク
セスできないという特性がある。
この特性はメモリ書きこみにおける混乱を避けるという
意味では有利であるが、その心配の無い読出しにおいて
は並列処理を制限するものとして不利な点である。
意味では有利であるが、その心配の無い読出しにおいて
は並列処理を制限するものとして不利な点である。
本発明の目的は、並グ(1に読出し可能なメモリの構成
全提供することにある。
全提供することにある。
このような目的全達成するために、壕ず、並夕IJ読出
しの構造を記述し、そこから本発明を誘導するO 並列読出しの代表例として1紙の上に書かれたデータ′
!!−複数の人間が読み取る場合を考察する。
しの構造を記述し、そこから本発明を誘導するO 並列読出しの代表例として1紙の上に書かれたデータ′
!!−複数の人間が読み取る場合を考察する。
紙上のデータは物理的にはひとつしかなく、重複はして
いない。しかし光源から出た光は紙上で乱反射し・複数
の径路を通って各人の眼球に到達する。この過程ではデ
ータは各径路上に重複して存在する。各人は眼球に到達
している全データのうちから必要な部分を選択する。こ
の選択は他人の選択に影響されない。すなわち・ひとつ
の記憶データを複数の通信路で放送しそれらは独立に選
択されるのが基本であると考えられる。
いない。しかし光源から出た光は紙上で乱反射し・複数
の径路を通って各人の眼球に到達する。この過程ではデ
ータは各径路上に重複して存在する。各人は眼球に到達
している全データのうちから必要な部分を選択する。こ
の選択は他人の選択に影響されない。すなわち・ひとつ
の記憶データを複数の通信路で放送しそれらは独立に選
択されるのが基本であると考えられる。
木帖明では、ひとつのメモリから各アドレス対応で汲敢
本のデータ線を取り出し、これらを各プロセツザ対応の
読出し回路部に導いて1本のデータ線上の信号だけ選択
するという方式で、上記の基本構造を実現している。そ
して通信路のコストを低下させるために2データはビッ
トスライス方式で抗み出す4t’l成としている。
本のデータ線を取り出し、これらを各プロセツザ対応の
読出し回路部に導いて1本のデータ線上の信号だけ選択
するという方式で、上記の基本構造を実現している。そ
して通信路のコストを低下させるために2データはビッ
トスライス方式で抗み出す4t’l成としている。
以下1本発明の一実施例を第1図により説明する。メモ
リアレイ1は1ワードnビツト購成でNワード収納でき
る。ビットスライス制御回路2は信号線3上にスライス
信号を左から右(捷たは右から左)に順次送り、メモリ
アレイの全ワードの該当ビットの内容を並列にデータ線
4上に出力する。すなわち、第1ワードの第」ビットの
内容をm l jで示せば・第jビットを励起するスラ
イス信号が入力されたときデータ線4にはml j 、
lTl2 j 。
リアレイ1は1ワードnビツト購成でNワード収納でき
る。ビットスライス制御回路2は信号線3上にスライス
信号を左から右(捷たは右から左)に順次送り、メモリ
アレイの全ワードの該当ビットの内容を並列にデータ線
4上に出力する。すなわち、第1ワードの第」ビットの
内容をm l jで示せば・第jビットを励起するスラ
イス信号が入力されたときデータ線4にはml j 、
lTl2 j 。
m3j・・・、mHlが同時に出力される。
一方、メモリを読出すに1固のプロセッサは、アドレス
線5によってアドレスデコーダ6に必要なアドレスを与
える。各アドレスデコーダは相互に独立にデコードを行
い2特定のワードアドレスを出力する。このとき・N(
Iffiのワードのうち出力したいワード番号に対応す
る位置に1、その他は0を割当てたアドレスベクトル(
0,O,・・・、1゜・・・、0)の形でマスクレジス
タ7に与えるものとする。マスクレジスタ71C1,j
データ線4によりデータペクト/l/ (rTlt j
、 rr12j 、 ・・・、 InNj )が入力
されているから、ここでアドレスベクトルによりマスク
されて、アドレスベクトルの内容が1のワードのデータ
のみが選択され出力データ線8に出力される。
線5によってアドレスデコーダ6に必要なアドレスを与
える。各アドレスデコーダは相互に独立にデコードを行
い2特定のワードアドレスを出力する。このとき・N(
Iffiのワードのうち出力したいワード番号に対応す
る位置に1、その他は0を割当てたアドレスベクトル(
0,O,・・・、1゜・・・、0)の形でマスクレジス
タ7に与えるものとする。マスクレジスタ71C1,j
データ線4によりデータペクト/l/ (rTlt j
、 rr12j 、 ・・・、 InNj )が入力
されているから、ここでアドレスベクトルによりマスク
されて、アドレスベクトルの内容が1のワードのデータ
のみが選択され出力データ線8に出力される。
ビットスライス制御回路2からはスライスしているビッ
ト番号が信号線9に出力されるから・プロセッサ側では
任意のタイミングでメモリを読むことが可能である。ま
た信号線10によりnビットのうち任意のピット幅を指
定して出力させることにより、ワード長を変えたりデー
タ内容を制限したりできる。
ト番号が信号線9に出力されるから・プロセッサ側では
任意のタイミングでメモリを読むことが可能である。ま
た信号線10によりnビットのうち任意のピット幅を指
定して出力させることにより、ワード長を変えたりデー
タ内容を制限したりできる。
メモリへの書きこみは、書きこみ専用デコーダ111C
アドレス線12にエリアドレスを・データ線13にデー
タを与えることにより行う。データを与えるタイミング
は信号線9上のスライス・ビット番号を用いて書きこみ
側で制御するものとするO 次にメモリセルの構造を第2図を用いて説明する@セル
はRSフリップフロップと呼ばれる回路を中心に構成さ
れているが、機能的に等価であればどのようなものでも
よい。通常のメモリセルと異るのはビットスライス信号
線が必要な点である。
アドレス線12にエリアドレスを・データ線13にデー
タを与えることにより行う。データを与えるタイミング
は信号線9上のスライス・ビット番号を用いて書きこみ
側で制御するものとするO 次にメモリセルの構造を第2図を用いて説明する@セル
はRSフリップフロップと呼ばれる回路を中心に構成さ
れているが、機能的に等価であればどのようなものでも
よい。通常のメモリセルと異るのはビットスライス信号
線が必要な点である。
(1)書込み
1書込み信号W(IJとO書込み信号W(0)がそれぞ
れデータ線21.22により与えられ・ワードアドレス
信号がアドレス線23により、ビットスライス信号が信
号#!24により与えられるとフリップフロップ25の
入力S、Rが定まる。W(1)=1゜W(0)−0でワ
ードアドレスが選択され(アドレス信号−11,かつビ
ットスライス信号;1であれば、S=O,几=1となる
からフリップフロップ25には1がセットされる。逆に
W(1)= 0 、 W(0)ミ1で他は同じであれば
0がセットされる。
れデータ線21.22により与えられ・ワードアドレス
信号がアドレス線23により、ビットスライス信号が信
号#!24により与えられるとフリップフロップ25の
入力S、Rが定まる。W(1)=1゜W(0)−0でワ
ードアドレスが選択され(アドレス信号−11,かつビ
ットスライス信号;1であれば、S=O,几=1となる
からフリップフロップ25には1がセットされる。逆に
W(1)= 0 、 W(0)ミ1で他は同じであれば
0がセットされる。
(2)読出し
アドレス線23にOを与えると5=iL=1となり・Q
ICはフリップフロップの記憶内容が出力される。この
値はビットスライス信号−0のときはNANDゲートに
より常に1がデータ線26に出力されるが、ビットスラ
イス信号−1のとき内容が1であればOが、内容がOで
あれば1が出力される。データ線26の上でワイヤード
ORが成υ立つので、その値mi を知ればデータ内容
が分る。
ICはフリップフロップの記憶内容が出力される。この
値はビットスライス信号−0のときはNANDゲートに
より常に1がデータ線26に出力されるが、ビットスラ
イス信号−1のとき内容が1であればOが、内容がOで
あれば1が出力される。データ線26の上でワイヤード
ORが成υ立つので、その値mi を知ればデータ内容
が分る。
Q=Oである。
尚1以上の説明では書込みもビットスライスで行ってい
るが、メモリセルのS、几入力用NANDゲートへの入
力からビットスライス信号を外せば同時書込みができる
。
るが、メモリセルのS、几入力用NANDゲートへの入
力からビットスライス信号を外せば同時書込みができる
。
本発明によればひとつのメモリを複数のプロセッサが同
時に読むことができるので、並列計n機構成の自由度が
高くなるという効果がある。読み出しには、アドレスの
デコードを含めてn+−1サイクルの時間を要する。通
常のメモリは2サイクルで読み出せると仮定すれば1本
発明のメモリが高速性において通常のメモIJ i浚ぐ
ためには、プロセッサ数Nとワード長nの関係が 2N>n+1 を満足していなくてはならない。n=16ではNは9以
上・n=32でfl”!NI’!17以上となる。しか
し、通常のメモリに対し同時アクセス要求が出される場
合には競合を回避するために制御を行わなくてはならな
い。このためにさらに2サイクルを要すると考えると上
式は4N>n+1となり。
時に読むことができるので、並列計n機構成の自由度が
高くなるという効果がある。読み出しには、アドレスの
デコードを含めてn+−1サイクルの時間を要する。通
常のメモリは2サイクルで読み出せると仮定すれば1本
発明のメモリが高速性において通常のメモIJ i浚ぐ
ためには、プロセッサ数Nとワード長nの関係が 2N>n+1 を満足していなくてはならない。n=16ではNは9以
上・n=32でfl”!NI’!17以上となる。しか
し、通常のメモリに対し同時アクセス要求が出される場
合には競合を回避するために制御を行わなくてはならな
い。このためにさらに2サイクルを要すると考えると上
式は4N>n+1となり。
n=16.32ではそれぞれN=5.9となり5また本
方式では競合回避制御回路も不要であるという利点があ
る。
方式では競合回避制御回路も不要であるという利点があ
る。
第1図は並列読出し可能メモリの全体構成図。
第2図はメモリセルの構造図である。
1・・・メモリアレイ、2・・・ビットスライス制御回
路。 3・・・信号線、4・・・データ線、5・・・アドレス
線、6・°・アドレスデコーダ、7・・・マスクレジス
タ、8・・・出力データ線−9,10・・・信号線、1
1・・・−M込み専用デコーダ・12・・・アドレス線
、13・・・データ線、21.22・・・データ線、2
3・・・アドレス線、24・・・信号線、25・・・フ
リップフロップ、26・・・第 1 目 第 2 日
路。 3・・・信号線、4・・・データ線、5・・・アドレス
線、6・°・アドレスデコーダ、7・・・マスクレジス
タ、8・・・出力データ線−9,10・・・信号線、1
1・・・−M込み専用デコーダ・12・・・アドレス線
、13・・・データ線、21.22・・・データ線、2
3・・・アドレス線、24・・・信号線、25・・・フ
リップフロップ、26・・・第 1 目 第 2 日
Claims (1)
- 1、 ワードnビット構成のメモリの内容を端から順に
全ワード並列1/CIビツトずつ読み出すことのできる
ビットスライス制御回路つきメモリと、アドレスデコー
ターにより特定ワードアドレスを指定してそのデータの
みを出力し、他のアドレスのデータはマスクするJcみ
出し回路を複数個備えることを特徴とする、並列読出し
可能メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59025016A JPS60170087A (ja) | 1984-02-15 | 1984-02-15 | 並列読出し可能メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59025016A JPS60170087A (ja) | 1984-02-15 | 1984-02-15 | 並列読出し可能メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60170087A true JPS60170087A (ja) | 1985-09-03 |
Family
ID=12154112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59025016A Pending JPS60170087A (ja) | 1984-02-15 | 1984-02-15 | 並列読出し可能メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60170087A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04252487A (ja) * | 1987-10-29 | 1992-09-08 | Texas Instr Inc <Ti> | メモリ |
US20110055497A1 (en) * | 1997-10-09 | 2011-03-03 | Mips Technologies, Inc. | Alignment and Ordering of Vector Elements for Single Instruction Multiple Data Processing |
-
1984
- 1984-02-15 JP JP59025016A patent/JPS60170087A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04252487A (ja) * | 1987-10-29 | 1992-09-08 | Texas Instr Inc <Ti> | メモリ |
US20110055497A1 (en) * | 1997-10-09 | 2011-03-03 | Mips Technologies, Inc. | Alignment and Ordering of Vector Elements for Single Instruction Multiple Data Processing |
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