JPS60170087A - 並列読出し可能メモリ - Google Patents
並列読出し可能メモリInfo
- Publication number
- JPS60170087A JPS60170087A JP59025016A JP2501684A JPS60170087A JP S60170087 A JPS60170087 A JP S60170087A JP 59025016 A JP59025016 A JP 59025016A JP 2501684 A JP2501684 A JP 2501684A JP S60170087 A JPS60170087 A JP S60170087A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- data
- word
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は複数個のプロセッサから同時に読出し可能なメ
モリに関する。
モリに関する。
従来のメモリは単一アドレス入力単一データ（入ン出力
という構成を持ち、一時にひとつのプロセッサしかアク
セスできないという特性がある。
という構成を持ち、一時にひとつのプロセッサしかアク
セスできないという特性がある。
この特性はメモリ書きこみにおける混乱を避けるという
意味では有利であるが、その心配の無い読出しにおいて
は並列処理を制限するものとして不利な点である。
意味では有利であるが、その心配の無い読出しにおいて
は並列処理を制限するものとして不利な点である。
本発明の目的は、並グ（１に読出し可能なメモリの構成
全提供することにある。
全提供することにある。
このような目的全達成するために、壕ず、並夕ＩＪ読出
しの構造を記述し、そこから本発明を誘導するＯ 並列読出しの代表例として１紙の上に書かれたデータ′
！！−複数の人間が読み取る場合を考察する。
しの構造を記述し、そこから本発明を誘導するＯ 並列読出しの代表例として１紙の上に書かれたデータ′
！！−複数の人間が読み取る場合を考察する。
紙上のデータは物理的にはひとつしかなく、重複はして
いない。しかし光源から出た光は紙上で乱反射し・複数
の径路を通って各人の眼球に到達する。この過程ではデ
ータは各径路上に重複して存在する。各人は眼球に到達
している全データのうちから必要な部分を選択する。こ
の選択は他人の選択に影響されない。すなわち・ひとつ
の記憶データを複数の通信路で放送しそれらは独立に選
択されるのが基本であると考えられる。
いない。しかし光源から出た光は紙上で乱反射し・複数
の径路を通って各人の眼球に到達する。この過程ではデ
ータは各径路上に重複して存在する。各人は眼球に到達
している全データのうちから必要な部分を選択する。こ
の選択は他人の選択に影響されない。すなわち・ひとつ
の記憶データを複数の通信路で放送しそれらは独立に選
択されるのが基本であると考えられる。
木帖明では、ひとつのメモリから各アドレス対応で汲敢
本のデータ線を取り出し、これらを各プロセツザ対応の
読出し回路部に導いて１本のデータ線上の信号だけ選択
するという方式で、上記の基本構造を実現している。そ
して通信路のコストを低下させるために２データはビッ
トスライス方式で抗み出す４ｔ’ｌ成としている。
本のデータ線を取り出し、これらを各プロセツザ対応の
読出し回路部に導いて１本のデータ線上の信号だけ選択
するという方式で、上記の基本構造を実現している。そ
して通信路のコストを低下させるために２データはビッ
トスライス方式で抗み出す４ｔ’ｌ成としている。
以下１本発明の一実施例を第１図により説明する。メモ
リアレイ１は１ワードｎビツト購成でＮワード収納でき
る。ビットスライス制御回路２は信号線３上にスライス
信号を左から右（捷たは右から左）に順次送り、メモリ
アレイの全ワードの該当ビットの内容を並列にデータ線
４上に出力する。すなわち、第１ワードの第」ビットの
内容をｍ ｌ ｊで示せば・第ｊビットを励起するスラ
イス信号が入力されたときデータ線４にはｍｌ ｊ 、
ｌＴｌ２ ｊ 。
リアレイ１は１ワードｎビツト購成でＮワード収納でき
る。ビットスライス制御回路２は信号線３上にスライス
信号を左から右（捷たは右から左）に順次送り、メモリ
アレイの全ワードの該当ビットの内容を並列にデータ線
４上に出力する。すなわち、第１ワードの第」ビットの
内容をｍ ｌ ｊで示せば・第ｊビットを励起するスラ
イス信号が入力されたときデータ線４にはｍｌ ｊ 、
ｌＴｌ２ ｊ 。
ｍ３ｊ・・・、ｍＨｌが同時に出力される。
一方、メモリを読出すに１固のプロセッサは、アドレス
線５によってアドレスデコーダ６に必要なアドレスを与
える。各アドレスデコーダは相互に独立にデコードを行
い２特定のワードアドレスを出力する。このとき・Ｎ（
Ｉｆｆｉのワードのうち出力したいワード番号に対応す
る位置に１、その他は０を割当てたアドレスベクトル（
０，Ｏ，・・・、１゜・・・、０）の形でマスクレジス
タ７に与えるものとする。マスクレジスタ７１Ｃ１，ｊ
データ線４によりデータペクト／ｌ／ （ｒＴｌｔ ｊ
、 ｒｒ１２ｊ 、 ・・・、 ＩｎＮｊ ）が入力
されているから、ここでアドレスベクトルによりマスク
されて、アドレスベクトルの内容が１のワードのデータ
のみが選択され出力データ線８に出力される。
線５によってアドレスデコーダ６に必要なアドレスを与
える。各アドレスデコーダは相互に独立にデコードを行
い２特定のワードアドレスを出力する。このとき・Ｎ（
Ｉｆｆｉのワードのうち出力したいワード番号に対応す
る位置に１、その他は０を割当てたアドレスベクトル（
０，Ｏ，・・・、１゜・・・、０）の形でマスクレジス
タ７に与えるものとする。マスクレジスタ７１Ｃ１，ｊ
データ線４によりデータペクト／ｌ／ （ｒＴｌｔ ｊ
、 ｒｒ１２ｊ 、 ・・・、 ＩｎＮｊ ）が入力
されているから、ここでアドレスベクトルによりマスク
されて、アドレスベクトルの内容が１のワードのデータ
のみが選択され出力データ線８に出力される。
ビットスライス制御回路２からはスライスしているビッ
ト番号が信号線９に出力されるから・プロセッサ側では
任意のタイミングでメモリを読むことが可能である。ま
た信号線１０によりｎビットのうち任意のピット幅を指
定して出力させることにより、ワード長を変えたりデー
タ内容を制限したりできる。
ト番号が信号線９に出力されるから・プロセッサ側では
任意のタイミングでメモリを読むことが可能である。ま
た信号線１０によりｎビットのうち任意のピット幅を指
定して出力させることにより、ワード長を変えたりデー
タ内容を制限したりできる。
メモリへの書きこみは、書きこみ専用デコーダ１１１Ｃ
アドレス線１２にエリアドレスを・データ線１３にデー
タを与えることにより行う。データを与えるタイミング
は信号線９上のスライス・ビット番号を用いて書きこみ
側で制御するものとするＯ 次にメモリセルの構造を第２図を用いて説明する＠セル
はＲＳフリップフロップと呼ばれる回路を中心に構成さ
れているが、機能的に等価であればどのようなものでも
よい。通常のメモリセルと異るのはビットスライス信号
線が必要な点である。
アドレス線１２にエリアドレスを・データ線１３にデー
タを与えることにより行う。データを与えるタイミング
は信号線９上のスライス・ビット番号を用いて書きこみ
側で制御するものとするＯ 次にメモリセルの構造を第２図を用いて説明する＠セル
はＲＳフリップフロップと呼ばれる回路を中心に構成さ
れているが、機能的に等価であればどのようなものでも
よい。通常のメモリセルと異るのはビットスライス信号
線が必要な点である。
（１）書込み
１書込み信号Ｗ（ＩＪとＯ書込み信号Ｗ（０）がそれぞ
れデータ線２１．２２により与えられ・ワードアドレス
信号がアドレス線２３により、ビットスライス信号が信
号＃！２４により与えられるとフリップフロップ２５の
入力Ｓ、Ｒが定まる。Ｗ（１）＝１゜Ｗ（０）−０でワ
ードアドレスが選択され（アドレス信号−１１，かつビ
ットスライス信号；１であれば、Ｓ＝Ｏ，几＝１となる
からフリップフロップ２５には１がセットされる。逆に
Ｗ（１）＝ ０ 、 Ｗ（０）ミ１で他は同じであれば
０がセットされる。
れデータ線２１．２２により与えられ・ワードアドレス
信号がアドレス線２３により、ビットスライス信号が信
号＃！２４により与えられるとフリップフロップ２５の
入力Ｓ、Ｒが定まる。Ｗ（１）＝１゜Ｗ（０）−０でワ
ードアドレスが選択され（アドレス信号−１１，かつビ
ットスライス信号；１であれば、Ｓ＝Ｏ，几＝１となる
からフリップフロップ２５には１がセットされる。逆に
Ｗ（１）＝ ０ 、 Ｗ（０）ミ１で他は同じであれば
０がセットされる。
（２）読出し
アドレス線２３にＯを与えると５＝ｉＬ＝１となり・Ｑ
ＩＣはフリップフロップの記憶内容が出力される。この
値はビットスライス信号−０のときはＮＡＮＤゲートに
より常に１がデータ線２６に出力されるが、ビットスラ
イス信号−１のとき内容が１であればＯが、内容がＯで
あれば１が出力される。データ線２６の上でワイヤード
ＯＲが成υ立つので、その値ｍｉ を知ればデータ内容
が分る。
ＩＣはフリップフロップの記憶内容が出力される。この
値はビットスライス信号−０のときはＮＡＮＤゲートに
より常に１がデータ線２６に出力されるが、ビットスラ
イス信号−１のとき内容が１であればＯが、内容がＯで
あれば１が出力される。データ線２６の上でワイヤード
ＯＲが成υ立つので、その値ｍｉ を知ればデータ内容
が分る。
Ｑ＝Ｏである。
尚１以上の説明では書込みもビットスライスで行ってい
るが、メモリセルのＳ、几入力用ＮＡＮＤゲートへの入
力からビットスライス信号を外せば同時書込みができる
。
るが、メモリセルのＳ、几入力用ＮＡＮＤゲートへの入
力からビットスライス信号を外せば同時書込みができる
。
本発明によればひとつのメモリを複数のプロセッサが同
時に読むことができるので、並列計ｎ機構成の自由度が
高くなるという効果がある。読み出しには、アドレスの
デコードを含めてｎ＋−１サイクルの時間を要する。通
常のメモリは２サイクルで読み出せると仮定すれば１本
発明のメモリが高速性において通常のメモＩＪ ｉ浚ぐ
ためには、プロセッサ数Ｎとワード長ｎの関係が ２Ｎ＞ｎ＋１ を満足していなくてはならない。ｎ＝１６ではＮは９以
上・ｎ＝３２でｆｌ”！ＮＩ’！１７以上となる。しか
し、通常のメモリに対し同時アクセス要求が出される場
合には競合を回避するために制御を行わなくてはならな
い。このためにさらに２サイクルを要すると考えると上
式は４Ｎ＞ｎ＋１となり。
時に読むことができるので、並列計ｎ機構成の自由度が
高くなるという効果がある。読み出しには、アドレスの
デコードを含めてｎ＋−１サイクルの時間を要する。通
常のメモリは２サイクルで読み出せると仮定すれば１本
発明のメモリが高速性において通常のメモＩＪ ｉ浚ぐ
ためには、プロセッサ数Ｎとワード長ｎの関係が ２Ｎ＞ｎ＋１ を満足していなくてはならない。ｎ＝１６ではＮは９以
上・ｎ＝３２でｆｌ”！ＮＩ’！１７以上となる。しか
し、通常のメモリに対し同時アクセス要求が出される場
合には競合を回避するために制御を行わなくてはならな
い。このためにさらに２サイクルを要すると考えると上
式は４Ｎ＞ｎ＋１となり。
ｎ＝１６．３２ではそれぞれＮ＝５．９となり５また本
方式では競合回避制御回路も不要であるという利点があ
る。
方式では競合回避制御回路も不要であるという利点があ
る。
第１図は並列読出し可能メモリの全体構成図。
第２図はメモリセルの構造図である。
１・・・メモリアレイ、２・・・ビットスライス制御回
路。 ３・・・信号線、４・・・データ線、５・・・アドレス
線、６・°・アドレスデコーダ、７・・・マスクレジス
タ、８・・・出力データ線−９，１０・・・信号線、１
１・・・−Ｍ込み専用デコーダ・１２・・・アドレス線
、１３・・・データ線、２１．２２・・・データ線、２
３・・・アドレス線、２４・・・信号線、２５・・・フ
リップフロップ、２６・・・第 １ 目 第 ２ 日
路。 ３・・・信号線、４・・・データ線、５・・・アドレス
線、６・°・アドレスデコーダ、７・・・マスクレジス
タ、８・・・出力データ線−９，１０・・・信号線、１
１・・・−Ｍ込み専用デコーダ・１２・・・アドレス線
、１３・・・データ線、２１．２２・・・データ線、２
３・・・アドレス線、２４・・・信号線、２５・・・フ
リップフロップ、２６・・・第 １ 目 第 ２ 日
Claims (1)
- １、 ワードｎビット構成のメモリの内容を端から順に
全ワード並列１／ＣＩビツトずつ読み出すことのできる
ビットスライス制御回路つきメモリと、アドレスデコー
ターにより特定ワードアドレスを指定してそのデータの
みを出力し、他のアドレスのデータはマスクするＪｃみ
出し回路を複数個備えることを特徴とする、並列読出し
可能メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025016A JPS60170087A (ja) | 1984-02-15 | 1984-02-15 | 並列読出し可能メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025016A JPS60170087A (ja) | 1984-02-15 | 1984-02-15 | 並列読出し可能メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60170087A true JPS60170087A (ja) | 1985-09-03 |
Family
ID=12154112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025016A Pending JPS60170087A (ja) | 1984-02-15 | 1984-02-15 | 並列読出し可能メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170087A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252487A (ja) * | 1987-10-29 | 1992-09-08 | Texas Instr Inc <Ti> | メモリ |
| US20110055497A1 (en) * | 1997-10-09 | 2011-03-03 | Mips Technologies, Inc. | Alignment and Ordering of Vector Elements for Single Instruction Multiple Data Processing |
-
1984
- 1984-02-15 JP JP59025016A patent/JPS60170087A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252487A (ja) * | 1987-10-29 | 1992-09-08 | Texas Instr Inc <Ti> | メモリ |
| US20110055497A1 (en) * | 1997-10-09 | 2011-03-03 | Mips Technologies, Inc. | Alignment and Ordering of Vector Elements for Single Instruction Multiple Data Processing |
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