JPH03113897A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に内容参照用セル
（ＣＡＭ；Ｃｏｎｔｅｎｔ　　Ａｄｄｒｅｓｓａｂｌｅ
　　Ｍｅｍｏｒｙ）に関する。

［従来の技術］ 第５図は従来のＣＡＭシステムの一例を示すブロック図
である。図において、行方向および列方向に沿って複数
のＣＡＭセルセルがマトリクス状に配置されている。な
お、第５図では、４行４列に配置されたＣＡＭセルセル
を一例として示している。

各行のＣＡＭセルにはそれぞれワード線ＷＬが共通接続
されている。４本のワード線ＷＬのそれぞれの一端はデ
コーダＤＣＩに接続されている。

このデコーダＤＣＩは入力されるアドレス情報ＡＯ１Ａ
１に基づいていずれか１本のワード線ＷＬを選択する。

また、各列のＣＡＭセルセルにはそれぞれビット線ＢＬ
および丁ｒが共通接続される。

これらビット線ＢＬおよび丁τのそれぞれの一端は入出
力回路Ｉ０１に接続されている。さらに、各行のＣＡＭ
セルセルにはそれぞれマツチ線ＭＬが共通接続されてい
る。各マツチ線ＭＬの終端には一致／不一致検出回路Ｍ
が設けられている。これら一致／不一致検出回路Ｍは、
各行においてビット線ＢＬ、ＢＬ上の参照情報とＣＡＭ
セルセルに記憶保持された情報との一致、不一致を検出
する回路である。また、各ワード線ＷＬの他端にはセレ
クタＳＬが設けられている。これらセレクタＳＬは、対
応のワード線ＷＬと一致／不一致検出回路Ｍの出力との
いずれかを選択する回路である。

一方、上記ＣＡＭセルＣＣと１対１に対応してＲＡＭセ
ルセルが４行４列に配置されている。これらＲＡＭセル
セルで構成されるアレイ２０は、上記ＣＡＭセルＣＣで
構成されるアレイ１０と同様に、各行のＲＡＭセルセル
にそれぞれワード線ＷＬが共通接続され、各列のＲＡＭ
セルセルにそれぞれビット線ＢＬおよび丁ｒが共通接続
されている。前述の各セレクタＳＬの出力はそれぞれこ
のＲＡＭセルのアレイ２０における対応のワード線ＷＬ
に与えられる。また、各ビット線ＢＬ、ＴＴの一端は入
出力回路ＩＯ２に接続されている。

第６図は、第５図における点線で囲まれた部分３０の詳
細を示す回路図である。図示のごとく、１つのＣＡＭセ
ルセルは、トランスファトランジスタＴＷＩ、ＴＷ２、
メモリセルＭＣおよび比較回路ＣＯＮを含む。トランス
ファトランジスタＴＷ１はワード線ＷＬおよびビット線
ＢＬに接続されている。トランスファトランジスタＴＷ
２はワード線ＷＬおよびビット線■τに接続されている
。

メモリセルＭＣは、トランスファトランジスタＴＷ１お
よびＴＷ２の間に逆並列に接続された２つのインバータ
からなる。比較回路ＣＯＮはトランジスタＴｒｉ〜Ｔｒ
４により構成される。なお、第６図において用いられる
トランジスタはすべてＮチャネル型のＭＯＳ）ランジス
タである。

次に、第５図および第６図に示す従来例の動作を第７図
に示すタイムチャートを参照しながら説明する。

まず、ＣＡＭセルセルのメモリセルＭＣに情報を書込む
場合の動作を説明する。ビット線ＢＬに“Ｈｉｇｈ”　
（以下、“Ｈｏと略す）の電位を与え、ビット線ＢＬに
“Ｌｏｗ　　（以下、“Ｌ”と略す）の電位を与え、ワ
ード線ＷＬに“Ｈ”の電位を与えた後、ワード線ＷＬの
電位を“Ｌ”にする。それにより、点ａは“Ｈ”の電位
に保持され、点すは“Ｌｏの電位に保持される。この状
態を、メモリセルＭＣに１′の情報が書込まれた状態と
称する。この状態ではトランジスタＴｒｉはオフし、ト
ランジスタＴｒ２はオンしている。

一方、ワード線ＷＬの電位を“Ｈ”にして、ビット線Ｂ
Ｌに“Ｌ”の電位を与え、ビット線ＢＬに“Ｈｏの電位
を与えた後、ワード線ＷＬの電位を“Ｌｏにする。それ
により、点ａの電位はＬ”に保持され、点すの電位は“
Ｈ”に保持される。

この状態を、メモリセルＭＣに“０”の情報が書込まれ
た状態と称する。この状態では、トランジスタＴｒｉは
オンし、トランジスタＴｒ２はオフしている。

次に、各ＣＡＭセルＣＣに記憶される情報を参照する場
合の動作を説明する。なお、以下の説明では、参照する
ＣＡＭセルセルのメモリセルＭＣに“１″の情報が記憶
保持されているものとする。

まず、第６図に示すプリチャージトランジスタ’ｒｐの
ゲートに所定時間だけ“Ｈ“の制御信号φが与えられる
。これにより、このプリチャージトランジスタＴｐがオ
ンとなり、マツチ線ＭＬがプリチャージされる。次に、
ビット線ＢＬ、ＢＬに参照したい情報が入力される。今
、この参照情報として０′が与えられたとすると（すな
わち、ビット線ＢＬに′Ｌ”の電位が与えられ、ビット
線ＢＬに“Ｈｏの電位が与えられたとすると）、トラン
ジスタＴｒ３はオフし、トランジスタＴ「４はオンする
。したがって、トランジスタＴｒ２゜Ｔｒ４を介してマ
ツチ線ＭＬのプリチャージ電荷が基準電位源としての接
地ラインに引き抜がれる（第７図参照）。

一方、ビット線ＢＬ、ＢＬに参照情報として“１°が与
えられたとすると（すなわち、ビット線ＢＬに“Ｈ″の
電位が与えられ、ビット線丁τに“Ｌｏの電位が与えら
れたとすると）、トランジスタＴｒ３はオンし、トラン
ジスタＴｒ４はオフする。そのため、同一行における他
のＣＡＭセルセルのメモリセルＭＣの記憶情報も参照情
報と一致したとすると、マツチ線ＭＬの電位は保持され
、ドライバＤからなる一致／不一致検出回路を通じてＲ
ＡＭセルＲＣ側の対応のワード線ＷＬに一致情報が与え
られる。この場合、セレクタＳＬが一致／不一致検出回
路の出力を選択していれば対応のワード線ＷＬに属する
各ＲＡＭセルＲＣから、予め設定された記憶情報が読出
されて入出力回路１０２を介して外部へ出力される。

上記のように、メモリセルＭＣの記憶情報とビット線Ｂ
Ｌ、ＢＬを介して与えられる参照情報とが一致しない場
合にはマツチ線ＭＬの電位が接地され、逆に、それらが
一致した場合にはマツチ線ＭＬの電位がプリチャージ電
位に保たれる。この動作は、参照すべきＣＡＭセルセル
におけるメモリセルＭＣに“０“の情報が記憶保持され
ている場合も同様である。

一方、セレクタＳＬが、ＣＡＭセルのアレイ１０内のワ
ード線ＷＬを選択していた場合には、第５図のＣＡＭシ
ステム全体が通常のＲＡＭと同様に動作する。この場合
、ＣＡＭセルのアレイ１０内のワード線ＷＬとＲＡＭセ
ルのアレイ２０内のワード線ＷＬとがつながるので、（
４＋４）ビット×４ワードのＲＡＭアレイが構成される
ことになる。これにより、ＣＡＭセルのアレイｌＯおよ
びＲＡＭセルのアレイ２０の同一のワードに対する続出
および書込が同時に可能となる。

［発明が解決しようとする課題］ 上記のように従来のＣＡＭシステムにおいては、ＣＡＭ
セルのアレイ１０に参照情報を与えることによつてＲＡ
Ｍセルのアレイ２０の内容を参照することができる。す
なわち、アレイ１０からアレイ２０の方向の連想が可能
である。しかしながら、アレイ２０に参照情報を与える
ことによってアレイ１０の内容を参照することはできな
い。

この発明は上記のような問題点を解消するためになされ
たもので、少なくとも２つのアレイ間で相互参照ができ
る半導体記憶装置を提供することを目的とする。

［課題を解決するための手段］ この発明にかかる半導体記憶装置は、複数の内容参照用
セルをそれぞれ含む少なくとも２つの連想メモリアレイ
および選択手段を備える。

各内容参照用セルは、情報を記憶するメモリセル、およ
び与えられる参照情報とメモリセルに記憶されている情
報とを比較する比較手段を含む。

選択手段は、連想メモリセルアレイの１つに属する内容
参照用セルにおける比較結果に基づいて連想メモリセル
アレイの他の１つに属する内容参照用セルをアクセスし
、連想メモリセルアレイの前記他の１つに属する内容参
照用セルにおける比較結果に基づいて連想メモリセルア
レイの前記１つに属する内容参照用セルをアクセスし、
または連想メモリセルアレイの少なくとも１つに属する
内容参照用セルをランダムにアクセスする。

［作用］ この発明にかかる半導体記憶装置においては３つの動作
モードが可能となる。第１のモードでは、連想メモリセ
ルアレイの１つに属する内容参照用セルにおける比較結
果に基づいて連想メモリセルアレイの他の１つに属する
内容参照用セルがアクセスされる。すなわち、１つの連
想メモリセルアレイに参照情報を与えることによって他
の１つの連想メモリセルアレイの内容が参照される。

第２のモードでは、連想メモリセルアレイの前記他の１
つに属する内容参照用セルにおける比較結果に基づいて
連想メモリセルアレイの前記１つに属する内容参照用セ
ルがアクセスされる。すなわち、前記他の１つの連想メ
モリセルアレイに参照情報を与えることによって前記１
つの連想メモリセルアレイの内容が参照される。

第３のモードでは、連想メモリセルアレイの少なくとも
１つに属する内容参照用セルがランダムにアクセスされ
る。すなわち、各連想メモリセルアレイがＲＡＭアレイ
として動作する。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第１図において、ＣＡＭアレイ１および２の各々は、行
方向および列方向に沿ってマトリクス状に配置された複
数のＣＡＭセルセルを含む。なお、第１図では、４行４
列に配置されたＣＡＭセルセルを一例として示している
。

ＣＡＭアレイ１内の第１行〜第４行のＣＡＭセルセルに
はそれぞれワード線ＷＬＩＯ〜ＷＬ１３が共通接続され
ている。それらのワード線ＷＬＩＯ〜ＷＬ１３の一端は
デコーダＤＣＩに接続されている。このデコーダＤＣＩ
は、入力されるアドレス情報ＡＯ，ＡＩに基づいて、い
ずれか１本のワード線を選択する。また、ＣＡＭアレイ
２内の第１行〜第４行のＣＡＭセルセルにはそれぞれワ
ード線ＷＬ２０〜ＷＬ２３が共通接続されている。

それらのワード線ＷＬ２０〜ＷＬ２３の一端はデコーダ
ＤＣ２に接続されている。このデコーダＤＣ２は、入力
されるアドレス情報Ａ２．Ａ３Ｊ、［づいて、いずれか
１本のワード線を選択する。

ＣＡＭアレイ１内のワード線ＷＬ　１０〜ＷＬ１３の他
端はそれぞれセレクタＳＬＯ〜ＳＬ３に接続されている
。また、ＣＡＭアレイ２内のワード線ＷＬ２０〜ＷＬ２
３の他端もそれぞれセレクタＳＬＯ〜ＳＬ３に接続され
ている。

また、ＣＡＭアレイ１内の第１行〜第４行のＣＡＭセル
セルにはそれぞれマツチ線ＭＬＩＯ〜ＭＬ１３が共通接
続されている。マツチ線ＭＬＩＯ〜ＭＬ１３の終端は、
一致／不一致検出回路Ｍを介してそれぞれセレクタＳＬ
Ｏ〜ＳＬ３に接続されている。ＣＡＭアレイ２内の第１
行〜第４行のＣＡＭセルセルにはそれぞれマツチ線ＭＬ
２０〜ＭＬ２３が共通接続されている。マツチ線ＭＬ２
０〜ＭＬ２３の終端は、一致／不一致検出回路Ｍを介し
てそれぞれセレクタＳＬＯ〜ＳＬ３に接続されている。

各一致／不一致検出回路Ｍは、各行においてビット線Ｂ
Ｌ、ＢＬ上の参照情報とＣＡＭセルセルに記憶保持され
た情報との一致、不一致を横比する回路であり、たとえ
ばバッファ回路により構成されている。

ＣＡＭアレイ１内の４列のＣＡＭセルセルにはそれぞれ
ビット線ＢＬ、ＢＬが共通接続される。

これらのビット線ＢＬ、ＢＬは入出力回路１０１に接続
されている。ＣＡＭアレイ２内の４列のＣＡＭセルセル
にはそれぞれビット線ＢＬ、ＢＬが共通接続されている
。これらのビット線ＢＬ、ＢＴの一端は入出力回路１０
２に接続されている。

入出力回路１０１を介してＣＡＭアレイ１内のビット線
ＢＬ、ＢＴに対して情報が入出力される。

また、入出力回路１０２を介してＣＡＭアレイ２内ノビ
ット線ＢＬ、ＢＬに情報が入出力される。

第１図における点線で囲んだ部分３の詳細な回路は、第
６図に示される回路と同様である。また、ＣＡＭセルセ
ルの動作は、第６図および第７図を参照して説明した動
作と同様である。

次に、セレクタＳＬＯ〜ＳＬ３の構成および動作につい
て説明する。まず、第２図を参照しながら、セレクタの
基本的な動作について説明する。

第２図の回路は、たとえばＫｏｈｏｎｅｎ著「Ｃｏｎｔ
ｅｎｔ−Ａｄｒｅｓｓａｂｌｅ　　　Ｍｅｍ。

ｒ　ｉ　ｅｓＪに示されている。

ＪＫフリップフロップＦＦ０−ＦＦ２のＪ入力端子Ｊに
は、一方のＣＡＭアレイのマツチ線が接続される。ＪＫ
フリップフロップＦＦＯ〜ＦＦ２のクロック入力端子Ｃ
にはセレクト信号５ＥＬＬが与えられる。ＪＫフリップ
フロップＦＦＯ〜ＦＦ２の出力端子は、他方のＣＡＭア
レイのワード線に接続される。

初期状態では、ＪＫフリップフロップＦＦＯ〜ＦＦ２の
Ｊ入力端子Ｊおよびに入力端子にの電位は“Ｌ”に設定
されている。内容参照時には、ＪＫフリップフロップＦ
ＦＯ〜ＦＦ２のクロック端子Ｃにクロック信号からなる
セレクト信号５ＥＬ１を与える。これにより、ＪＫフリ
ップフロップＦＦＯ〜ＦＦ２に、マツチ線の情報Ｍ０〜
Ｍ２が取込まれる。たとえば、マツチ線の情報Ｍ。が′
Ｈ“のときには、ＪＫフリップフロップＦＦＯからの出
力信号Ｏ８が“Ｈ”となる。それにより、対応のワード
線の電位が“Ｈ”となり、そのワード線に接続されるＣ
ＡＭセルからそれぞれ対応のビット線に情報が読出され
る。

同様に、マツチ線の情報Ｍ、が“Ｈ”のときには、ＡＮ
ＤゲートＧ１からの出力信号Ｏ５が“Ｈ”となる。また
、マツチ線の情報Ｍ２が“Ｈ”のときには、ＡＮＤゲー
トＧ２からの出力信号０２が“Ｈ”となる。

次に、複数のマツチ線の情報Ｍ。−Ｍ２が同時に“Ｈ”
となる場合には、次に示すように、出力信号Ｏ８〜０．
がクロック信号（セレクト信号５ＥＬＬ）に応答して順
次“Ｈ”となる。１回目のクロック信号に応答して出力
信号Ｏ８が“Ｈ″となると、ＡＮＤゲートＧ１の一方の
入力が“Ｌ”となるので、出力信号Ｏ７は“Ｌ″となる
。このとき、ＯＲゲートＧ４の出力はＨ”となるので、
ＡＮＤゲートＧ２の一方の入力が′Ｌ”となり、出力信
号０２もＬ”となる。また、ＯＲゲートＧ５の出力は“
Ｈ”となるので、ＡＮＤゲートＧ３の一方の入力は“Ｌ
″となり、出力信号Ｏ８は′Ｌ″となる。

次に、２回目のクロック信号に応答して、ＪＫフリップ
プロップＦＦＯの出力信号０゜が′Ｌ＃に反転する。そ
れにより、ＡＮＤゲートＧ１からの出力信号Ｏ４が“Ｈ
”となる。このとき、ＯＲゲートＧ４からの出力信号は
“Ｌ″である。そのため、ＡＮＤゲートＧ２からの出力
信号０２およびＡＮＤゲートＧ３からの出力信号Ｏ８は
“Ｌ′を保つ。

次に、３回目のクロック信号に応答して出力信号０２が
“Ｈ“となる。

このように、一方のＣＡＭアレイの複数行において、参
照情報と記憶情報とが一致した場合には、その一方のＣ
ＡＭアレイ内において“Ｈ”となっているマツチ線に対
応する他方のＣＡＭアレイ内のワード線が、セレクト信
号５ＥＬＬに応答して順次“Ｈ”となる。

第２図に示される回路を２組準備することにより、第１
図に示されるセレクタＳＬＯ〜ＳＬ３を構成することも
可能である。しかし、次に示す回路によりセレクタを構
成すると、素子数を減少させることか可能となる。

第３図は、セレクタの具体的な回路構成の一例を示す図
である。

第３図の回路では、ＪＫフリップフロップＦＦＯ〜ＦＦ
２、ＡＮＤゲー）Ｇｌ、Ｇ２およびＯＲゲートＧ４．Ｇ
５からなる第２図と同様の回路に、インバータＧ１０、
ＪＫフリップフロップへの入力を選択する選択回路ＳＯ
〜Ｓ２、およびＪＫフリップフロップの出力を分岐する
分岐回路ＢＯ〜Ｂ２が設けられている。

選択回路ＳＯは、ＡＮＤゲートＧｌｌ、Ｇ１２およびＯ
Ｒゲート０１３を含み、セレクト信号５ＥＬ２に応答し
てマツチ線ＭＬＩＯ，ＭＬ２０の一方をＪＫフリップフ
ロップＦＦＯの入力として選択する。選択回路Ｓ１は、
ＡＮＤゲートＧ２１゜Ｇ２２およびＯＲゲートＧ２３を
含み、セレクタ信号５ＥＬ２に応答してマツチ線ＭＬＩ
Ｉ、ＭＬ２１の一方をＪＫフリップフロップＦＦＩの入
力として選択する。選択回路Ｓ２は、ＡＮＤゲートＧ３
１．Ｇ３２およびＯＲゲートＧ３３を含み、セレクト信
号５ＥＬ２に応答してマツチ線ＭＬＩ２、ＭＬ２２の一
方をＪＫフリップフロップＦＦ２の入力として選択する
。

分岐回路ＢＯは、ＡＮＤゲー）Ｇ１４．Ｇ１５を含み、
セレクト信号５ＥＬ２に応答してＪＫフリップフロップ
ＦＦＯの出力をワード線ＷＬ　１０゜ＷＬ２０の一方に
与える。分岐回路Ｂ１は、ＡＮＤゲートＧ２４．Ｇ２５
を含み、セレクト信号５ＥＬ２に応答してＪＫフリップ
フロップＦＦＩの出力をワード線ＷＬＩ　１．ＷＬ２１
の一方に与える。分岐回路Ｂ２は、ＡＮＤゲートＧ３４
．Ｇ３５を含み、セレクト信号５ＥＬ２に応答してＪＫ
フリップフロップＦＦ２の出力をワード線ＷＬＩ２、Ｗ
Ｌ２２の一方に与える。

ＪＫラフリップフロップＦＦ０選択回路ＳＯおよび分岐
回路ＢＯが第１図のセレクタＳＬＯを構成する。また、
ＪＫフリップフロップＦＦＩ、ＡＮＤゲートＧ１、選択
回路Ｓ１および分岐回路Ｂ１がセレクタＳＬ１を構成す
る。さらに、ＪＫフリップフロップＦＦ２、ＡＮＤゲー
トＧ２、ＯＲゲートＧ４、選択回路Ｓ２および分岐回路
Ｂ２がセレクタＳＬ２を構成する。なお、第３図には、
セレクタＳＬ３に相当する部分の構成が示されていない
が、セレクタＳＬ３の構成もセレクタＳＬ２の構成と同
様である。

第３図の回路によれば、第４図に示すように、モード１
、モード２およびモード３の３つのモードが可能となる
。

セレクト信号５ＥＬ２を“Ｈ”としてセレクト信号５Ｅ
ＬＬをクロック信号とすると、第１図のＣＡＭシステム
はモード１に設定される。モード１では、ＣＡＭアレイ
１に与えられる参照情報に基づいてＣＡＭ２に対してア
クセスが行なわれる。

たとえば、第１図の入出力回路１０１を介して入力され
た参照情報ＤＯ〜Ｄ３によりＣＡＭアレイ１内のマツチ
線ＭＬＩＩの電位が“Ｈ”となると、ＣＡＭアレイ２内
のワード線ＷＬ２１の電位が“Ｈ”に立上がる。これに
より、ワード線ＷＬ２１に接続されるＣＡＭセルセルか
ら記憶情報Ｄ４〜Ｄ７がそれぞれビット線ＢＬ、ＢＬに
読出されて入出力回路■０２を介して出力される。

セレクト信号５ＥＬ２をＬ”としてセレクト信号５ＥＬ
Ｌをクロック信号とすると、ＣＡＭシステムはモード２
に設定される。モード２では、ＣＡＭアレイ２に入力さ
れた参照情報に基づいてＣＡＭアレイ１に対してアクセ
スが行なわれる。

たとえば、入出力回路１０２を介してＣＡＭアレイ２に
与えられた参照情報Ｄ４〜Ｄ７によりＣＡＭアレイ２内
のマツチ線ＭＬ２１の電位が“Ｈ“となると、ＣＡＭア
レイ１内のワード線ＷＬ１１の電位が′Ｈ”に立上がる
。これにより、ワード線ＷＬ１１に接続されるＣＡＭセ
ルセルから記憶情報ＤＯ〜Ｄ３がそれぞれビ・ント線Ｂ
Ｌ、ＢＬＩ：読出されて入出力回路Ｉ０１を介して出力
される。

セレクト信号５ＥＬ１を“Ｌ”に保持すると、ＣＡＭシ
ステムはモード３に設定される。モード３では、ＣＡＭ
アレ・イ１および２がＲＡＭとして動作する。この場合
、デコーダＤＣ１は、アドレス情報ＡＯ，ＡＩに応答し
てＣＡＭアレイ１内のワード線のいずれかを選択する。

この選択されたワード線に接続されるＣＡＭセルセルに
対して、入出力回路Ｉ０１を介して情報の読出または書
込が行なわれる。一方、デコーダＤＣ２はアドレス情報
Ａ２．Ａ３に応答してＣＡＭアレイ２内のワード線のい
ずれかを選択する。この選択されたワード線に接続され
るＣＡＭセルセルに対して、入出力回路１０２を介して
情報の読出または書込が行なわれる。

アドレス情報ＡＯ，Ａ２とアドレス情報ＡＩ。

八３が同じであるときには、ＣＡＭアレイ１およびＣＡ
Ｍ２において同一行のワード線が選択され、入出力回路
１０１および１０２を介して情報の書込および読出が可
能となる。

なお、上記実施例では、ＣＡＭアレイ１および２の各々
が４ビツト×４ワードのアレイに構成されているが、Ｃ
ＡＭアレイの各々は任意のビット数および任意のワード
数に構成することが可能である。

また、ＣＡＭアレイ１および２におけるワード数が互い
に同じであれば、それらにおけるビット数が互いに異な
っていてもよい。

さらに、上記実施例では２つのＣＡＭアレイが用いられ
ているが、この発明は３つ以上のＣＡＭアレイを有する
ＣＡＭシステムにも適用することが可能である。

［発明の効果］ 以上のようにこの発明によれば、連想メモリセルアレイ
の１つにおける比較結果に基づいて連想メモリセルアレ
イの他の１つをアクセスすることができるだけでなく、
連想メモリセルアレイの他の１つにおける比較結果に基
づいて連想メモリセルアレイの１つをアクセスすること
ができる。したがって、複数の連想メモリセルアレイ間
においでＦＪＡＴｔに参照動作を行なうことが可能とな
る。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＣＡＭシステムの構
成を示すブロック図である。第２図はセレクタの基本的
な動作を説明するための回路図である。第３図は第１図
に含まれるセレクタの具体的な回路構成を示す図である
。第４図は第１図のＣＡＭシステムの３つのモードを説
明するための図である。第５図は従来のＣＡＭシステム
の構成を示すブロック図である。第６図はＣＡＭセルの
構成を示す回路図である。第７図は第５図および第６図
に示すＣＡＭシステムの動作を説明するためのタイミン
グチャートである。 図において、１，２はＣＡＭアレイ、ＣＣはＣＡＭセル
、ＷＬ１１〜ＷＬ２３はワード線、ＢＬ。 ＢＬはビット線、ＭＬＩＩ〜ＭＬ２３はマツチ線、Ｍは
一致／不一致検出回路、ＳＬＯ〜ＳＬ３はセレクタ、Ｄ
ＣＩ、ＤＣ２はデコーダである。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 　複数の内容参照用セルをそれぞれ含む少なくとも２つ
   の連想メモリセルアレイと選択手段とを備え、 前記各内容参照用セルは、情報を記憶するメモリセル、
   および与えられる参照情報と前記メモリセルに記憶され
   ている情報とを比較する比較手段を含み、 前記選択手段は、前記連想メモリセルアレイの１つに属
   する内容参照用セルにおける比較結果に基づいて前記連
   想メモリセルアレイの他の１つに属する内容参照用セル
   をアクセスし、前記連想メモリセルアレイの前記他の１
   つに属する内容参照用セルにおける比較結果に基づいて
   前記連想メモリセルアレイの前記１つに属する内容参照
   用セルをアクセスし、または前記連想メモリセルアレイ
   の少なくとも１つに属する内容参照用セルをランダムに
   アクセスする、半導体記憶装置。