JPS60136097A - 連想メモリ装置 - Google Patents

連想メモリ装置

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JPS60136097A
JPS60136097A JP58242012A JP24201283A JPS60136097A JP S60136097 A JPS60136097 A JP S60136097A JP 58242012 A JP58242012 A JP 58242012A JP 24201283 A JP24201283 A JP 24201283A JP S60136097 A JPS60136097 A JP S60136097A
Authority
JP
Japan
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word
line
cam
array
selector
Prior art date
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JP58242012A
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English (en)
Inventor
Kunio Uchiyama
邦男 内山
Tadahiko Nishimukai
西向井　忠彦
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Family has litigation
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Priority to KR1019840008078A priority patent/KR930008493B1/ko
Priority to US06/683,611 priority patent/US4646271A/en
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ＶＬＳＩに適した連想メモリ装置に関する。
〔発明の背景〕
連想メモリ（Ａ　５ｓｏｃｉａｔ　ｉｖｅ　Ｍｅｍｏｒ
ｙ、あるいは、Ｃｏｎｔｅｎｔ　Ａ、ｄｄｒｅｓｓａｂ
ｌｅ　Ｍｅｍｏｒｙ、以下ＣＡＭと略す）は、一致をと
りたい内容によって内部全アドレスするメモリである。
このＣＡＭは、複数のデータを並列に検案する時に有効
である。計算機の分野では、キャッシュメモリのアドレ
スアレイ、アドレス変換用（Ｄ　’Ｉ’ＬＢ　（Ｔｒａ
ｎｓｌａｔｉｏｎ　ＬｏｏｋａｓｉｄｅＢｕｆｆｅｒ）
など、各棟の利用分野が考えられる。しかし、ＣＡＭの
ビット当りのコストは、通常の座標によってアドレスす
るランダムアクセスメモリ（Ｒａｎｄｏｍ　Ａｃｃｅｓ
ｓ　Ｍｅｍｏｒｙ、以下ＲＡＭと略す）よりも高いため
に現状では余り利用されていないが、ＬＳＩの果積度向
上に伴ない、今後は多方面に使用される可能性を持って
いる。
、第１図にＣＡＭを用いた従来の連想メモリ装置を示す
。１００．１２０は、それぞれＣＡＭ、　ＲＡＭのアレ
イ部分でおる。１１０ａ〜１１０ｎのＣＡＭの各ワード
には、検索されるキーが格納されている。
１２０ａ〜１２０ｎのＲ，ＡＭの各ワードには、ＣＡＭ
に格納されている各キーに対応したデータが格納されて
いる。ＣＡＭとＲＡＭの各ワードは、信号線１３０ａ〜
１３０ｎにより直接接続されている。この信号線はＣＡ
Ｍ側から見るとワード−数組であり、ＲＡＭ側から見る
とワード選択線になっている。信号線１４０より、検索
したいキーを入力すると、ＣＡＭの各ワードに格納され
たキーと並列に比較され、一致したワードのワード−数
組がアサートされる。これにより、対応するＲＡＭのワ
ード選択線がアサートされ、一致キーに属するデータが
ＲＡＭより、信号線１５０を介して読出される。
このようなメモリ装置において、第１の欠点は、ＣＡＭ
およびＲ，ＡＭに同時にキーおよびデータを格納するこ
とができないことである。すなわち、−担ＣＡＭのワー
ドにキーを格納後、信号線１４０に同一キーを入力する
ことによりＲＡＭのワード選択線を選択した後、Ｒ，Ａ
Ｍのワードにデータを書込む必要がある。第２の欠点は
、ＲＡＭのワード選択線がＣＡＭのワード−数組と直接
接続されているために、座標によってＲＡＭをアドレス
することが不可能なことである。
〔発明の目的〕
本発明の目的は、従来装置の欠点を補ない、かつ、従来
装置に比ベハードウエアの増加が少量であり、ＶＬＳＩ
化に適した規則構造を持つ連想メモリ装置を提供するこ
とにある。
〔発明の概要〕
本発明では、従来装置の欠点を補なうために、ＣＡＭ側
のワード一致線とＲＡＭ側のワード選択線の間にセレク
タを設け、セレクタ入力の一方をＣＡＭのワード−数組
とし、他方をＣＡＭのワード選択線とし、セレクタ出力
をＲＡＭのワード選択線につなぐ構成にした。この構成
において、セレクタ入力のワード−数組側を選択するこ
とにより、該装置を連想メモリを生かして使用すること
ができ、また、セレクタ入力のワード選択線側を選択す
ることにより、装置全体をＲ／ＡＭとして使用できる様
にすることを特徴とする。
〔発明の実施例〕
以下、本発明の一実施例を図面によシ詳細に説明する。
第２図は、連想メモリ装置の全体構成を示した図である
。この装置はＣＡＭアレイ２１０、！：ＲＡＭアレイ２
２０の２つのアレイ部ヲ持つ。
ＣＡＭアレイはｔピットＸｎワード構成であり、各ビッ
トは１つのＣＡＭセル２３０かう成ル。
ＣＡＭアレイの各ワードは、を個のＣＡＭセル２３０で
構成され、各セルはワード単位ＫＣＡＭ側ワード選択線
２５０　（Ｗｏ−Ｗｎ）と、ワード−数組２６０に接続
されている。ワード−数組２６０の一端には負荷ＭＯ８
）ランジスタ３００が接続の各セル２３０は、ビットご
とにデータ線３１０（ＡＯ，Ａｏ〜Ａｔ、Ａ７）に接続
される。各ビットのデータ線は、極性の異なる２本の線
から成る。
一方、ＲＡＭアレイ２２０はｍピットＸｎワード構成で
あり、各ビットは１つのＲＡＭセル２４０から成る。Ｒ
ＡＭアレイ２４０の各ワードは、ｍ個のＲＡＭセル２４
０で構成され、各セルはワード単位にＲ，ＡＭ側ワード
選択線（Ｘｏ　−Ｘｎ　）　２７０に接続されている。
また、ＲＡＭアレイ２２０の各セル２４０は、ビットご
とにデータ線（Ｄｏ。
Ｄｏ〜Ｄｍ、　止）３２０に接続されている。各ビット
のデータ線は、極性の異なる２本の線から成る。
ＣＡＭアレイ２１０とＲＡＭアレイ２２０の間には、２
入力ｎビツトのセレクタ２８０がある。
セレクタ２８０の各ビットは、ＣＡＭアレイ２１０、Ｒ
ＡＭアレイ２２０のワードに対応させる。セレクタ２８
０の１つの入力は、ＣＡＭアレイ２１０のワード−数組
２６０が接続され、他方の入力には、ＣＡＭ側ワード選
択線２５０が接続される。
セレクタ２８０の出力は、Ｒ，ＡＭ側ワード選択線２７
０に接続される。セレクタ２８０の入力選択は、セレク
タ制御線（以下、ＳＣという）２９０によって制御され
る。すなわち、５Ｃ２９０がアサートされると、ワード
一致線２６０側が選択され、５Ｃ２９ｏ７８／ネゲ−１
卜されると、ＣＡＭ側ワード選択線２５０側が選択され
る。
以上、該装置の構成は規則的であり、ＬＳＩで実現し易
い構造となっている。
第３図、第４図は、それぞれＣＡＭセル２３０とＲＡＭ
セル２４０の回路例を示したものである。
第３図のＭＯＳ）ランジスタＴ、〜ＴＩＮ第４図のＴｏ
〜’Ｉ’１４はスタティックなフリップ・フロップを構
成し、１ビツトのデータが格納される。このデータは、
ＣＡＭ側ワード選択線（Ｗｉ）２５０．あるいは、Ｒ，
Ａ　Ｍ側ワード選択線（Ｘｉ）２７０をアサートするこ
とにより、ＭＯＳトランジスタＴｏ。
Ｔ１゜、あるいは、Ｔｌｌ、Ｔ１６がオン状態になシ、
データ線（Ａｊ、Ａｊ）　３１０、アルイハ、データ線
（Ｄｋ、ｎ０ａ２ｏより読出される。書込む場合には、
ワード選択線をアサートして、データ線にデータを流す
。
第３図のＣＡＭセル２３０は、フリップ・フロップＴ、
〜Ｔ、に格納されたデータと、データ線３１０上のデー
タが一致するか否かを判定する機能を持つ。ＭＯＳ）ラ
ンジスタＴ、〜Ｔ４がその機能を受け持つ部分で、不一
致の場合には、Ｔ、とＴ、が両方共オン状態になるか、
あるいは、ＴｓとＴ４が両方共オン状態にな妙、ワード
−敷線２６０が接地される。
第２図に示す様に、ワード−敷線２６０はワードを構成
するＣＡＭセル２３０の全ピットにつながっているため
に、データ線３１０に流すｔビットのデータとＣＡＭア
レイ２１０のワードに格納されているデータが不一致の
場合には、対応するワード−敷線２６０が接地され、す
なわち、ネゲート状態になる。逆に一致した場合には、
篩い軍、圧しベルを持ち、アサート状態になる。この様
に、ＣＡＭアレイ２１０のデータ線３１０にデータを流
すことにより、各ワードの内容が検索され、一致したワ
ードに対するワード−敷線２６０がアサートされる。
第２図の連想メモリ装置は、概略２つのモードを持つ。
１つのモードでは、ＣＡＭアレイ２１０の連想機能を生
かし、その連想結果に従がってＲＡＭアレイ２２０をア
クセスする。これは、５Ｃ２９０をアサートすることに
より実現される。
前述した様に、この状態では、セレクタ２８０を介して
、ＣＡＭアレイ２１０とＲＡ　Ｍアレイ２２０の各ワー
ドのワード−敷線２６０とＲＡＭ側ワード選択線２４０
がつながる。このため、ＣＡＭ側テータ線３１０にデー
タを流すと、そのデータと一致した内容が格納されてい
るＣＡＭアレイ２１０のワードに対応するワード−敷線
２６０がアサートされ、更に、対応するＲＡＭアレイ２
２０のワード選択線２７０がアサートされ、ＲＡＭ側デ
ータ線３２０にそのワードに格納されたデータが読出さ
れる。また、この状態でＲＡＭ側データ線３２０にデー
タを与えれば、選択されたワードにはそのデータが書込
まれる。
連想メモリ装置のもう１つのモードは、装置全体を通常
のＲＡＭアレイと同じ様に使用するモードである。これ
は、８Ｃ２９０ｉネゲートすることにより実現される。
この状態では、セレクタ２８０を介して、ＣＡＭアレイ
２１０とＲＡＭアレイ２２０の各ワードのＣＡＭ側ワー
ド選択線２５０とＲＡＭ側ワード選択線２７０がつなが
る。このため、装置全体として（１＋　ｍ　）ビットＸ
ｎワードのＲ，Ａ　Ｍアレイが構成されたことになる。
ＣＡＭ側ワード選択線２５０をアサートすることにより
、対応するＲＡＭ側ワード選択線２７０もアサートされ
、全体として（ｔ＋ｍ）ピットのセルのワード選択線が
アサートされたことになる。これにより、Ｃ’ＡＭアレ
イ、ＲＡ、Ｍアレイの同一ワードに対する読出し／書込
みが同時に可能となる。
〔発明の効果〕
本発明の連想メモリ装置は、規則的な構造をしているた
めにＶＬＳ　Ｉ化に適し、また、無駄な配線エリアの必
要がないためにチップ面積の有効利用が可能である。
機能的には、ＣＡＭアレイの連想結果によるＲ、　Ａ’
　Ｍアレイのアクセスと、装置全体をＲ，Ａ　Ｍアレイ
としたアクセスが可能である。このため、極めて融通性
の高い、また、応用範囲の広い連想メモリ装置が提供で
きる。
【図面の簡単な説明】
第１図は従来装置の構成図、第２図は本発明の実施例を
示す全体構成図、第３図はＣＡＭセルの回路図、第４図
はＲＡＭセルの回路図である。 ２１０・・・ＣＡＭアレイ、２２０・・・ＲＡＭアレイ
、２３０・・・ＣＡＭセル、２４０・・・ＲＡＭセル、
２５０・・・ＣＡ　Ｍ　１ｔｌｌｌワ一ド選択線、２６
０・・・ワード−敷線、２７０・・・ＲＡＭ側ワード選
択線、２８０・・・セレクタ、２９０・・・セレクタ制
御線、３００・・・負荷ＭＯ８）ランジスタ、３１０・
・・ＣＡＭ側デー第１図

Claims (1)

    【特許請求の範囲】
  1. 連想メモリアレイとランダムアクセスメモリアレイを有
    するメモリ装置において、該連想メモリアレイのワード
    一致線とワード選択線を選択回路を介して、該ランダム
    アクセスメモリアレイの対応するワードのワード選択線
    に接続し、該選択回路でワード一致線側を選択した場合
    には、該連想メモリアレイの連想結果により、該ランダ
    ムアクセスメモリアレイをアクセスし、一方、該選択回
    路でワード選択線１ｌｌＩｌＩを選択した場合には、該
    メモリ装置全体をランダムアクセスメモリアレイとして
    アクセスすることを特徴とする連想メモリ装置。
JP58242012A 1983-12-23 1983-12-23 連想メモリ装置 Pending JPS60136097A (ja)

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