JPH0786847B2 - キャッシュメモリ - Google Patents
キャッシュメモリInfo
- Publication number
- JPH0786847B2 JPH0786847B2 JP1198968A JP19896889A JPH0786847B2 JP H0786847 B2 JPH0786847 B2 JP H0786847B2 JP 1198968 A JP1198968 A JP 1198968A JP 19896889 A JP19896889 A JP 19896889A JP H0786847 B2 JPH0786847 B2 JP H0786847B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cache memory
- memory array
- address
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1028—Power efficiency
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はキャッシュメモリに関するものであり、大容量
のキャッシュメモリを内蔵するマイクロプロセッサなど
に利用できるものである。
のキャッシュメモリを内蔵するマイクロプロセッサなど
に利用できるものである。
従来の技術 マイクロプロセッサの性能を向上させるためには１）微
細加工技術の進展、２）大容量のキャッシュメモリの内
臓、３）並列処理の採用、４）回路技術の向上などが用
いられている。とりわけ、大容量のキャッシュメモリを
内蔵させることでマイクロプロセッサが主記憶をアクセ
スする回数を減らすことができるので性能の向上に非常
に有効である。マイクロプロセッサに内蔵されるキャッ
シュメモリの方式として、ダイレクトマップ（direct m
ap）・セットアソシェティブ（set associative）・フ
ルアソシェティブ（full associative）の３種類があ
る。キャッシュメモリでは１ブロック毎にタグ（Tag）
と呼ばれるアドレスの上位ビットとデータとを記憶して
いて、CPUから転送されてくるアドレスとタグアドレス
との比較を行ない一致している場合にキャッシュヒット
（Cache Hit）、不一致の場合をキャッシュミス（Cache
Miss）という。ここで、アドレスの比較を行なう比較
器が１個の場合をダイレクトマップ方式と呼び、比較器
が複数個の場合をセットアソシェティブ方式と呼び、比
較器が各ブロック毎にある場合をフルアソシェティブ方
式と呼んでいる。キャッシュメモリをマイクロプロセッ
サに内蔵されるという条件（限られたチップ面積のもと
でシリコンチップ上に高性能を実現する）のもとでは、
一般的にはセットアソシェティブ方式が採用されてい
る。大容量のセットアソシェティブ方式のキャッシュメ
モリを内蔵するマイクロプロセッサとしてはintel社な
どの発表がある。
細加工技術の進展、２）大容量のキャッシュメモリの内
臓、３）並列処理の採用、４）回路技術の向上などが用
いられている。とりわけ、大容量のキャッシュメモリを
内蔵させることでマイクロプロセッサが主記憶をアクセ
スする回数を減らすことができるので性能の向上に非常
に有効である。マイクロプロセッサに内蔵されるキャッ
シュメモリの方式として、ダイレクトマップ（direct m
ap）・セットアソシェティブ（set associative）・フ
ルアソシェティブ（full associative）の３種類があ
る。キャッシュメモリでは１ブロック毎にタグ（Tag）
と呼ばれるアドレスの上位ビットとデータとを記憶して
いて、CPUから転送されてくるアドレスとタグアドレス
との比較を行ない一致している場合にキャッシュヒット
（Cache Hit）、不一致の場合をキャッシュミス（Cache
Miss）という。ここで、アドレスの比較を行なう比較
器が１個の場合をダイレクトマップ方式と呼び、比較器
が複数個の場合をセットアソシェティブ方式と呼び、比
較器が各ブロック毎にある場合をフルアソシェティブ方
式と呼んでいる。キャッシュメモリをマイクロプロセッ
サに内蔵されるという条件（限られたチップ面積のもと
でシリコンチップ上に高性能を実現する）のもとでは、
一般的にはセットアソシェティブ方式が採用されてい
る。大容量のセットアソシェティブ方式のキャッシュメ
モリを内蔵するマイクロプロセッサとしてはintel社な
どの発表がある。
発明が解決しようとする課題 しかしながら、セットアソシェティブ方式の構成ではす
べてのセットでアクセス動作が行なわれるため、すべて
のビット線で充放電が行なわれ、消費電力が大きくな
る。このように大容量のキャッシュメモリを内蔵するマ
イクロプロセッサでは集積された素子数が非常に多くか
つ動作が高速化されているために消費電力の増大を招く
ことになる。消費電力の増大によってパッケージ温度お
よびチップ温度の上昇が起こり素子特性の劣化と信頼性
の劣化を引き起こすので強制冷却等の実装方式を用いな
ければならなくなるのでコストがかかることになる。ま
た、セットアソシェティブ方式ではヒット数が奇数であ
る場合にチップのレイアウト設計を考えると、メモリア
レイ部分のブロックが奇数個になるため、配置する場合
比較的配線等において無駄なスペースを生じやすい。チ
ップ面積の大規模化は製造面において歩留の低下を招く
ことになる。本発明はマイクロプロセッサに内蔵される
大容量のセットアソシェティブ方式のキャッシュメモリ
の低消費電力化を実現することができ、レイアウト設計
においてセット数が奇数個の場合にメモリアレイ部分を
奇数個にして配置すると無駄なスペースを生じやすくな
るので偶数個のメモリアレイ部分に分割することで配置
による無駄なスペースを小さくすることが可能なキャッ
シュメモリを提供することを目的とする。
べてのセットでアクセス動作が行なわれるため、すべて
のビット線で充放電が行なわれ、消費電力が大きくな
る。このように大容量のキャッシュメモリを内蔵するマ
イクロプロセッサでは集積された素子数が非常に多くか
つ動作が高速化されているために消費電力の増大を招く
ことになる。消費電力の増大によってパッケージ温度お
よびチップ温度の上昇が起こり素子特性の劣化と信頼性
の劣化を引き起こすので強制冷却等の実装方式を用いな
ければならなくなるのでコストがかかることになる。ま
た、セットアソシェティブ方式ではヒット数が奇数であ
る場合にチップのレイアウト設計を考えると、メモリア
レイ部分のブロックが奇数個になるため、配置する場合
比較的配線等において無駄なスペースを生じやすい。チ
ップ面積の大規模化は製造面において歩留の低下を招く
ことになる。本発明はマイクロプロセッサに内蔵される
大容量のセットアソシェティブ方式のキャッシュメモリ
の低消費電力化を実現することができ、レイアウト設計
においてセット数が奇数個の場合にメモリアレイ部分を
奇数個にして配置すると無駄なスペースを生じやすくな
るので偶数個のメモリアレイ部分に分割することで配置
による無駄なスペースを小さくすることが可能なキャッ
シュメモリを提供することを目的とする。
課題を解決するための手段 本発明はセット数をｍ（ｍ＞１の整数）とするセットア
ソシェティブ方式のキャッシュメモリが１ブロック当た
りｎ個（ｎ＞１は２のべき乗）のラインで構成され１ラ
インのビット数をｋビットとする場合に、ｎ個のメモリ
アレイの部分を有して、前記メモリアレイがｍ×ｋビッ
トを１ワードとして構成されるキャッシュメモリであ
る。
ソシェティブ方式のキャッシュメモリが１ブロック当た
りｎ個（ｎ＞１は２のべき乗）のラインで構成され１ラ
インのビット数をｋビットとする場合に、ｎ個のメモリ
アレイの部分を有して、前記メモリアレイがｍ×ｋビッ
トを１ワードとして構成されるキャッシュメモリであ
る。
作用 本発明は上述の構成により、キャッシュメモリがアクセ
スされた時に動作するメモリアレイ部分がオフセットア
ドレスのラインを選択するアドレスによってひとつに限
定することができるために低消費電力化に非常に有効で
ある。また、セット数が奇数個のキャッシュメモリであ
ってもライン毎にメモリアレイを構成しているので、偶
数個のメモリアレイ部分として取り扱うことができるた
め、半導体集積回路のレイアウト設計およびフロアプラ
ンを容易に行なうことができるとともにチップ面積を有
効利用することができる。
スされた時に動作するメモリアレイ部分がオフセットア
ドレスのラインを選択するアドレスによってひとつに限
定することができるために低消費電力化に非常に有効で
ある。また、セット数が奇数個のキャッシュメモリであ
ってもライン毎にメモリアレイを構成しているので、偶
数個のメモリアレイ部分として取り扱うことができるた
め、半導体集積回路のレイアウト設計およびフロアプラ
ンを容易に行なうことができるとともにチップ面積を有
効利用することができる。
実施例 第１図は本発明の第１の実施例におけるキャッシュメモ
リの構成を示すブロック図である。第１図においてキャ
ッシュメモリはｍ＝３セット、ｎ＝４ライン、ｋ＝32ビ
ット、１＝64ブロックの場合でクロックφに同期して動
作する構成を示してい襪臓。ぢ第１図において2,4,6,8
は192×32ビットのメモリアレイ部分、12,14,16,18は第
１のセット10のデータを格納してある64×32ビットのメ
モリ部分、22,24,26,28は第２のセット20のデータを格
納してある64×32ビットのメモリ部分、32,34,36,38は
第３のセット30のデータを格納してある64×32ビットの
メモリ部分、42,44,46,48はメモリアレイ部分の行デコ
ーダ（アドレスＡ［10:5］の６ビットのデコーダ）、5
2,54,56,58は第１のセット10の出力バッファ、62,64,6
6,68は第２のセット20の出力バッファ、72,74,76,78は
第３のセット30の出力バッファ、80はタグメモリ部分お
よび動作状態制御回路であり、82はタグメモリ部分の行
デコーダ、84は第１のセット10のタグアドレスのメモリ
部分、86は第２のセット20のタグアドレスのメモリ部
分、88は第３のセット30のタグアドレスのメモリ部分、
94は第１のセットの比較器、96は第２のセットの比較
器、98は第３のセットの比較器、92はアドレスＡ［4:
3］の２ビットデコーダ、90は動作状態制御回路であ
る。すなわち、各メモリアレイ部分2,4,6,8は各ライン
（アドレスＡ［4:3］で選択される）毎にひとまとまり
として構成されている。CPU（図示せず）で生成される3
2ビットのアドレスＡ［31:0］はキャッシュメモリでは
下記のように分類して取り扱っている。
リの構成を示すブロック図である。第１図においてキャ
ッシュメモリはｍ＝３セット、ｎ＝４ライン、ｋ＝32ビ
ット、１＝64ブロックの場合でクロックφに同期して動
作する構成を示してい襪臓。ぢ第１図において2,4,6,8
は192×32ビットのメモリアレイ部分、12,14,16,18は第
１のセット10のデータを格納してある64×32ビットのメ
モリ部分、22,24,26,28は第２のセット20のデータを格
納してある64×32ビットのメモリ部分、32,34,36,38は
第３のセット30のデータを格納してある64×32ビットの
メモリ部分、42,44,46,48はメモリアレイ部分の行デコ
ーダ（アドレスＡ［10:5］の６ビットのデコーダ）、5
2,54,56,58は第１のセット10の出力バッファ、62,64,6
6,68は第２のセット20の出力バッファ、72,74,76,78は
第３のセット30の出力バッファ、80はタグメモリ部分お
よび動作状態制御回路であり、82はタグメモリ部分の行
デコーダ、84は第１のセット10のタグアドレスのメモリ
部分、86は第２のセット20のタグアドレスのメモリ部
分、88は第３のセット30のタグアドレスのメモリ部分、
94は第１のセットの比較器、96は第２のセットの比較
器、98は第３のセットの比較器、92はアドレスＡ［4:
3］の２ビットデコーダ、90は動作状態制御回路であ
る。すなわち、各メモリアレイ部分2,4,6,8は各ライン
（アドレスＡ［4:3］で選択される）毎にひとまとまり
として構成されている。CPU（図示せず）で生成される3
2ビットのアドレスＡ［31:0］はキャッシュメモリでは
下記のように分類して取り扱っている。
Ａ［31:11］はキャッシュメモリのタグアドレス Ａ［10:5］はキャッシュメモリのブロックを選択するア
ドレス Ａ［4:3］はキャッシュメモリのラインを選択するアド
レスセットアソシェティブ方式のキャッシュメモリがア
クセスされる時にCPUは生成したアドレスＡ［31:0］を
キャッシュメモリに転送する。アドレスＡ［10:5］の６
ビットはキャッシュメモリのブロックを選択するアドレ
スで、各メモリアレイ部分の行デコーダ42,44,46,48お
よびタグアドレスの行デコーダ82に入力されて64ブロッ
クの内の１ブロックを選択する。一方、アドレスＡ［4:
3］の２ビットはキャッシュのラインを選択するアドレ
スで、２ビットデコーダ92に入力されて動作状態にすべ
きラインアドレスL0,L1,L2,L3の選択を行なっている。
ラインアドレスL0,L1,L2,L3は動作状態制御回路90に入
力されてクロックφとの論理積をとり動作状態にすべき
メモリアレイ部分を選択する信号s1,s2,s3,s4を生成し
ている。すなわち、アドレスＡ［4:3］によってライン
の選択がなされて、アドレスＡ［10:5］により行デコー
ダで選択されるブロックが確定した時点では、ラインの
選択が制御信号s1,s2,s3,s4によりなされているので４
個のうちのどのメモリアレイ部分を動作状態にすればよ
いかを判断することが可能である。制御信号s1,s2,s3,s
4によってビット線の充放電すべきメモリアレイ部分の
みを動作させて、それ以外のメモリアレイ部分ではビッ
ト線を充電状態を保持させている。これによって低消費
電力化を実現している。アドレスＡ［31:11］の上位21
ビットはキャッシュメモリのタグアドレスのメモリ部分
84,86,88で読み出されたタグアドレスTA1,TA2,TA3と比
較器94,96,98で比較されて一致しているセットがあるか
どうかを調べている。比較器94,96,98は比較結果の出力
信号H1,H2,H3を生成して一致しているセットがあればそ
のセットの比較結果の出力信号を“H"にしている。動作
状態制御回路90はラインアドレスL0,L1,L2,L3と比較結
果の出力信号H1,H2,H3を入力としてラインアドレスと比
較結果の出力信号の論理積をとることで制御信号e11,e1
2,e13,e14,e21,e22,e23,e24,e31,e32,e33,e34を生成し
ている。制御信号e11,e12,e13,e14,e21,e22,e23,e24,e3
1,e32,e33,e34はタグアドレスが一致しているセットが
存在して、かつ、動作状態にあるラインのデータをデー
タバスＤ［31:0］へ読み出すために出力バッファをイネ
ーブルにする信号である。半導体集積回路のレイアウト
設計の観点から考えると、奇数個のメモリアレイ部分を
有する場合と偶数個のメモリアレイ部分を有する場合で
は偶数個のメモリアレイ部分のレイアウト設計が容易で
あり、かつデータバスを共有化できるなどの工夫が可能
なので無駄なスペースが生じにくい。
ドレス Ａ［4:3］はキャッシュメモリのラインを選択するアド
レスセットアソシェティブ方式のキャッシュメモリがア
クセスされる時にCPUは生成したアドレスＡ［31:0］を
キャッシュメモリに転送する。アドレスＡ［10:5］の６
ビットはキャッシュメモリのブロックを選択するアドレ
スで、各メモリアレイ部分の行デコーダ42,44,46,48お
よびタグアドレスの行デコーダ82に入力されて64ブロッ
クの内の１ブロックを選択する。一方、アドレスＡ［4:
3］の２ビットはキャッシュのラインを選択するアドレ
スで、２ビットデコーダ92に入力されて動作状態にすべ
きラインアドレスL0,L1,L2,L3の選択を行なっている。
ラインアドレスL0,L1,L2,L3は動作状態制御回路90に入
力されてクロックφとの論理積をとり動作状態にすべき
メモリアレイ部分を選択する信号s1,s2,s3,s4を生成し
ている。すなわち、アドレスＡ［4:3］によってライン
の選択がなされて、アドレスＡ［10:5］により行デコー
ダで選択されるブロックが確定した時点では、ラインの
選択が制御信号s1,s2,s3,s4によりなされているので４
個のうちのどのメモリアレイ部分を動作状態にすればよ
いかを判断することが可能である。制御信号s1,s2,s3,s
4によってビット線の充放電すべきメモリアレイ部分の
みを動作させて、それ以外のメモリアレイ部分ではビッ
ト線を充電状態を保持させている。これによって低消費
電力化を実現している。アドレスＡ［31:11］の上位21
ビットはキャッシュメモリのタグアドレスのメモリ部分
84,86,88で読み出されたタグアドレスTA1,TA2,TA3と比
較器94,96,98で比較されて一致しているセットがあるか
どうかを調べている。比較器94,96,98は比較結果の出力
信号H1,H2,H3を生成して一致しているセットがあればそ
のセットの比較結果の出力信号を“H"にしている。動作
状態制御回路90はラインアドレスL0,L1,L2,L3と比較結
果の出力信号H1,H2,H3を入力としてラインアドレスと比
較結果の出力信号の論理積をとることで制御信号e11,e1
2,e13,e14,e21,e22,e23,e24,e31,e32,e33,e34を生成し
ている。制御信号e11,e12,e13,e14,e21,e22,e23,e24,e3
1,e32,e33,e34はタグアドレスが一致しているセットが
存在して、かつ、動作状態にあるラインのデータをデー
タバスＤ［31:0］へ読み出すために出力バッファをイネ
ーブルにする信号である。半導体集積回路のレイアウト
設計の観点から考えると、奇数個のメモリアレイ部分を
有する場合と偶数個のメモリアレイ部分を有する場合で
は偶数個のメモリアレイ部分のレイアウト設計が容易で
あり、かつデータバスを共有化できるなどの工夫が可能
なので無駄なスペースが生じにくい。
発明の効果 本発明によれば上述のようにマイクロプロセッサに内蔵
されているセットアソシェティブ方式のキャッシュメモ
リにおいて、アクセスの時に動作状態になるメモリアレ
イ部分としてはｎ個（ｎは２のべき乗）のメモリアレイ
部分のうちの１個だけとなるので低消費電力化に非常に
効果がある。さらにセット数が奇数個のキャッシュメモ
リを、あたかも偶数個のメモリアレイ部分として取り扱
うことができるので半導体集積回路のレイアウト設計お
よびフロアプランを容易に行なうことができるとともに
チップ面積を有効利用することが容易になる。
されているセットアソシェティブ方式のキャッシュメモ
リにおいて、アクセスの時に動作状態になるメモリアレ
イ部分としてはｎ個（ｎは２のべき乗）のメモリアレイ
部分のうちの１個だけとなるので低消費電力化に非常に
効果がある。さらにセット数が奇数個のキャッシュメモ
リを、あたかも偶数個のメモリアレイ部分として取り扱
うことができるので半導体集積回路のレイアウト設計お
よびフロアプランを容易に行なうことができるとともに
チップ面積を有効利用することが容易になる。
第１図は本発明のキャッシュメモリの一実施例を示すブ
ロック図である。 2,4,6,8……メモリアレイ部分、12,14,16,18,22,24,26,
28,32,34,36,38……メモリアレイ、10,20,30……各セッ
ト、42,44,46,48,82……行デコーダ、52,54,56,58,62,6
4,66,68,72,74,76,78……出力バッファ、80……タグメ
モリ部分および動作状態制御回路、84,86,88……タグア
ドレスのメモリアレイ部分、90……動作状態制御回路、
92……２ビットデコーダ、94,96,98……比較器。
ロック図である。 2,4,6,8……メモリアレイ部分、12,14,16,18,22,24,26,
28,32,34,36,38……メモリアレイ、10,20,30……各セッ
ト、42,44,46,48,82……行デコーダ、52,54,56,58,62,6
4,66,68,72,74,76,78……出力バッファ、80……タグメ
モリ部分および動作状態制御回路、84,86,88……タグア
ドレスのメモリアレイ部分、90……動作状態制御回路、
92……２ビットデコーダ、94,96,98……比較器。
Claims (3)
- 【請求項１】セット数をｍ（ｍ＞１の整数）とするセッ
トアソシェティブ方式のキャッシュメモリが１ブロック
当たりｎ個（ｎ＞１は２のべき乗）のラインで構成され
１ラインのビット数をｋビットとする場合に、ｎ個のメ
モリアレイの部分を有して、前記メモリアレイがｍ×ｋ
ビットを１ワードとして構成されることを特徴とする半
導体集積回路に内蔵されたセットアソシェティブ方式の
キャッシュメモリ。 - 【請求項２】セット数をｍ（ｍ＞１の整数）とするセッ
トアソシェティブ方式のキャッシュメモリが１ブロック
当たりｎ個（ｎ＞１は２のべき乗）のラインで構成され
１ラインのビット数をｋビットとする場合に、ｎ個のメ
モリアレイの部分を有して、前記メモリアレイがｍ×ｋ
ビットを１ワードとして構成され、前記ｎ個のメモリア
レイのうちのオフセットアドレスで選択される１個を動
作状態とし、残りの（ｎ−１）個のメモリアレイを非動
作状態にすることを特徴とする半導体集積回路に内蔵さ
れたセットアソシェティブ方式のキャッシュメモリ。 - 【請求項３】セット数をｍ（ｍ＞１の奇数）とするセッ
トアソシェティブ方式のキャッシュメモリが１ブロック
当たりｎ個（ｎ＞１は２のべき乗）のラインで構成され
１ラインのビット数をｋビットとする場合に、ｎ個のメ
モリアレイの部分を有して、前記メモリアレイがｍ×ｋ
ビットを１ワードとして構成され、前記ｎ個のメモリア
レイのうちのオフセットアドレスで選択される１個を動
作状態とし、残りの（ｎ−１）個のメモリアレイを非動
作状態にすることを特徴とする半導体集積回路に内蔵さ
れたセットアソシェティブ方式のキャッシュメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19820988 | 1988-08-09 | ||
| JP63-198209 | 1988-08-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02138647A JPH02138647A (ja) | 1990-05-28 |
| JPH0786847B2 true JPH0786847B2 (ja) | 1995-09-20 |
Family
ID=16387300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1198968A Expired - Fee Related JPH0786847B2 (ja) | 1988-08-09 | 1989-07-31 | キャッシュメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5029126A (ja) |
| JP (1) | JPH0786847B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5465342A (en) * | 1992-12-22 | 1995-11-07 | International Business Machines Corporation | Dynamically adaptive set associativity for cache memories |
| EP0624844A2 (en) * | 1993-05-11 | 1994-11-17 | International Business Machines Corporation | Fully integrated cache architecture |
| WO1995001037A1 (en) * | 1993-06-18 | 1995-01-05 | The Telephone Connection, Inc. | Anonymous interactive telephone system |
| US5623627A (en) * | 1993-12-09 | 1997-04-22 | Advanced Micro Devices, Inc. | Computer memory architecture including a replacement cache |
| US5901322A (en) * | 1995-06-22 | 1999-05-04 | National Semiconductor Corporation | Method and apparatus for dynamic control of clocks in a multiple clock processor, particularly for a data cache |
| US5860106A (en) * | 1995-07-13 | 1999-01-12 | Intel Corporation | Method and apparatus for dynamically adjusting power/performance characteristics of a memory subsystem |
| JPH0944404A (ja) * | 1995-07-26 | 1997-02-14 | Fujitsu Ltd | キャッシュメモリ装置の製造方法及びキャッシュメモリ装置 |
| US5911153A (en) * | 1996-10-03 | 1999-06-08 | International Business Machines Corporation | Memory design which facilitates incremental fetch and store requests off applied base address requests |
| US6125440A (en) * | 1998-05-21 | 2000-09-26 | Tellabs Operations, Inc. | Storing executing instruction sequence for re-execution upon backward branch to reduce power consuming memory fetch |
| US7487369B1 (en) * | 2000-05-01 | 2009-02-03 | Rmi Corporation | Low-power cache system and method |
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