JPH0944404A - キャッシュメモリ装置の製造方法及びキャッシュメモリ装置 - Google Patents

キャッシュメモリ装置の製造方法及びキャッシュメモリ装置

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JPH0944404A
JPH0944404A JP7190104A JP19010495A JPH0944404A JP H0944404 A JPH0944404 A JP H0944404A JP 7190104 A JP7190104 A JP 7190104A JP 19010495 A JP19010495 A JP 19010495A JP H0944404 A JPH0944404 A JP H0944404A
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Naoshi Higaki
直志 檜垣
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Fujitsu Ltd
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure

Abstract

(57)【要約】 【課題】本発明は、ダイレクトマップ方式と、セットア
ソシアティブ方式のキャッシュメモリ装置の製造方法を
共通化することを目的とする。 【解決手段】メモリセルアレイ手段と、ライトイネーブ
ル信号に従って、リードウエイ信号かライトウエイ信号
のいずれか一方を選択出力する選択手段と、選択手段の
出力信号とアドレス上位部分とをデコードすることでデ
コード信号を生成するデコーダ手段と、デコード信号に
従って入出力データのメモリ域を選択するデータ選択手
段とを製造する第１の処理過程と、選択手段に対して、
ライトイネーブル信号に代えて、選択手段が入力信号の
１つを常に選択して出力するように動作する選択指示信
号を接続するとともに、選択手段に対して、ウエイ信号
に代えて、アドレス最上位側部分を入力する第２の処理
過程とでキャッシュメモリ装置を製造するように構成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
装置の製造方法とキャッシュメモリ装置とに関し、特
に、ダイレクトマップ方式のキャッシュメモリ装置と、
セットアソシアティブ方式のキャッシュメモリ装置の製
造方法を共通化する構成を構築することで、システム設
計の変更に容易に対処できるようにするキャッシュメモ
リ装置の製造方法と、その製造方法に用いるキャッシュ
メモリ装置とに関する。
【０００２】キャッシュ装置の構成には、ダイレクトマ
ップ方式と、セットアソシアティブ方式と、フルアソシ
アティブ方式という３つの方式がある。この内、ダイレ
クトマップ方式とセットアソシアティブ方式が用いられ
ることが多い。
【０００３】動作速度と制御性の点では、ダイレクトマ
ップ方式の方が優れているが、ヒット率の点では、セッ
トアソシアティブ方式の方が優れている。これから、シ
ステムのバランスを考えて、どちらかの方式を採用する
のかが決定されることになるが、システム設計の後半に
なって、その方式を変更するようなことが起こるので、
これに対処できるようにする構成を構築していく必要が
ある。
【０００４】
【従来の技術】キャッシュ装置は、キャッシュデータを
格納して、ＣＰＵからアドレスが与えられるときに、そ
のアドレスの持つインデックスが指すデータを出力する
キャッシュメモリ装置と、タグを格納して、ＣＰＵから
アドレスが与えられるときに、そのアドレスの持つイン
デックスが指すタグを出力して、その出力タグとアドレ
スの持つタグとの一致不一致を検出することで、キャッ
シュメモリ装置の読み出したデータがヒットしたのか否
かを出力するキャッシュタグ装置とで構成される。
【０００５】この構成を採るときにあって、ダイレクト
マップ方式のキャッシュ装置では、図１８に示すよう
に、キャッシュタグ装置のエントリーと、キャッシュメ
モリ装置のエントリーとをインデックスの最大値で分割
する構成を採って、これらのエントリー同士を１対１に
対応させる構成を採っている。一方、セットアソシアテ
ィブ方式のキャッシュ装置では、２ウエイ構成の例で説
明するならば、図１９に示すように、キャッシュタグ装
置のエントリーを２ウエイとして、その各ウエイのエン
トリーをインデックスの最大値で分割するとともに、キ
ャッシュメモリ装置のエントリーを２ウエイとして、そ
の各ウエイのエントリーをインデックスの最大値で分割
する構成を採って、これらのエントリー同士を１対１に
対応させる構成を採っている。
【０００６】例えば、６４ビットのデータを２０４８
個、キャッシングするキャッシュ装置の例で説明するな
らば、ダイレクトマップ方式のキャッシュ装置では、図
２０に示すように、キャッシュメモリ装置を２kword ×
６４bitsのメモリセルアレイで構成して、１１ビットの
アドレスでもって、キャッシュメモリ装置をアクセスす
る構成を採って、キャッシュタグ装置からのヒット・ミ
スヒット信号に従って、キャッシュメモリ装置から読み
出すデータの有効性を判断することになる。一方、セッ
トアソシアティブ方式のキャッシュ装置では、図２１に
示すように、キャッシュメモリ装置を１kword ×２way
×６４bitsのメモリセルアレイで構成して、１０ビット
のアドレスでもって、キャッシュメモリ装置をアクセス
する構成を採って、キャッシュタグ装置からの１ビット
のウエイ信号に従って、キャッシュメモリ装置から読み
出す２つのデータの内のどちらか一方を選択して、その
データの有効性を判断することになる。
【０００７】なお、セットアソシアティブ方式では、ウ
エイ数が増えるに従って、キャッシュタグ装置の出力す
るウエイ信号のビット数が増加し、キャッシュメモリ装
置のアクセスアドレスのビット数が減少することにな
る。例えば、上述の例で４ウエイになると、キャッシュ
タグ装置の出力するウエイ信号は２ビットとなり、キャ
ッシュメモリ装置のアクセスアドレスは９ビットとな
る。
【０００８】しかるに、キャッシュメモリ装置を実装す
る場合、ＲＯＷ方向とＣＯＬ方向のビット数をなるべく
正方形に近い形にすると、そのアクセス速度を速くでき
るという特性がある。
【０００９】これから、上述の例で説明するならば、ダ
イレクトマップ方式のキャッシュメモリ装置では、実際
には、図２２に示すように、ＲＯＷ方向に２５６ビッ
ト、ＣＯＬ方向に５１２ビットを持って、ＲＯＷアドレ
スをアドレス入力とするメモリセルアレイ１を用意する
とともに、８入力１出力（１入力８出力）構成を採っ
て、ＲＯＷアドレスにより選択されるメモリセルアレイ
１のＲＯＷ位置の中から、アクセス先メモリ域を選択す
る６４個の１／８マルチプレクサ（図中の符号２で示さ
れるもの）と、この１／８マルチプレクサ２に対して選
択指示信号を与えるデコーダ（図中の符号３で示される
もの）とを用意する構成を採る。
【００１０】そして、１１ビットのアドレスの持つ下位
８ビット（図中のadd[7:0]）に従って、このメモリセル
アレイ１のアクセス先のＲＯＷ位置を決定するととも
に、そのアドレスの持つ上位３ビット（図中のadd[10:
8])をデコーダ３に入力することで、１／８マルチプレ
クサ２に与える選択指示信号を生成して、この選択指示
信号により、６４個の１／８マルチプレクサ２が、その
アクセス先ＲＯＷ位置の中から、データのアクセス先と
なる６４ビットのメモリ域を選択していくという構成を
採っている。
【００１１】ここで、図中、符号４は、６４ビットのラ
イトデータに合わせて用意されて、メモリセルアレイ１
に書き込むライトデータをバッファリングする６４個の
ライトアンプ、符号５は、６４ビットのリードデータに
合わせて用意されて、メモリセルアレイ１から読み出す
リードデータをバッファリングする６４個のセンスアン
プ、符号６は、リードデータを外部に出力する６４個の
バッファである。また、wex はライトイネーブル信号、
di[63:0]はライトデータ、dot[63:0]/dox[63:0] は相補
型で示されるリードデータを表している。
【００１２】また、上述の例で説明するならば、セット
アソシアティブ方式のキャッシュメモリ装置では、実際
には、図２３に示すように、ＲＯＷ方向に２５６ビッ
ト、ＣＯＬ方向に５１２ビットを持って、ＲＯＷアドレ
スをアドレス入力とするメモリセルアレイ１を用意する
とともに、８入力１出力（１入力８出力）構成を採っ
て、ＲＯＷアドレスにより選択されるメモリセルアレイ
１のＲＯＷ位置の中から、アクセス先メモリ域を選択す
る６４個の１／８マルチプレクサ２と、ライトイネーブ
ル信号（図中のwex)がライトイネーブルを表示するとき
に、ライトウエイ信号（図中のway slw)を選択し、表示
しないときに、リードウエイ信号（図中のway slr)を選
択する１／２マルチプレクサ（図中の符号７で示される
もの）と、１／８マルチプレクサ２に対して選択指示信
号を与えるデコーダ３とを用意する構成を採る。
【００１３】そして、１１ビットのアドレスの持つ下位
８ビット（図中のadd[7:0]）に従って、このメモリセル
アレイ１のアクセス先のＲＯＷ位置を決定するととも
に、そのアドレスの持つ上位２ビット（図中のadd[9:
8]) と、１／２マルチプレクサ７の出力する１ビットの
ウエイ信号とをデコーダ３に入力することで、１／８マ
ルチプレクサ２に与える選択指示信号を生成して、この
選択指示信号により、６４個の１／８マルチプレクサ２
が、そのアクセス先ＲＯＷ位置の中から、データのアク
セス先となる６４ビットのメモリ域を選択していくとい
う構成を採っている。
【００１４】ここで、セットアソシアティブ方式のキャ
ッシュメモリ装置で、１／２マルチプレクサ７を備える
必要があるのは、リードウエイ信号とライトウエイ信号
とが別々の機構により生成されるからである。具体的に
は、リードウエイ信号は、キャッシュタグ装置が生成
し、ライトウエイ信号は、ＬＲＵ等のアルゴリズムによ
りムーブアウトとするキャッシュデータを決定する機構
が生成することになる。また、図２３で、ライトウエイ
信号にはフリップフロップ回路（ＦＦ）が用意され、リ
ードウエイ信号にはそれが用意されていないのは、リー
ドウエイ信号は、読出サイクル中に確定するのに対し
て、ライトウエイ信号は、それが確定してフリップフロ
ップ回路にセットされてから書込サイクルに入るからで
ある。
【００１５】図２２に示したダイレクトマップ方式のキ
ャッシュメモリ装置の構成と、図２３に示したセットア
ソシアティブ方式のキャッシュメモリ装置の構成とを比
較すれば分かるように、セットアソシアティブ方式のキ
ャッシュメモリ装置では、ダイレクトマップ方式のキャ
ッシュメモリ装置では持つ必要のない１／２マルチプレ
クサ７を備えなくてはならない。
【００１６】すなわち、ダイレクトマップ方式のキャッ
シュメモリ装置の製造方法と、セットアソシアティブ方
式のキャッシュメモリ装置の製造方法とは全く別のもの
となる。
【００１７】これから、従来技術では、システム設計の
初期段階で、キャッシュ装置をダイレクトマップ方式で
実装するのか、セットアソシアティブ方式で実装するの
かを決定して、それ以降は、その決定を変更しないよう
にしてキャッシュ装置の設計・製造に入っていくという
方法を採っていた。
【００１８】
【発明が解決しようとする課題】しかしながら、システ
ム設計が進んでくると、当初決定したダイレクトマップ
方式をセットアソシアティブ方式に変更したいという要
求が出てくることがあり、また、当初決定したセットア
ソシアティブ方式をダイレクトマップ方式に変更したい
という要求が出てくることがある。
【００１９】このような変更要求に対して、従来技術に
従っていると、容易に対処することが出来ず、多大な工
数をかけてその変更を実行しなければならないという問
題点があった。
【００２０】本発明はかかる事情に鑑みてなされたもの
であって、ダイレクトマップ方式のキャッシュメモリ装
置と、セットアソシアティブ方式のキャッシュメモリ装
置の製造方法を共通化する構成を構築することで、シス
テム設計の変更に容易に対処できるようにする新たなキ
ャッシュメモリ装置の製造方法の提供と、その製造方法
に用いる新たなキャッシュメモリ装置の提供とを目的と
する。
【００２１】
【課題を解決するための手段】図１に、本発明のキャッ
シュメモリ装置の製造方法の原理構成を図示する。図
中、Ｐ１は第１の処理過程であって、セットアソシアテ
ィブ方式のキャッシュメモリ装置を製造する処理過程、
Ｐ２は第２の処理過程であって、第１の処理過程Ｐ１で
製造されたキャッシュメモリ装置の配線形態を変更する
ことで、ダイレクトマップ方式のキャッシュメモリ装置
を製造する処理過程である。
【００２２】このように構成される本発明のキャッシュ
メモリ装置の製造では、先ず最初に、第１の処理過程Ｐ
１で、セットアソシアティブ方式のキャッシュメモリ装
置を製造する。
【００２３】例えば、図２３に示した、ＲＯＷ方向に２
５６ビット、ＣＯＬ方向に５１２ビットを持って、ＲＯ
Ｗアドレスをアドレス入力とするメモリセルアレイ１
と、８入力１出力（１入力８出力）構成を採って、ＲＯ
Ｗアドレスにより選択されるメモリセルアレイ１のＲＯ
Ｗ位置の中から、アクセス先メモリ域を選択する６４個
の１／８マルチプレクサ２と、ライトイネーブル信号が
ライトイネーブルを表示するときに、ライトウエイ信号
を選択し、表示しないときに、リードウエイ信号を選択
する１／２マルチプレクサ７と、１／２マルチプレクサ
７の出力するウエイ信号と、アドレスの上位２ビットと
を入力として、その入力信号をデコードすることで１／
８マルチプレクサ２に与える選択指示信号を生成するデ
コーダ３と、メモリセルアレイ１に書き込む６４ビット
のライトデータをバッファリングするライトアンプ４
と、メモリセルアレイ１から読み出す６４ビットのリー
ドデータをバッファリングするセンスアンプ５と、リー
ドデータを外部に出力するバッファ６とから構成される
セットアソシアティブ方式のキャッシュメモリ装置を製
造するのである。
【００２４】そして、続いて、第２の処理過程Ｐ２で、
第１の処理過程Ｐ１で製造されたキャッシュメモリ装置
の配線形態を変更することで、ダイレクトマップ方式の
キャッシュメモリ装置を製造する。
【００２５】例えば、第１の処理過程Ｐ１で、図２３に
示したセットアソシアティブ方式のキャッシュメモリ装
置を製造するときには、図２に示すように、ライトイネ
ーブル信号に代えて、１／２マルチプレクサ７が入力信
号の１つを常に選択して出力するように動作する選択指
示信号を１／２マルチプレクサ７に接続してから、１／
２マルチプレクサ７に対して、ウエイ信号に代えて、ア
ドレスの最上位ビットを入力することで、図２２に示し
たダイレクトマップ方式のキャッシュメモリ装置を製造
するのである。
【００２６】このように、本発明のキャッシュメモリ装
置の製造方法を用いることで、セットアソシアティブ方
式のキャッシュメモリ装置で設計・製造を進めていると
きに、ダイレクトマップ方式のキャッシュメモリ装置へ
の変更要求があっても、それに対して簡単に対処できる
ようになる。
【００２７】一方、本発明のキャッシュメモリ装置で
は、ダイレクトマップ方式を採る場合にあって、本発明
のキャッシュメモリ装置の製造方法により製造される最
終的な構造を持つ。
【００２８】例えば、図２に示した、ＲＯＷ方向に２５
６ビット、ＣＯＬ方向に５１２ビットを持って、ＲＯＷ
アドレスをアドレス入力とするメモリセルアレイ１と、
８入力１出力（１入力８出力）構成を採って、ＲＯＷア
ドレスにより選択されるメモリセルアレイ１のＲＯＷ位
置の中から、アクセス先メモリ域を選択する６４個の１
／８マルチプレクサ２と、２つの入力信号のいずれか一
方を選択出力する機能を有するものの、固定の選択指示
信号を受け取ることで、入力されるアドレスの最上位ビ
ットを常に選択して出力する１／２マルチプレクサ７
と、１／２マルチプレクサ７の出力するアドレス最上位
ビットと、アドレスの上位２ビットとを入力として、そ
の入力信号をデコードすることで１／８マルチプレクサ
２に与える選択指示信号を生成するデコーダ３と、メモ
リセルアレイ１に書き込む６４ビットのライトデータを
バッファリングする６４個のライトアンプ４と、メモリ
セルアレイ１から読み出す６４ビットのリードデータを
バッファリングする６４個のセンスアンプ５と、リード
データを外部に出力する６４個のバッファ６とから構成
される構造を持つのである。
【００２９】この冗長性を持つ構造に従って、セットア
ソシアティブ方式のキャッシュメモリ装置への変更が簡
単に実現できることになって、本発明のもう１つのキャ
ッシュメモリ装置の製造方法が実現できる。
【００３０】すなわち、本発明のもう１つのキャッシュ
メモリ装置の製造方法では、第１の処理過程で、ダイレ
クトマップ方式を実現するこの冗長性を持つ本発明のキ
ャッシュメモリ装置を製造する。例えば、図２に示した
構造を持つ本発明のキャッシュメモリ装置を製造するの
である。続いて、第２の処理過程で、第１の処理過程で
製造されたキャッシュメモリ装置の配線形態を変更する
ことで、セットアソシアティブ方式のキャッシュメモリ
装置を製造する。
【００３１】例えば、第１の処理過程で、図２に示した
構造を持つ本発明のキャッシュメモリ装置を製造すると
きには、第２の処理過程で、１／２マルチプレクサ７に
与えられる選択指示信号（入力信号の１つを常に選択し
て出力するように動作する）を解除し、それに代えて、
ライトイネーブル信号を接続してから、１／２マルチプ
レクサ７に対して、アドレスの最上位ビットに代えて、
リードウエイ信号とライトウエイ信号とを入力すること
で、図２３に示したセットアソシアティブ方式のキャッ
シュメモリ装置を製造するのである。
【００３２】このように、本発明のキャッシュメモリ装
置の製造方法を用いることで、ダイレクトマップ方式の
キャッシュメモリ装置で設計・製造を進めているとき
に、セットアソシアティブ方式のキャッシュメモリ装置
への変更要求があっても、それに対して簡単に対処でき
るようになる。
【００３３】このようにして、本発明により、ダイレク
トマップ方式のキャッシュメモリ装置と、セットアソシ
アティブ方式のキャッシュメモリ装置の製造方法を共通
化する構成が構築されることから、システム設計の変更
に容易に対処できるようになる。
【００３４】
【発明の実施の形態】以下、実施の形態に従って本発明
を詳細に説明する。図１で説明したように、本発明のキ
ャッシュメモリ装置の製造方法では、先ず最初に、第１
の処理過程Ｐ１で、セットアソシアティブ方式のキャッ
シュメモリ装置を製造し、続いて、第２の処理過程Ｐ２
で、第１の処理過程Ｐ１で製造されたキャッシュメモリ
装置の配線形態を変更することで、ダイレクトマップ方
式のキャッシュメモリ装置を製造する構成を採る。
【００３５】具体的には、第１の処理過程Ｐ１で、図２
３に示した構成のセットアソシアティブ方式のキャッシ
ュメモリ装置を製造するときには、第２の処理過程Ｐ２
で、そのキャッシュメモリ装置を構成する１／２マルチ
プレクサ７の選択能力を消滅させて、入力信号の１つを
そのまま通過させるようにしてから、その入力信号とし
て、ウエイ信号に代えてアドレスの最上位ビットを接続
することで、図２（図２２）に示したダイレクトマップ
方式のキャッシュメモリ装置を製造するのである。
【００３６】この１／２マルチプレクサ７の選択能力の
消滅処理は、具体的には次のように実行される。すなわ
ち、１／２マルチプレクサ７は、図３に示すように、選
択指示信号sel0をゲートに入力する第１のＰＭＯＳトラ
ンジスタ１０と、選択指示信号sel1をゲートに入力する
第１のＮＭＯＳトランジスタ１１とで構成され、入力信
号inp0の導通・遮断を制御する第１のトランスファーゲ
ート回路１２と、選択指示信号sel0をゲートに入力する
第２のＮＭＯＳトランジスタ１３と、選択指示信号sel1
をゲートに入力する第２のＰＭＯＳトランジスタ１４と
で構成され、入力信号inp1の導通・遮断を制御する第２
のトランスファーゲート回路１５とで構成されて、選択
指示信号sel0にハイレベル、選択指示信号sel1にローレ
ベルが入力されるときに、第２のトランスファーゲート
回路１５が導通して入力信号inp1を出力し、逆に、選択
指示信号sel0にローレベル、選択指示信号sel1にハイレ
ベルが入力されるときに、第１のトランスファーゲート
回路１２が導通して入力信号inp0を出力する。
【００３７】これから、第２の処理過程Ｐ２で、図４に
示すように、選択指示信号sel0をグランドレベルに保持
するとともに、選択指示信号sel1を電源電圧に保持する
ことで、１／２マルチプレクサ７が、常に、入力信号in
p0を出力する構成を採ることが実現できる。
【００３８】次に、キャッシュメモリ装置を集積回路で
実装する場合に、この１／２マルチプレクサ７に対して
の配線変更処理をどのようにして実現するのかについて
説明する。
【００３９】図５ないし図７に、１／２マルチプレクサ
７の集積回路構成を図示する。集積回路で構成される場
合、１／２マルチプレクサ７は、図８に示すように、最
下段にＰＭＯＳトランジスタ／ＮＭＯＳトランジスタを
配置するトランジスタ層２０を持ち、その上段に、トラ
ンジスタと接続する第１のメタル層２１を持ち、その上
段に、第１のメタル層２１と接続する第２のメタル層２
２を持つという３層構造を採る。
【００４０】この第２のメタル層２２は、図５に示すよ
うに、水平方向に配置される金属薄膜ラインで構成され
て、外部から与えられる入力信号inp0を内部へ伝達する
金属薄膜ライン２２０と、外部から与えられる入力信号
inp1を内部へ伝達する金属薄膜ライン２２１と、出力信
号out を外部へ伝達する金属薄膜ライン２２２と、外部
から与えられる選択指示信号sel0を内部へ伝達する金属
薄膜ライン２２３と、外部から与えられる選択指示信号
sel1を内部へ伝達する金属薄膜ライン２２４と、外部か
ら与えられる基板バイアス用の電源電圧を内部へ伝達す
る金属薄膜ライン２２５と、外部から与えられる基板バ
イアス用のグランドレベルを内部へ伝達する金属薄膜ラ
イン２２６とで構成される。
【００４１】ここで、図中のα１〜α５は、第１のメタ
ル層２１とのコンタクト位置を表している。また、基板
バイアス用の電源電圧／グランドレベルについては、１
／２マルチプレクサ７では使用しておらず、キャッシュ
メモリ装置を構成する他のＰＭＯＳトランジスタ／ＮＭ
ＯＳトランジスタが使用している。
【００４２】一方、第１のメタル層２１は、図６に示す
ように、垂直方向に配置される金属薄膜ラインで構成さ
れて、入力信号inp0に接続される金属薄膜ライン２２０
とコンタクトα１を介して接続する金属薄膜ライン２１
０と、入力信号inp1に接続される金属薄膜ライン２２１
とコンタクトα２を介して接続する金属薄膜ライン２１
１と、出力信号out に接続される金属薄膜ライン２２２
とコンタクトα３を介して接続する金属薄膜ライン２１
２と、選択指示信号sel0に接続される金属薄膜ライン２
２３とコンタクトα４を介して接続する金属薄膜ライン
２１３と、選択指示信号sel1に接続される金属薄膜ライ
ン２２４とコンタクトα５を介して接続する金属薄膜ラ
イン２１４とで構成される。
【００４３】ここで、図中のβ１〜β８は、トランジス
タ層２０とのコンタクト位置を表している。一方、トラ
ンジスタ層２０は、図７に示すように、ＰＭＯＳトラン
ジスタのソース／ドレイン領域を形成する第１のＰ型拡
散領域２００／第２のＰ型拡散領域２０１／第３のＰ型
拡散領域２０２と、ＮＭＯＳトランジスタのソース／ド
レイン領域を形成する第１のＮ型拡散領域２０３／第２
のＮ型拡散領域２０４／第３のＮ型拡散領域２０５と、
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲー
トを形成するポリシリコン層２０６／ポリシリコン層２
０７とで構成され、この第１のＰ型拡散領域２００と第
２のＮ型拡散領域２０４とは、コンタクトβ１→金属薄
膜ライン２１０→コンタクトβ２でもって接続され、第
２のＰ型拡散領域２０１と第１のＮ型拡散領域２０３と
は、コンタクトβ３→金属薄膜ライン２１１→コンタク
トβ４でもって接続され、第３のＰ型拡散領域２０２と
第３のＮ型拡散領域２０５とは、コンタクトβ５→金属
薄膜ライン２１２→コンタクトβ６でもって接続され、
ポリシリコン層２０６は、コンタクトβ７を介して金属
薄膜ライン２１３と接続され、ポリシリコン層２０７
は、コンタクトβ８を介して金属薄膜ライン２１４と接
続される。
【００４４】この図５ないし図７に示す集積回路構成に
従って、図３に示す回路構成の１／２マルチプレクサ７
が実装される。これから、第１の処理過程Ｐ１で、図２
３に示した構成のセットアソシアティブ方式のキャッシ
ュメモリ装置を製造するときには、上述の集積回路構成
に従って１／２マルチプレクサ７を製造すると、続い
て、第２の処理過程Ｐ２で、フォーカス・イオン・ビー
ム等を使って、図９に示すように、第２のメタル層２２
の持つ金属薄膜ライン２２３（外部から与えられる選択
指示信号sel0を内部へ伝達するもの）と、金属薄膜ライ
ン２２５（外部から与えられる基板バイアス用の電源電
圧を内部へ伝達するもの）とを接続するとともに、金属
薄膜ライン２２４（外部から与えられる選択指示信号se
l1を内部へ伝達するもの）と、金属薄膜ライン２２６
（外部から与えられる基板バイアス用のグランドレベル
を内部へ伝達するもの）とを接続することで、この１／
２マルチプレクサ７の回路構成を、図３に示すものから
図４に示すものに変更する。
【００４５】そして、この後、この１／２マルチプレク
サ７に対して、ウエイ信号に代えてアドレスの最上位ビ
ットを接続することで、図２（図２２）に示したダイレ
クトマップ方式のキャッシュメモリ装置を製造するので
ある。ちなみに、従来技術のダイレクトマップ方式のキ
ャッシュメモリ装置では、ウエイ信号を用いないことか
ら、わざわざ、１／２マルチプレクサ７を備えることは
ない。
【００４６】このようにして製造されるダイレクトマッ
プ方式のキャッシュメモリ装置を、配線変更処理を使わ
ずに、最初からマスクパターンを使って製造しておくこ
とで、本発明のもう１つのキャッシュメモリ装置の製造
方法が実現されることになる。
【００４７】すなわち、図９に示した第２のメタル層２
２を持つ１／２マルチプレクサ７を使用する図２に示し
たダイレクトマップ方式のキャッシュメモリ装置を、配
線変更処理を行わずに、最初からマスクパターンを使っ
て製造しておいて、その第２のメタル層２２の持つ金属
薄膜ライン２２３と金属薄膜ライン２２５との接続部分
と、金属薄膜ライン２２４と金属薄膜ライン２２６との
接続部分とをレーザカッター等で切断することで、この
１／２マルチプレクサ７の回路構成を、図４に示すもの
から図３に示すものに変更できる。
【００４８】これから、この変更処理を施した１／２マ
ルチプレクサ７に対して、ライトイネーブル信号を選択
指示信号として与えるとともに、リートウエイ信号とラ
イトウエイ信号とを入力することで、図２３に示したセ
ットアソシアティブ方式のキャッシュメモリ装置を製造
できるのである。
【００４９】図２３に示した構成のセットアソシアティ
ブ方式のキャッシュメモリ装置よりも高速アクセスを実
現する場合には、図１０に示す構成のセットアソシアテ
ィブ方式のキャッシュメモリ装置を用いることになる。
【００５０】この図１０のセットアソシアティブ方式の
キャッシュメモリ装置では、アドレスが与えられた後、
ウエイが決定されるまでに時間がかかることから、最初
に、アドレスの上位２ビットに対しての処理を行ってお
いて、ウエイが決定されるときに、ウエイに対しての処
理を行うことで、アクセス（主に、リードアクセス）の
高速化を図る構成を採っている。
【００５１】図２３との構成の違いは、図２３で使用し
ている６４個の１／８マルチプレクサ２を、アドレスの
上位２ビットを処理する４入力１出力（１入力４出力）
構成の１２８個の１／４マルチプレクサ３０と、ウエイ
信号（１ビット）を処理する２入力１出力（１入力２出
力）構成の６４個の１／２マルチプレクサ３１とに分割
するとともに、デコーダ３が、アドレスの上位２ビット
をデコードし、１／２マルチプレクサ３１が、１／２マ
ルチプレクサ７の選択するウエイ信号を使って選択処理
を実行している点である。
【００５２】この構成に従って、１／４マルチプレクサ
３０が、デコーダ３の出力するデコード信号に従って、
ＲＯＷアドレスにより選択されるメモリセルアレイ１の
ＲＯＷ位置の中から、１２８個のメモリ域を選択し、１
／２マルチプレクサ３１が、１／２マルチプレクサ７の
選択するウエイ信号に従って、１／４マルチプレクサ３
０の選択した１２８個のメモリ域の中から６４個のアク
セス先メモリ域を選択することで、６４ビットのリード
データの読み出し先と、６４ビットのライトデータの書
き込み先を高速で特定できることになる。
【００５３】本発明では、第１の処理過程Ｐ１で、この
図１０のセットアソシアティブ方式のキャッシュメモリ
装置を製造する場合には、第２の処理過程Ｐ２で、上述
した１／２マルチプレクサ７に対しての変更処理を実行
することで、図１１に示すダイレクトマップ方式のキャ
ッシュメモリ装置への変更を行うことになる。
【００５４】ちなみに、従来技術のダイレクトマップ方
式のキャッシュメモリ装置では、ウエイ信号を用いない
ことから、わざわざ、１／２マルチプレクサ７を備える
ことはないし、わざわざ、１／８マルチプレクサ２に代
えて、１／４マルチプレクサ３０と１／２マルチプレク
サ３１とを備えることもない。
【００５５】この場合にも、このようにして製造される
ダイレクトマップ方式のキャッシュメモリ装置を、配線
変更処理を使わずに、最初からマスクパターンを使って
製造しておくことで、本発明のもう１つのキャッシュメ
モリ装置の製造方法が実現されることになる。
【００５６】すなわち、図９に示した第２のメタル層２
２を持つ１／２マルチプレクサ７を使用する図１１に示
したダイレクトマップ方式のキャッシュメモリ装置を、
配線変更処理を行わずに、最初からマスクパターンを使
って製造しておいて、その第２のメタル層２２の持つ金
属薄膜ライン２２３と金属薄膜ライン２２５との接続部
分と、金属薄膜ライン２２４と金属薄膜ライン２２６と
の接続部分とをレーザカッター等で切断することで、こ
の１／２マルチプレクサ７の回路構成を、図４に示すも
のから図３に示すものに変更できる。
【００５７】これから、この変更処理を施した１／２マ
ルチプレクサ７に対して、ライトイネーブル信号を選択
指示信号として与えるとともに、リートウエイ信号とラ
イトウエイ信号とを入力することで、図１０に示したセ
ットアソシアティブ方式のキャッシュメモリ装置を製造
できるのである。
【００５８】図１０に示した構成のセットアソシアティ
ブ方式のキャッシュメモリ装置よりも高速アクセスを実
現する場合には、図１２に示す構成のセットアソシアテ
ィブ方式のキャッシュメモリ装置を用いることになる。
【００５９】この図１２のセットアソシアティブ方式の
キャッシュメモリ装置では、リードデータをバッファリ
ングするセンスアンプの動作が遅いという点を考慮し
て、リードウエイ信号が来る前に、センスアンプを動作
させておくことで、リードアクセスの高速化を図る構成
を採っている。
【００６０】図１０の構成との違いは、センスアンプ５
を１２８個用意して、それを１／４マルチプレクサ３０
と１／２マルチプレクサ３１との間に配置している点で
ある。
【００６１】この構成に従って、リード処理の際に、リ
ードウエイ信号が来る前に、１／４マルチプレクサ３０
の選択する１２８個のデータをセンスアンプ５で確定さ
せておき、リードウエイ信号が来た時点で、１／２マル
チプレクサ３１を使って、直ちに、その中から６４ビッ
トのリードデータを得ることができるようになる。本発
明では、第１の処理過程Ｐ１で、この図１２のセットア
ソシアティブ方式のキャッシュメモリ装置を製造する場
合には、第２の処理過程Ｐ２で、上述した１／２マルチ
プレクサ７に対しての変更処理を実行することで、図１
３に示すダイレクトマップ方式のキャッシュメモリ装置
への変更を行うことになる。
【００６２】ちなみに、従来技術のダイレクトマップ方
式のキャッシュメモリ装置では、ウエイ信号を用いない
ことから、わざわざ、１／２マルチプレクサ７を備える
ことはないし、わざわざ、１／８マルチプレクサ２に代
えて、１／４マルチプレクサ３０と１／２マルチプレク
サ３１とを備えることもないし、わざわざ、センスアン
プ５を多くするというようなこともない。
【００６３】この場合にも、このようにして製造される
ダイレクトマップ方式のキャッシュメモリ装置を、配線
変更処理を使わずに、最初からマスクパターンを使って
製造しておくことで、本発明のもう１つのキャッシュメ
モリ装置の製造方法が実現されることになる。
【００６４】すなわち、図９に示した第２のメタル層２
２を持つ１／２マルチプレクサ７を使用する図１３に示
したダイレクトマップ方式のキャッシュメモリ装置を、
配線変更処理を行わずに、最初からマスクパターンを使
って製造しておいて、その第２のメタル層２２の持つ金
属薄膜ライン２２３と金属薄膜ライン２２５との接続部
分と、金属薄膜ライン２２４と金属薄膜ライン２２６と
の接続部分とをレーザカッター等で切断することで、こ
の１／２マルチプレクサ７の回路構成を、図４に示すも
のから図３に示すものに変更できる。
【００６５】これから、この変更処理を施した１／２マ
ルチプレクサ７に対して、ライトイネーブル信号を選択
指示信号として与えるとともに、リートウエイ信号とラ
イトウエイ信号とを入力することで、図１２に示したセ
ットアソシアティブ方式のキャッシュメモリ装置を製造
できるのである。
【００６６】図１２に示した構成のセットアソシアティ
ブ方式のキャッシュメモリ装置よりも高速アクセスを実
現する場合には、図１４に示す構成のセットアソシアテ
ィブ方式のキャッシュメモリ装置を用いることになる。
【００６７】この図１４のセットアソシアティブ方式の
キャッシュメモリ装置では、リードウエイ信号が１／２
マルチプレクサ７を通ることで動作が遅くなるという点
を考慮して、トライステートバッファ構成のライトアン
プを使って、リードウエイ信号が１／２マルチプレクサ
７を通らずに済むようにすることで、アクセスの高速化
を図る構成を採っている。
【００６８】図１２の構成との違いは、１／２マルチプ
レクサ７を省略するとともに、トライステートバッファ
構成のライトアンプ３２を用意して、それを１／４マル
チプレクサ３０と１／２マルチプレクサ３１との間に配
置している点と、そのトライステートバッファ構成のラ
イトアンプ３２に与えるライトイネーブル信号を生成す
るライト制御ロジック回路３３を備えている点と、１／
２マルチプレクサ３１が、リード処理時にのみ動作し
て、リードウエイ信号を使って選択処理を実行している
点である。
【００６９】図１５に、ライト制御ロジック回路３３の
回路構成の一実施例、図１６にライトアンプ３２回路構
成の一実施例を図示する。ライト制御ロジック回路３３
は、図１５に示すように、ライトイネーブル信号(wex）
と、ライトウエイ信号（wy slw) とを入力として、ライ
トイネーブル信号wen1,wep1,wen2,wep2 を出力するもの
であって、ライトイネーブル信号が書込モードを表示す
るローレベルにあるときにあって、ライトウエイ信号が
第１ウエイを表示するローレベルを示すときには、「we
n1＝ハイレベル,wep1 ＝ローレベル,wen2 ＝ローレベ
ル,wep2 ＝ハイレベル」のライトイネーブル信号を出力
し、ライトウエイ信号が第２ウエイを表示するハイレベ
ルを示すときには、「wen1＝ローレベル,wep1 ＝ハイレ
ベル,wen2 ＝ハイレベル,wep2 ＝ローレベル」のライト
イネーブル信号を出力するよう動作する。
【００７０】一方、ライトアンプ３２は、図１６に示す
ように、２つのトライステートバッファにより構成され
て、ライトイネーブル信号wen1,wep1 に従って導通か遮
断かを決定して、１／４マルチプレクサ３０に対して出
力信号ｂx,ｂt を出力する６４個の第１のライトアンプ
基本回路３２０と、２つのトライステートバッファによ
り構成されて、ライトイネーブル信号wen2,wep2 に従っ
て導通か遮断かを決定して、１／４マルチプレクサ３０
に対して出力信号ｂx,ｂt を出力する６４個の第２のラ
イトアンプ基本回路３２１とで構成されるとともに、隣
接する第１のライトアンプ基本回路３２０と、第２のラ
イトアンプ基本回路３２１とには、６４ビットのライト
データの同一ビットデータdit[i]／dix[i]が入力され
る。ここで、メモリセルアレイ１のメモリ域に“１”を
書くときには、「dit[i]＝ハイレベル，dix[i]＝ローレ
ベル」がセットされ、“０”を書くときには、「dit[i]
＝ローレベル，dix[i]＝ハイレベル」がセットされる。
【００７１】このように構成されるライトアンプ３２で
は、ライトイネーブル信号が「wen1＝ハイレベル、wep1
＝ローレベル，wen2＝ローレベル、wep2＝ハイレベル」
を示すときに、第１のライトアンプ基本回路３２０が導
通し、第２のライトアンプ基本回路３２１が遮断（ハイ
インピーダンス状態）する。これにより、入力される６
４ビットのライトデータdit[i]／dix[i]は、導通した第
１のライトアンプ基本回路３２０を介して１／４マルチ
プレクサ３０に出力される。一方、ライトイネーブル信
号が「wen1＝ローレベル、wep1＝ハイレベル，wen2＝ハ
イレベル、wep2＝ローレベル」を示すときに、第１のラ
イトアンプ基本回路３２０が遮断し、第２のライトアン
プ基本回路３２１が導通する。これにより、入力される
６４ビットのライトデータdit[i]／dix[i]は、導通した
第２のライトアンプ基本回路３２１を介して１／４マル
チプレクサ３０に出力される。
【００７２】このようにして、ライトアンプ３２は、ラ
イト処理時に、１／２マルチプレクサ３１と同様の選択
処理を実行する。これから、１／２マルチプレクサ３１
が、リード処理時にのみ動作することを実現できるよう
になり、これによりリードウエイ信号を１／２マルチプ
レクサ３１に直接接続できるようになって、高速リード
が実現されるのである。
【００７３】本発明では、第１の処理過程Ｐ１で、この
図１４のセットアソシアティブ方式のキャッシュメモリ
装置を製造する場合には、第２の処理過程Ｐ２で、１／
２マルチプレクサ３１に対して、リードウエイ信号に代
えて、アドレスの最上位ビットを接続するとともに、ラ
イト制御ロジック回路３３に対して、ライトウエイ信号
に代えて、アドレスの最上位ビットを入力することで、
図１７に示すダイレクトマップ方式のキャッシュメモリ
装置への変更を行うことになる。
【００７４】ちなみに、従来技術のダイレクトマップ方
式のキャッシュメモリ装置では、ウエイ信号を用いない
ことから、わざわざ、１／８マルチプレクサ２に代え
て、１／４マルチプレクサ３０と１／２マルチプレクサ
３１とを備えることはないし、わざわざ、センスアンプ
５を多くすることもないし、わざわざ、複雑なライトア
ンプ３２を用いることもないし、わざわざ、複雑なライ
ト制御ロジック回路３３を備えることもない。
【００７５】この場合にも、このようにして製造される
ダイレクトマップ方式のキャッシュメモリ装置を、最初
から製造しておくことで、本発明のもう１つのキャッシ
ュメモリ装置の製造方法が実現されることになる。
【００７６】すなわち、最初に、図１７に示すダイレク
トマップ方式のキャッシュメモリ装置を製造しておき、
次に、１／２マルチプレクサ３１に対して、アドレスの
最上位ビットに代えて、リードウエイ信号を接続すると
ともに、ライト制御ロジック回路３３に対して、アドレ
スの最上位ビットに代えて、ライトウエイ信号を入力す
ることで、図１６に示すセットアソシアティブ方式のキ
ャッシュメモリ装置が製造できるのである。
【００７７】図示実施例に従って本発明を開示したが、
本発明はこれに限定されるものではない。例えば、実施
例で開示した数値は、あくまで説明の便宜のために用い
たものに過ぎないのである。
【００７８】
【発明の効果】以上説明したように、本発明によれば、
ダイレクトマップ方式のキャッシュメモリ装置と、セッ
トアソシアティブ方式のキャッシュメモリ装置の製造方
法を共通化する構成が構築されることから、システム設
計の変更に容易に対処できるようになる。
【図面の簡単な説明】
【図１】本発明の原理構成図である。
【図２】本発明で製造するダイレクトマップ方式のキャ
ッシュメモリ装置の一実施例である。
【図３】１／２マルチプレクサの回路構成図である。
【図４】１／２マルチプレクサの選択能力消滅処理の説
明図である。
【図５】第２のメタル層の説明図である。
【図６】第１のメタル層の説明図である。
【図７】トランジスタ層の説明図である。
【図８】１／２マルチプレクサの集積回路構造図であ
る。
【図９】第２の処理過程で実行する配線変更処理の一実
施例である。
【図１０】セットアソシアティブ方式の説明図である。
【図１１】本発明で製造するダイレクトマップ方式のキ
ャッシュメモリ装置の一実施例である。
【図１２】セットアソシアティブ方式の説明図である。
【図１３】本発明で製造するダイレクトマップ方式のキ
ャッシュメモリ装置の一実施例である。
【図１４】セットアソシアティブ方式の説明図である。
【図１５】ライト制御ロジック回路の一実施例である。
【図１６】ライトアンプの一実施例である。
【図１７】本発明で製造するダイレクトマップ方式のキ
ャッシュメモリ装置の一実施例である。
【図１８】ダイレクトマップ方式の説明図である。
【図１９】セットアソシアティブ方式の説明図である。
【図２０】ダイレクトマップ方式の説明図である。
【図２１】セットアソシアティブ方式の説明図である。
【図２２】ダイレクトマップ方式の説明図である。
【図２３】セットアソシアティブ方式の説明図である。
【符号の説明】
１ メモリセルアレイ ２ １／８マルチプレクサ ３ デコーダ ４ ライトアンプ ５ センスアンプ ６ バッファ ７ １／２マルチプレクサ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 格納アドレスに従ってデータを入出力す
    るメモリセルアレイ手段と、選択指示信号として動作す
    るライトイネーブル信号に従って、リードウエイ信号か
    ライトウエイ信号のいずれか一方を選択出力する選択手
    段と、該選択手段の出力信号とアドレス上位部分とを入
    力として、該入力信号をデコードすることでデコード信
    号を生成するデコーダ手段と、該デコード信号に従って
    入出力データのメモリ域を選択するデータ選択手段とを
    製造する第１の処理過程と、 上記選択手段に対して、ライトイネーブル信号に代え
    て、上記選択手段が入力信号の１つを常に選択して出力
    するように動作する選択指示信号を接続するとともに、
    上記選択手段に対して、ウエイ信号に代えて、アドレス
    最上位側部分を入力する第２の処理過程とを備えること
    を、 特徴とするキャッシュメモリ装置の製造方法。
  2. 【請求項２】 格納アドレスに従ってデータを入出力す
    るメモリセルアレイ手段と、選択指示信号に従って、２
    つの入力信号のいずれか一方を選択出力する機能を有す
    るものの、固定の選択指示信号を受け取ることで、入力
    されるアドレス最上位側部分を常に選択して出力する選
    択手段と、該選択手段の出力信号とアドレス上位部分と
    を入力として、該入力信号をデコードすることでデコー
    ド信号を生成するデコーダ手段と、該デコード信号に従
    って入出力データのメモリ域を選択するデータ選択手段
    とを製造する第１の処理過程と、 上記選択手段に対して、上記固定の選択指示信号に代え
    て、ライトイネーブル信号を接続するとともに、上記選
    択手段に対して、アドレス最上位側部分に代えて、リー
    ドウエイ信号とライトウエイ信号とを入力する第２の処
    理過程とを備えることを、 特徴とするキャッシュメモリ装置の製造方法。
  3. 【請求項３】 ダイレクトマップ方式のキャッシュメモ
    リ装置において、 格納アドレスに従ってデータを入出力するメモリセルア
    レイ手段と、 選択指示信号に従って、２つの入力信号のいずれか一方
    を選択出力する機能を有するものの、固定の選択指示信
    号を受け取ることで、入力されるアドレス最上位側部分
    を常に選択して出力する選択手段と、 上記選択手段の出力信号とアドレス上位部分とを入力と
    して、該入力信号をデコードすることでデコード信号を
    生成するデコーダ手段と、 上記デコード信号に従って入出力データのメモリ域を選
    択するデータ選択手段とを備えることを、 特徴とするキャッシュメモリ装置。
  4. 【請求項４】 格納アドレスに従ってデータを入出力す
    るメモリセルアレイ手段と、選択指示信号として動作す
    るライトイネーブル信号に従って、リードウエイ信号か
    ライトウエイ信号のいずれか一方を選択出力する選択手
    段と、アドレス上位部分を入力として、該入力信号をデ
    コードすることでデコード信号を生成するデコーダ手段
    と、該デコード信号に従って入出力データのメモリ域を
    選択する第１のデータ選択手段と、該第１のデータ選択
    手段の選択するメモリ域の中から、該選択手段の出力信
    号の指すメモリ域を選択する第２のデータ選択手段とを
    製造する第１の処理過程と、 上記選択手段に対して、ライトイネーブル信号に代え
    て、上記選択手段が入力信号の１つを常に選択して出力
    するように動作する選択指示信号を接続するとともに、
    上記選択手段に対して、ウエイ信号に代えて、アドレス
    最上位側部分を入力する第２の処理過程とを備えること
    を、 特徴とするキャッシュメモリ装置の製造方法。
  5. 【請求項５】 格納アドレスに従ってデータを入出力す
    るメモリセルアレイ手段と、選択指示信号に従って、２
    つの入力信号のいずれか一方を選択出力する機能を有す
    るものの、固定の選択指示信号を受け取ることで、入力
    されるアドレス最上位側部分を常に選択して出力する選
    択手段と、アドレス上位部分を入力として、該入力信号
    をデコードすることでデコード信号を生成するデコーダ
    手段と、該デコード信号に従って入出力データのメモリ
    域を選択する第１のデータ選択手段と、該第１のデータ
    選択手段の選択するメモリ域の中から、該選択手段の出
    力信号の指すメモリ域を選択する第２のデータ選択手段
    とを製造する第１の処理過程と、 上記選択手段に対して、上記固定の選択指示信号に代え
    て、ライトイネーブル信号を接続するとともに、上記選
    択手段に対して、アドレス最上位側部分に代えて、リー
    ドウエイ信号とライトウエイ信号とを入力する第２の処
    理過程とを備えることを、 特徴とするキャッシュメモリ装置の製造方法。
  6. 【請求項６】 請求項４又は５記載のキャッシュメモリ
    装置の製造方法において、 第１の処理過程で、センスアンプ手段を、第１のデータ
    選択手段と第２のデータ選択手段の間に、第１のデータ
    選択手段に対応付けて製造するよう処理することを、 特徴とするキャッシュメモリ装置の製造方法。
  7. 【請求項７】 ダイレクトマップ方式のキャッシュメモ
    リ装置において、 格納アドレスに従ってデータを入出力するメモリセルア
    レイ手段と、 選択指示信号に従って、２つの入力信号のいずれか一方
    を選択出力する機能を有するものの、固定の選択指示信
    号を受け取ることで、入力されるアドレス最上位側部分
    を常に選択して出力する選択手段と、 アドレス上位部分を入力として、該入力信号をデコード
    することでデコード信号を生成するデコーダ手段と、 上記デコード信号に従って入出力データのメモリ域を選
    択する第１のデータ選択手段と、 上記第１のデータ選択手段の選択するメモリ域の中か
    ら、上記選択手段の出力信号の指すメモリ域を選択する
    第２のデータ選択手段とを備えることを、 特徴とするキャッシュメモリ装置。
  8. 【請求項８】 請求項７記載のキャッシュメモリ装置に
    おいて、 センスアンプ手段が、第１のデータ選択手段と第２のデ
    ータ選択手段の間に、第１のデータ選択手段に対応付け
    て備えられることを、 特徴とするキャッシュメモリ装置。
  9. 【請求項９】 格納アドレスに従ってデータを入出力す
    るメモリセルアレイ手段と、アドレス上位部分を入力と
    して、該入力信号をデコードすることでデコード信号を
    生成するデコーダ手段と、該デコード信号に従って入出
    力データのメモリ域を選択する第１のデータ選択手段
    と、該第１のデータ選択手段に対応付けて設けられるセ
    ンスアンプ手段と、該センスアンプ手段を介して与えら
    れる該第１のデータ選択手段の選択するメモリ域の中か
    ら、リードウエイ信号の指すメモリ域を選択する第２の
    データ選択手段と、ライトウエイ信号とライトイネーブ
    ル信号とから制御信号を生成するロジック手段と、ゲー
    ト機能を有し、該第１のデータ選択手段の選択するメモ
    リ域の中から、該制御信号の指すメモリ域を選択するラ
    イトアンプ手段とを製造する第１の処理過程と、 上記第２のデータ選択手段に対して、リードウエイ信号
    に代えて、アドレス最上位側部分を接続するとともに、
    上記ロジック手段に対して、ライトウエイ信号に代え
    て、該アドレス最上位側部分を入力する第２の処理過程
    とを備えることを、 特徴とするキャッシュメモリ装置の製造方法。
  10. 【請求項１０】 格納アドレスに従ってデータを入出力
    するメモリセルアレイ手段と、アドレス上位部分を入力
    として、該入力信号をデコードすることでデコード信号
    を生成するデコーダ手段と、該デコード信号に従って入
    出力データのメモリ域を選択する第１のデータ選択手段
    と、該第１のデータ選択手段に対応付けて設けられるセ
    ンスアンプ手段と、該センスアンプ手段を介して与えら
    れる該第１のデータ選択手段の選択するメモリ域の中か
    ら、アドレス最上位側部分の指すメモリ域を選択する第
    ２のデータ選択手段と、アドレス最上位側部分とライト
    イネーブル信号とから制御信号を生成するロジック手段
    と、ゲート機能を有し、該第１のデータ選択手段の選択
    するメモリ域の中から、該制御信号の指すメモリ域を選
    択するライトアンプ手段とを製造する第１の処理過程
    と、 上記第２のデータ選択手段に対して、アドレス最上位側
    部分に代えて、リードウエイ信号を接続するとともに、
    上記ロジック手段に対して、該アドレス最上位側部分に
    代えて、ライトウエイ信号を入力する第２の処理過程と
    を備えることを、 特徴とするキャッシュメモリ装置の製造方法。
  11. 【請求項１１】 ダイレクトマップ方式のキャッシュメ
    モリ装置において、 格納アドレスに従ってデータを入出力するメモリセルア
    レイ手段と、 アドレス上位部分を入力として、該入力信号をデコード
    することでデコード信号を生成するデコーダ手段と、 上記デコード信号に従って入出力データのメモリ域を選
    択する第１のデータ選択手段と、 上記第１のデータ選択手段に対応付けて設けられるセン
    スアンプ手段と、 上記センスアンプ手段を介して与えられる上記第１のデ
    ータ選択手段の選択するメモリ域の中から、アドレス最
    上位側部分の指すメモリ域を選択する第２のデータ選択
    手段と、 アドレス最上位側部分とライトイネーブル信号とから制
    御信号を生成するロジック手段と、 ゲート機能を有し、上記第１のデータ選択手段の選択す
    るメモリ域の中から、上記制御信号の指すメモリ域を選
    択するライトアンプ手段とを備えることを、 特徴とするキャッシュメモリ装置。
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