JPH09115297A - 半導体記憶集積回路装置 - Google Patents
半導体記憶集積回路装置Info
- Publication number
- JPH09115297A JPH09115297A JP7268914A JP26891495A JPH09115297A JP H09115297 A JPH09115297 A JP H09115297A JP 7268914 A JP7268914 A JP 7268914A JP 26891495 A JP26891495 A JP 26891495A JP H09115297 A JPH09115297 A JP H09115297A
- Authority
- JP
- Japan
- Prior art keywords
- redundancy
- cell array
- sense amplifier
- memory cell
- defective address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000003491 array Methods 0.000 claims abstract description 27
- 230000002950 deficient Effects 0.000 claims description 35
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000000415 inactivating effect Effects 0.000 claims 1
- 102100038191 Double-stranded RNA-specific editase 1 Human genes 0.000 abstract 1
- 101000742223 Homo sapiens Double-stranded RNA-specific editase 1 Proteins 0.000 abstract 1
- 101000686491 Platymeris rhadamanthus Venom redulysin 1 Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 230000007547 defect Effects 0.000 description 10
- BWSIKGOGLDNQBZ-LURJTMIESA-N (2s)-2-(methoxymethyl)pyrrolidin-1-amine Chemical compound COC[C@@H]1CCCN1N BWSIKGOGLDNQBZ-LURJTMIESA-N 0.000 description 6
- VVNRQZDDMYBBJY-UHFFFAOYSA-M sodium 1-[(1-sulfonaphthalen-2-yl)diazenyl]naphthalen-2-olate Chemical compound [Na+].C1=CC=CC2=C(S([O-])(=O)=O)C(N=NC3=C4C=CC=CC4=CC=C3O)=CC=C21 VVNRQZDDMYBBJY-UHFFFAOYSA-M 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000007664 blowing Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- BSFODEXXVBBYOC-UHFFFAOYSA-N 8-[4-(dimethylamino)butan-2-ylamino]quinolin-6-ol Chemical compound C1=CN=C2C(NC(CCN(C)C)C)=CC(O)=CC2=C1 BSFODEXXVBBYOC-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 238000003870 depth resolved spectroscopy Methods 0.000 description 1
- 208000009743 drug hypersensitivity syndrome Diseases 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 リダンダンシヒューズ回路とリダンダンシセ
ルアレイ間の配線長が最少となるような位置にリダンダ
ンシヒューズ回路を配置することでリダンダンシアクセ
スがアドレスアクセスを制限しなくなり、更にチップ面
積の削減を図る。 【解決手段】 複数のメモリセルアレイ２０〜２３上に
リダンダンシセルアレイ３０〜３２を配置し、それに対
応するリダンダンシヒューズ回路８０〜８２をリダンダ
ンシセルアレイに並列して配置する。欠陥アドレスが選
択されると、リダンダンシ判定信号RDN が全てのセンス
アンプコントローラ４０〜４４を停止させる。リダンダ
ンシ信号 RED１はリダンダンシワードドライバ５１及び
センスアンプコントローラ４１，４２を選択し一度RDN
により停止させたセンスアンプコントローラ４１，４２
を動作させリダンダンシセルアレイ３０を選択する。
ルアレイ間の配線長が最少となるような位置にリダンダ
ンシヒューズ回路を配置することでリダンダンシアクセ
スがアドレスアクセスを制限しなくなり、更にチップ面
積の削減を図る。 【解決手段】 複数のメモリセルアレイ２０〜２３上に
リダンダンシセルアレイ３０〜３２を配置し、それに対
応するリダンダンシヒューズ回路８０〜８２をリダンダ
ンシセルアレイに並列して配置する。欠陥アドレスが選
択されると、リダンダンシ判定信号RDN が全てのセンス
アンプコントローラ４０〜４４を停止させる。リダンダ
ンシ信号 RED１はリダンダンシワードドライバ５１及び
センスアンプコントローラ４１，４２を選択し一度RDN
により停止させたセンスアンプコントローラ４１，４２
を動作させリダンダンシセルアレイ３０を選択する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶集積回路
装置に関し、特にメモリセルアレイの欠陥に対応すべく
冗長回路であるリダンダンシセルアレイ回路を有する半
導体記憶集積回路装置に関するものである。
装置に関し、特にメモリセルアレイの欠陥に対応すべく
冗長回路であるリダンダンシセルアレイ回路を有する半
導体記憶集積回路装置に関するものである。
【０００２】
【従来の技術】半導体集積回路においては、その集積度
が増大するに従って欠陥が発生する割合も増大する。特
に、この欠陥は記憶素子領域内で発生することが多く、
この欠陥を取除くために冗長回路が不可欠となってい
る。
が増大するに従って欠陥が発生する割合も増大する。特
に、この欠陥は記憶素子領域内で発生することが多く、
この欠陥を取除くために冗長回路が不可欠となってい
る。
【０００３】図７に従来のこの種の冗長回路を有する半
導体記憶回路装置の回路例を示す。複数のノーマルセル
アレイ２１，２３が設けられており、これ等ノーマルセ
ルアレイに夫々対応してセンスアンプ１１〜１４が各ノ
ーマルセルアレイ２１，２３の上下端部に夫々配置され
ている。
導体記憶回路装置の回路例を示す。複数のノーマルセル
アレイ２１，２３が設けられており、これ等ノーマルセ
ルアレイに夫々対応してセンスアンプ１１〜１４が各ノ
ーマルセルアレイ２１，２３の上下端部に夫々配置され
ている。
【０００４】そして、ノーマルセルアレイに対する冗長
アレイとしてリダンダンシセルアレイ３３が設けられて
おり、このリダンダンシセルアレイ３３に対応するセン
スアンプとしてセンスアンプ１０，１１が用いられる様
になっている。
アレイとしてリダンダンシセルアレイ３３が設けられて
おり、このリダンダンシセルアレイ３３に対応するセン
スアンプとしてセンスアンプ１０，１１が用いられる様
になっている。
【０００５】各センスアンプ対応にセンスアンプコント
ローラ４０〜４４が、各ノーマルセルアレイ対応にノー
マルデコーダ＆ワードドライバ６０，６１が、リダンダ
ンシセルアレイ対応にリダンダンシワードドライバ５３
が夫々設けられている。
ローラ４０〜４４が、各ノーマルセルアレイ対応にノー
マルデコーダ＆ワードドライバ６０，６１が、リダンダ
ンシセルアレイ対応にリダンダンシワードドライバ５３
が夫々設けられている。
【０００６】ノーマルアドレスプリデコーダ＆ドライバ
９０はアクセスアドレスADDRESS を入力として、このア
クセスアドレスに応じて選択すべきセンスアンプを定め
るセンスアンプ選択信号 SAMP SELECT０〜ｍを生成する
と共に、選択すべきノーマルデコーダ＆ワードドライバ
を定めるデコーダ選択信号DEC SELECTを生成する。
９０はアクセスアドレスADDRESS を入力として、このア
クセスアドレスに応じて選択すべきセンスアンプを定め
るセンスアンプ選択信号 SAMP SELECT０〜ｍを生成する
と共に、選択すべきノーマルデコーダ＆ワードドライバ
を定めるデコーダ選択信号DEC SELECTを生成する。
【０００７】リダンダンシヒューズ回路８９はアクセス
アドレスADDRESS を入力として、予めヒューズ溶断等に
より定められた欠陥アドレスに対応するアドレスが選択
されたことを検出して、欠陥アドレスに対応するリダン
ダンシヒューズや出力信号 RED０〜 REDｎを生成する。
アドレスADDRESS を入力として、予めヒューズ溶断等に
より定められた欠陥アドレスに対応するアドレスが選択
されたことを検出して、欠陥アドレスに対応するリダン
ダンシヒューズや出力信号 RED０〜 REDｎを生成する。
【０００８】尚、このリダンダンシヒューズ回路８９は
ノーマルセルアレイ２１，２３に夫々対応してｎ台設け
られるものであるが、簡単化のために１個に統一して示
している。
ノーマルセルアレイ２１，２３に夫々対応してｎ台設け
られるものであるが、簡単化のために１個に統一して示
している。
【０００９】また、リダンダンシ判定回路７０はこれ等
リダンダンシヒューズ出力信号 RED０〜 REDｎを入力と
して、欠陥アドレスが選択されたことを示すリダンダン
シ判定信号RDN を生成して、各センスアンプコントロー
ラ４０〜４４の活性／非活性制御を行う。
リダンダンシヒューズ出力信号 RED０〜 REDｎを入力と
して、欠陥アドレスが選択されたことを示すリダンダン
シ判定信号RDN を生成して、各センスアンプコントロー
ラ４０〜４４の活性／非活性制御を行う。
【００１０】かかる構成において、アドレス信号ADDRES
S に応答してリダンダンシヒューズ回路８９では、この
アドレスが欠陥アドレスであるかどうかが判定され、欠
陥アドレスでない場合、その出力であるリダンダンシヒ
ューズ出力信号 RED０〜 REDｎは全てローレベルとな
る。
S に応答してリダンダンシヒューズ回路８９では、この
アドレスが欠陥アドレスであるかどうかが判定され、欠
陥アドレスでない場合、その出力であるリダンダンシヒ
ューズ出力信号 RED０〜 REDｎは全てローレベルとな
る。
【００１１】これ等信号 RED０〜 REDｎはリダンダンシ
判定回路７０へ入力され、その出力であるリダンダンシ
判定信号RDN は欠陥アドレスでないことを示すローレベ
ル出力となる。
判定回路７０へ入力され、その出力であるリダンダンシ
判定信号RDN は欠陥アドレスでないことを示すローレベ
ル出力となる。
【００１２】この信号RDN は全てのセンスアンプコント
ローラ４０〜４４へ入力されており、リダンダンシセル
アレイ３３用のセンスアンプコントローラ４０，４１の
みをオフ（非活性化）させる。
ローラ４０〜４４へ入力されており、リダンダンシセル
アレイ３３用のセンスアンプコントローラ４０，４１の
みをオフ（非活性化）させる。
【００１３】選択アドレスに欠陥があれば、リダンダン
シヒューズ回路８９の出力 RED０〜REDｎのうちの１つ
がハイレベルとなり、このハイレベルの信号に接続され
たリダンダンシワードドライバ５３の中の１つが選択さ
れてリダンダンシワード線を選択する。
シヒューズ回路８９の出力 RED０〜REDｎのうちの１つ
がハイレベルとなり、このハイレベルの信号に接続され
たリダンダンシワードドライバ５３の中の１つが選択さ
れてリダンダンシワード線を選択する。
【００１４】同時に、信号 RED０〜 REDｎはリダンダン
シ判定回路７０へ入力され、その出力であるリダンダン
シ判定信号RDN はハイレベルとなる。この信号RDN は全
てのセンスアンプコントローラ４０〜４４へ入力されて
おり、ノーマルセルアレイ用のセンスアンプコントロー
ラ４１〜４４を全てオフさせる。尚、センスアンプ１１
の一部はリダンダンシセルアレイ３３用としても用いら
れることから、センスアンプコントローラ４１は一度オ
フされるが、必要な部分は信号RDN により再びオンされ
る（図９参照）。
シ判定回路７０へ入力され、その出力であるリダンダン
シ判定信号RDN はハイレベルとなる。この信号RDN は全
てのセンスアンプコントローラ４０〜４４へ入力されて
おり、ノーマルセルアレイ用のセンスアンプコントロー
ラ４１〜４４を全てオフさせる。尚、センスアンプ１１
の一部はリダンダンシセルアレイ３３用としても用いら
れることから、センスアンプコントローラ４１は一度オ
フされるが、必要な部分は信号RDN により再びオンされ
る（図９参照）。
【００１５】図８はリダンダンシ判定回路７０の例を示
す回路図である。図８において、トランジスタ１３０〜
１３４の各ゲートにはリダンダンシヒューズ回路８９の
出力RED０〜 REDｎが夫々入力されており、これ等トラ
ンジスタのドレインが共通接続されることにより、ワイ
ヤードＮＯＲ接続されている。
す回路図である。図８において、トランジスタ１３０〜
１３４の各ゲートにはリダンダンシヒューズ回路８９の
出力RED０〜 REDｎが夫々入力されており、これ等トラ
ンジスタのドレインが共通接続されることにより、ワイ
ヤードＮＯＲ接続されている。
【００１６】このワイヤードＮＯＲ接続線はトランジス
タ１４０により電源Ｖccへプルアップされており、この
ワイヤードＮＯＲ接続線の電位がインバータ１２５を介
して導出され出力信号RDN となっている。
タ１４０により電源Ｖccへプルアップされており、この
ワイヤードＮＯＲ接続線の電位がインバータ１２５を介
して導出され出力信号RDN となっている。
【００１７】初期時には、トランジスタ１４０のゲート
にプリチャージ信号RST がアクティブとなり、また入力
信号 RED０〜 REDｎは全てローレベルとなっている。従
って、ワイヤードＮＯＲ接続線はハイレベルにプリチャ
ージされている。そして、活性化時には、プリチャージ
信号RST がノンアクテイブとなり、よってトランジスタ
１４０がオフとなって、このワイヤードＮＯＲ接続線が
ハイフローティング状態に維持される。
にプリチャージ信号RST がアクティブとなり、また入力
信号 RED０〜 REDｎは全てローレベルとなっている。従
って、ワイヤードＮＯＲ接続線はハイレベルにプリチャ
ージされている。そして、活性化時には、プリチャージ
信号RST がノンアクテイブとなり、よってトランジスタ
１４０がオフとなって、このワイヤードＮＯＲ接続線が
ハイフローティング状態に維持される。
【００１８】この状態で欠陥アドレスが検出されると、
入力信号 RED０〜 REDｎの１つがハイレベルとなるの
で、ワイヤードＮＯＲ接続線が急速にローレベルへ引込
まれることになる。よって、リダンダンシ判定信号RDN
はローレベルからハイレベルに変化するのである。
入力信号 RED０〜 REDｎの１つがハイレベルとなるの
で、ワイヤードＮＯＲ接続線が急速にローレベルへ引込
まれることになる。よって、リダンダンシ判定信号RDN
はローレベルからハイレベルに変化するのである。
【００１９】図９にセンスアンプコントローラの一部回
路図例を示す。センスアンプコントローラ４０〜４４に
はセンスアンプ選択信号 SAMP SELECT０〜ｍ及びリダン
ダンシ判定信号RDN が入力される。リダンダンシ判定信
号RDN がローレベルのときＮＡＮＤゲート２０２〜２０
４はセンスアンプ選択信号を通過させるが、ハイレベル
のときにはＮＡＮＤゲート２０２〜２０４はインバータ
２０８〜２１１によりセンスアンプ選択信号 SAMP SELE
CT０〜ｍを通さない。
路図例を示す。センスアンプコントローラ４０〜４４に
はセンスアンプ選択信号 SAMP SELECT０〜ｍ及びリダン
ダンシ判定信号RDN が入力される。リダンダンシ判定信
号RDN がローレベルのときＮＡＮＤゲート２０２〜２０
４はセンスアンプ選択信号を通過させるが、ハイレベル
のときにはＮＡＮＤゲート２０２〜２０４はインバータ
２０８〜２１１によりセンスアンプ選択信号 SAMP SELE
CT０〜ｍを通さない。
【００２０】逆に、リダンダンシセルアレイと隣接する
センスアンプコントローラ４０，４１では、リダンダン
シ判定信号RDN がローレベルの時は、リダンダンシ用の
センスアンプ活性化信号ＳＡＥＲは発生せず（インバー
タ２０６，２０７により）、センスアンプ１０，１１は
動作しないが、リダンダンシ判定信号RDN がハイレベル
になると、センスアンプ活性化信号ＳＡＥＲを発生し、
センスアンプ１０，１１を動作させる。
センスアンプコントローラ４０，４１では、リダンダン
シ判定信号RDN がローレベルの時は、リダンダンシ用の
センスアンプ活性化信号ＳＡＥＲは発生せず（インバー
タ２０６，２０７により）、センスアンプ１０，１１は
動作しないが、リダンダンシ判定信号RDN がハイレベル
になると、センスアンプ活性化信号ＳＡＥＲを発生し、
センスアンプ１０，１１を動作させる。
【００２１】こうすることにより、欠陥アドレスが選択
されたときは、自動的にその欠陥アドレスに対応するノ
ーマルセルアレイの代りにリダンダンシセルアレイへの
アクセスに切換えるようになっており、よってメモリセ
ルの欠陥に対しての救済を可能としているのである。
されたときは、自動的にその欠陥アドレスに対応するノ
ーマルセルアレイの代りにリダンダンシセルアレイへの
アクセスに切換えるようになっており、よってメモリセ
ルの欠陥に対しての救済を可能としているのである。
【００２２】
【発明が解決しようとする課題】従来のこの様な冗長回
路を有する半導体記憶回路装置においては、リダンダン
シセルアレイのワード線を選択する場合、ノーマルアク
セスに比べてリダンダンシアクセスが遅いため、ワード
線が選択されて立上がる時間はリダンダンシアクセスで
決まってしまうという問題が生じた。また、リダンダン
シヒューズ回路８９とリダンダンシワードドライバ５３
との位置が離れた場所に配置されているため、その間の
配線数が増え、その結果チップの面積大になるという問
題が生じた。
路を有する半導体記憶回路装置においては、リダンダン
シセルアレイのワード線を選択する場合、ノーマルアク
セスに比べてリダンダンシアクセスが遅いため、ワード
線が選択されて立上がる時間はリダンダンシアクセスで
決まってしまうという問題が生じた。また、リダンダン
シヒューズ回路８９とリダンダンシワードドライバ５３
との位置が離れた場所に配置されているため、その間の
配線数が増え、その結果チップの面積大になるという問
題が生じた。
【００２３】この様に、従来の回路では、リダンダンシ
ヒューズ回路とリダンダンシワードドライバとが離れて
配置されているので、リダンダンシ確定からリダンダン
シワードドライバ立上がりまでの時間が長くなり、それ
がアドレスアクセス時間を決定してしまうという欠点が
ある。
ヒューズ回路とリダンダンシワードドライバとが離れて
配置されているので、リダンダンシ確定からリダンダン
シワードドライバ立上がりまでの時間が長くなり、それ
がアドレスアクセス時間を決定してしまうという欠点が
ある。
【００２４】また、リダンダンシヒューズ回路からリダ
ンダンシドライバまでの配線長増大によるチップ面積の
増大が問題となる。更に、リダンダンシアクセスの高速
化のため、リダンダンシドライバはアクセスの最速とな
るセルアレイの位置にまとめて配置されている。そのた
め、リダンダンシ専用のセンスアンプ及びセンスアンプ
コントローラも必要となり、更にチップ面積は増大する
という問題がある。
ンダンシドライバまでの配線長増大によるチップ面積の
増大が問題となる。更に、リダンダンシアクセスの高速
化のため、リダンダンシドライバはアクセスの最速とな
るセルアレイの位置にまとめて配置されている。そのた
め、リダンダンシ専用のセンスアンプ及びセンスアンプ
コントローラも必要となり、更にチップ面積は増大する
という問題がある。
【００２５】本発明の目的は、リダンダンシヒューズ回
路とリダンダンシワードドライバ間の配置を最適化し、
配線による面積の増大及びリダンダンシアクセスの高速
化を実現することを図った半導体記憶集積回路装置を提
供することである。
路とリダンダンシワードドライバ間の配置を最適化し、
配線による面積の増大及びリダンダンシアクセスの高速
化を実現することを図った半導体記憶集積回路装置を提
供することである。
【００２６】本発明の他の目的は、リダンダンシ用のセ
ンスアンプ及びセンスアンプコントローラを廃止するこ
とでチップ面積の削減を可能とした半導体記憶集積回路
装置を提供することである。
ンスアンプ及びセンスアンプコントローラを廃止するこ
とでチップ面積の削減を可能とした半導体記憶集積回路
装置を提供することである。
【００２７】本発明の更に他の目的は、リダンダンシ用
メモリセル自体の欠陥を少なくするようにした半導体記
憶集積回路装置を提供することである。
メモリセル自体の欠陥を少なくするようにした半導体記
憶集積回路装置を提供することである。
【００２８】本発明の別の目的は、ノーマルセルの選択
回路とリダンダンシセルの選択回路を同一とすること
で、アドレス制御を簡素化してチップ面積の増大を防ぐ
ようにした半導体記憶集積回路装置を提供することであ
る。
回路とリダンダンシセルの選択回路を同一とすること
で、アドレス制御を簡素化してチップ面積の増大を防ぐ
ようにした半導体記憶集積回路装置を提供することであ
る。
【００２９】
【課題を解決するための手段】本発明によれば、複数の
メモリセルアレイと、これ等メモリセルアレイの各々に
対応して設けられ対応セルアレイ中に設置されたリダン
ダンシセルアレイと、前記リダンダンシセルアレイに夫
々対応して設けられアクセスアドレスを入力として対応
メモリセルアレイ中の欠陥アドレスが選択されたことを
夫々検出する欠陥アドレス検出手段と、この欠陥アドレ
ス検出手段によって検出された欠陥アドレスを含むモリ
セルアレイを非活性化する非活性化手段と、この非活性
化されたメモリセルアレイに対応するリダンダンシセル
アレイを活性化する手段とを含み、前記リダンダンシセ
ルアレイの各々と前記欠陥アドレス検出手段の各々とが
同一方向に配置されていることを特徴とする半導体記憶
集積回路装置が得られる。
メモリセルアレイと、これ等メモリセルアレイの各々に
対応して設けられ対応セルアレイ中に設置されたリダン
ダンシセルアレイと、前記リダンダンシセルアレイに夫
々対応して設けられアクセスアドレスを入力として対応
メモリセルアレイ中の欠陥アドレスが選択されたことを
夫々検出する欠陥アドレス検出手段と、この欠陥アドレ
ス検出手段によって検出された欠陥アドレスを含むモリ
セルアレイを非活性化する非活性化手段と、この非活性
化されたメモリセルアレイに対応するリダンダンシセル
アレイを活性化する手段とを含み、前記リダンダンシセ
ルアレイの各々と前記欠陥アドレス検出手段の各々とが
同一方向に配置されていることを特徴とする半導体記憶
集積回路装置が得られる。
【００３０】本発明によれば、前記メモリセルアレイの
各々のセンスアンプと対応リダンダンシセルアレイのセ
ンスアンプとを共用したことを特徴とする半導体記憶集
積回路装置が得られる。
各々のセンスアンプと対応リダンダンシセルアレイのセ
ンスアンプとを共用したことを特徴とする半導体記憶集
積回路装置が得られる。
【００３１】本発明によれば、前記メモリセルアレイの
全てに対応リダンダンシセルアレイを設ける代わりに、
メモリセルアレイの一部に選択的に前記リダンダンシセ
ルアレイを設けるようにしたことを特徴とする半導体記
憶集積回路装置が得られる。
全てに対応リダンダンシセルアレイを設ける代わりに、
メモリセルアレイの一部に選択的に前記リダンダンシセ
ルアレイを設けるようにしたことを特徴とする半導体記
憶集積回路装置が得られる。
【００３２】本発明によれば、前記非活性化手段は、前
記欠陥アドレス検出手段の各出力を入力として前記メモ
リセルアレイを非活性化する信号を生成するよう構成さ
れており、この非活性化手段は前記欠陥アドレス検出手
段の各々の近傍においてこれ等欠陥アドレス検出手段の
配置方向とは直交する方向に配置されていることを特徴
とする半導体記憶集積回路装置が得られる。
記欠陥アドレス検出手段の各出力を入力として前記メモ
リセルアレイを非活性化する信号を生成するよう構成さ
れており、この非活性化手段は前記欠陥アドレス検出手
段の各々の近傍においてこれ等欠陥アドレス検出手段の
配置方向とは直交する方向に配置されていることを特徴
とする半導体記憶集積回路装置が得られる。
【００３３】
【発明の実施の形態】本発明の作用について述べる。リ
ダンダンシヒューズ回路とリダンダンシワードドライバ
とを、その間の配線が最短（望ましくは配線が回路間を
一直線）で結ぶ様な位置関係で配置することにより、ブ
ロック間の配線遅延は最小となると共に、配線の占有面
積も小とすることができる。
ダンダンシヒューズ回路とリダンダンシワードドライバ
とを、その間の配線が最短（望ましくは配線が回路間を
一直線）で結ぶ様な位置関係で配置することにより、ブ
ロック間の配線遅延は最小となると共に、配線の占有面
積も小とすることができる。
【００３４】また、リダンダンシヒューズ回路とリダン
ダンシワードドライバとの配置関係を上記の様に実現す
るために、複数のノーマルセルアレイの中にリダンダン
シセルアレイを混在させて配置させることで、センスア
ンプをノーマルセルアレイとリダンダンシセルアレイと
で共用可能となり、よってリダンダンシセルアレイ専用
のセンスアンプが必要なくなって、チップ面積の増大を
防ぐことができる。
ダンシワードドライバとの配置関係を上記の様に実現す
るために、複数のノーマルセルアレイの中にリダンダン
シセルアレイを混在させて配置させることで、センスア
ンプをノーマルセルアレイとリダンダンシセルアレイと
で共用可能となり、よってリダンダンシセルアレイ専用
のセンスアンプが必要なくなって、チップ面積の増大を
防ぐことができる。
【００３５】以下、本発明の実施例について図面を用い
て詳細に説明する。
て詳細に説明する。
【００３６】図１は本発明の一実施例のブロック図であ
り、図７と同等部分は同一符号により示している。図１
において、複数のノーマルセルアレイ２０〜２３が設け
られており、これ等ノーマルセルアレイに夫々対応して
センスアンプ１０〜１４が各ノーマルセルアレイ２０〜
２３の上下端部に夫々配置されている。
り、図７と同等部分は同一符号により示している。図１
において、複数のノーマルセルアレイ２０〜２３が設け
られており、これ等ノーマルセルアレイに夫々対応して
センスアンプ１０〜１４が各ノーマルセルアレイ２０〜
２３の上下端部に夫々配置されている。
【００３７】そして、これ等ノーマルセルアレイに対す
るリダンダンシセルアレイ３０〜３２が設けられてお
り、これ等各リダンダンシセルアレイは対応するノーマ
ルセルアレイ内に配置されることにより、このリダンダ
ンシセルアレイに対するセンスアンプをノーマルセルア
レイのそれと共用する様になっている。
るリダンダンシセルアレイ３０〜３２が設けられてお
り、これ等各リダンダンシセルアレイは対応するノーマ
ルセルアレイ内に配置されることにより、このリダンダ
ンシセルアレイに対するセンスアンプをノーマルセルア
レイのそれと共用する様になっている。
【００３８】各センスアンプ対応にセンスアンプコント
ローラ４０〜４４が、各ノーマルセルアレイ対応にノー
マルデコーダ＆ワードドライバ６０〜６２が、各リダン
ダンシセルアレイ対応にリダンダンシワードドライバ５
０〜５３が夫々設けられている。
ローラ４０〜４４が、各ノーマルセルアレイ対応にノー
マルデコーダ＆ワードドライバ６０〜６２が、各リダン
ダンシセルアレイ対応にリダンダンシワードドライバ５
０〜５３が夫々設けられている。
【００３９】ノーマルアドレスプリデコーダ＆ドライバ
９０はアクセスアドレスADDRESS を入力として、このア
ドレスに応じて選択すべきセンスアンプを定めるセンス
アンプ選択信号 SAMP SELECT０〜ｎを生成すると共に、
選択すべきノーマルデコーダ＆ワードドライバを定める
デコーダ選択信号DEC SELECTを生成する。
９０はアクセスアドレスADDRESS を入力として、このア
ドレスに応じて選択すべきセンスアンプを定めるセンス
アンプ選択信号 SAMP SELECT０〜ｎを生成すると共に、
選択すべきノーマルデコーダ＆ワードドライバを定める
デコーダ選択信号DEC SELECTを生成する。
【００４０】リダンダンシヒューズ回路８１〜８２はノ
ーマルセルアレイに夫々対応して設けられており、アク
セスアドレスADDRESS を入力として、予めヒューズ溶断
等により定められた欠陥アドレスに対応するアドレスが
選択されたことを検出して、欠陥アドレスに対応するリ
ダンダンシヒューズ出力信号 RED０〜 REDｎを生成す
る。
ーマルセルアレイに夫々対応して設けられており、アク
セスアドレスADDRESS を入力として、予めヒューズ溶断
等により定められた欠陥アドレスに対応するアドレスが
選択されたことを検出して、欠陥アドレスに対応するリ
ダンダンシヒューズ出力信号 RED０〜 REDｎを生成す
る。
【００４１】リダンダンシ判定回路７０はこれ等リダン
ダンシヒューズ出力 RED０〜 REDｎを入力として、欠陥
アドレスが選択されたことを示すリダンダンシ判定信号
RDNを生成して、各センスアンプコントローラ４０〜４
４の活性／非活性制御を行う。
ダンシヒューズ出力 RED０〜 REDｎを入力として、欠陥
アドレスが選択されたことを示すリダンダンシ判定信号
RDNを生成して、各センスアンプコントローラ４０〜４
４の活性／非活性制御を行う。
【００４２】かかる構成において、アクセスアドレスAD
DRESS に応答してリダンダンシヒューズ回路８０〜８２
では、このアドレスが欠陥アドレスであるとヒューズカ
ットされたリダンダンシヒューズ回路８０〜８２の１
つ、例えばリダンダンシヒューズ８０が選択されリダン
ダンシ信号RED １を発生する。選択されたリダンダンシ
信号RED １はリダンダンシ判定回路７０に入力され、リ
ダンダンシ判定信号RDNを発生する。リダンダンシ判定
信号RDN はセンスアンプコントローラ４０〜４４に入力
され全てのセンスアンプコントローラを停止させ、それ
に接続されたセンスアンプ及びワードドライバを停止さ
せ、欠陥セルの存在するワード線の動作を停止させる。
DRESS に応答してリダンダンシヒューズ回路８０〜８２
では、このアドレスが欠陥アドレスであるとヒューズカ
ットされたリダンダンシヒューズ回路８０〜８２の１
つ、例えばリダンダンシヒューズ８０が選択されリダン
ダンシ信号RED １を発生する。選択されたリダンダンシ
信号RED １はリダンダンシ判定回路７０に入力され、リ
ダンダンシ判定信号RDNを発生する。リダンダンシ判定
信号RDN はセンスアンプコントローラ４０〜４４に入力
され全てのセンスアンプコントローラを停止させ、それ
に接続されたセンスアンプ及びワードドライバを停止さ
せ、欠陥セルの存在するワード線の動作を停止させる。
【００４３】選択されたリダンダンシ信号RED １は更に
直接リダンダンシワードドライバ５１及びセンスアンプ
コントローラ４１，４２に入力され、一度リダンダンシ
判定信号RDN で停止したセンスアンプコントローラを動
作させる。
直接リダンダンシワードドライバ５１及びセンスアンプ
コントローラ４１，４２に入力され、一度リダンダンシ
判定信号RDN で停止したセンスアンプコントローラを動
作させる。
【００４４】図２はリダンダンシ判定回路７０の例を示
しており、図８と同等部分は同一符号により示してい
る。図８のワイヤードＮＯＲ線の出力を各センスアンプ
コントローラ４０〜４４へ導出するために、これ等セン
スアンプコントローラ対応にインバータ１２０〜１２４
を設けている。他の構成は図８のそれと同じである。
しており、図８と同等部分は同一符号により示してい
る。図８のワイヤードＮＯＲ線の出力を各センスアンプ
コントローラ４０〜４４へ導出するために、これ等セン
スアンプコントローラ対応にインバータ１２０〜１２４
を設けている。他の構成は図８のそれと同じである。
【００４５】初期時には、トランジスタ１４０はプリチ
ャージ信号RST によりオンとなっており、トランジスタ
１３０〜１３４はオフであるために、ワイヤードＮＯＲ
接続線はハイレベル状態でフローティングとなってい
る。アクティブ時には、先ず信号RST がノンアクティブ
になり、ワイヤードＮＯＲ線をハイレベルのフローティ
ングに保つ。リダンダンシ出力 RED０〜 REDｎのうち１
つがハイになると、トランジスタ１３０〜１３４のうち
の１つがオンし、ワイヤードＮＯＲ線が急速にローに引
き落とされる。
ャージ信号RST によりオンとなっており、トランジスタ
１３０〜１３４はオフであるために、ワイヤードＮＯＲ
接続線はハイレベル状態でフローティングとなってい
る。アクティブ時には、先ず信号RST がノンアクティブ
になり、ワイヤードＮＯＲ線をハイレベルのフローティ
ングに保つ。リダンダンシ出力 RED０〜 REDｎのうち１
つがハイになると、トランジスタ１３０〜１３４のうち
の１つがオンし、ワイヤードＮＯＲ線が急速にローに引
き落とされる。
【００４６】従来回路では、ワイヤードＮＯＲ線の端に
出力用のインバータが配置されリダンダンシ判定信号RD
N を出力していたが、本発明ではワイヤードＮＯＲ線と
センスアンプコントローラとが同一方向に並列に配置さ
れているため、センスアンプコントローラの近傍にイン
バータ１２０〜１２４を配置しバッファリングされ出力
されている。従ってリダンダンシ信号入力からリダンダ
ンシ判定されるまでのアクセス時間は従来に比較し改善
される。
出力用のインバータが配置されリダンダンシ判定信号RD
N を出力していたが、本発明ではワイヤードＮＯＲ線と
センスアンプコントローラとが同一方向に並列に配置さ
れているため、センスアンプコントローラの近傍にイン
バータ１２０〜１２４を配置しバッファリングされ出力
されている。従ってリダンダンシ信号入力からリダンダ
ンシ判定されるまでのアクセス時間は従来に比較し改善
される。
【００４７】図３にセンスアンプコントローラの一部回
路例を示す。ノーマルアクセス時はリダンダンシ判定信
号RDN がローレベル出力されているため、センスアンプ
選択信号により選択されたセンスアンプコントローラが
動作する。
路例を示す。ノーマルアクセス時はリダンダンシ判定信
号RDN がローレベル出力されているため、センスアンプ
選択信号により選択されたセンスアンプコントローラが
動作する。
【００４８】欠陥アドレスが選択されると、リダンダン
シ判定信号RDN はハイレベルとなり全てのセンスアンプ
コントローラ４０〜４４中のＮＡＮＤゲート１００〜１
０３がインバータ２０８〜２１１によりオフし、全ての
センスアンプを停止させる。リダンダンシ信号RED がリ
ダンダンシワードドライバに入力され同一信号が隣接す
るセンスアンプコントローラのみに入力され、センスア
ンプコントローラ中のＮＯＲゲート１１０〜１１３がオ
ンし一度信号RDN でオフしたセンスアンプコントロール
信号をもう一度オンさせ、センスアンプを動作する働き
をする。
シ判定信号RDN はハイレベルとなり全てのセンスアンプ
コントローラ４０〜４４中のＮＡＮＤゲート１００〜１
０３がインバータ２０８〜２１１によりオフし、全ての
センスアンプを停止させる。リダンダンシ信号RED がリ
ダンダンシワードドライバに入力され同一信号が隣接す
るセンスアンプコントローラのみに入力され、センスア
ンプコントローラ中のＮＯＲゲート１１０〜１１３がオ
ンし一度信号RDN でオフしたセンスアンプコントロール
信号をもう一度オンさせ、センスアンプを動作する働き
をする。
【００４９】図４は図１のリダンダンシヒューズ回路８
０〜８２の具体例を示す図である。アドレス信号ADDRES
S の各相補信号（Ａ０〜Ａｎ及び反転信号）がトランジ
スタ３０３〜３０８の各ゲートへ夫々入力されており、
各トランジスタ３０３〜３０８の各ドレインはヒューズ
３０９〜３１４を夫々介してワイヤードＮＯＲ部３１５
にて共通接続されている。尚、これ等トランジスタ３０
３〜３０８のソースはトランジスタ３０２を介して接地
されている。
０〜８２の具体例を示す図である。アドレス信号ADDRES
S の各相補信号（Ａ０〜Ａｎ及び反転信号）がトランジ
スタ３０３〜３０８の各ゲートへ夫々入力されており、
各トランジスタ３０３〜３０８の各ドレインはヒューズ
３０９〜３１４を夫々介してワイヤードＮＯＲ部３１５
にて共通接続されている。尚、これ等トランジスタ３０
３〜３０８のソースはトランジスタ３０２を介して接地
されている。
【００５０】ワイヤードＮＯＲ部３１５はＰＭＯＳトラ
ンジスタ３０１によりハイレベルにプリチャージされる
ようになっており、まだこのワイヤードＮＯＲ部３１５
の出力はインバータ３１６及びラッチ回路３１９を介し
て導出され、リダンダンシ信号RED となっている。尚、
ＰＭＯＳトランジスタ３１８はワイヤードＮＯＲ部３１
５のハイレベル保持用である。
ンジスタ３０１によりハイレベルにプリチャージされる
ようになっており、まだこのワイヤードＮＯＲ部３１５
の出力はインバータ３１６及びラッチ回路３１９を介し
て導出され、リダンダンシ信号RED となっている。尚、
ＰＭＯＳトランジスタ３１８はワイヤードＮＯＲ部３１
５のハイレベル保持用である。
【００５１】プリチャージ時には、プリチャージ信号Ｐ
ＲＣがローレベルとなり、トランジスタ３０１がオンと
なってワイヤードＮＯＲ部３１５をハイレベルにプリチ
ャージする。尚、ＮＭＯＳトランジスタ３０２はオフと
なっている。
ＲＣがローレベルとなり、トランジスタ３０１がオンと
なってワイヤードＮＯＲ部３１５をハイレベルにプリチ
ャージする。尚、ＮＭＯＳトランジスタ３０２はオフと
なっている。
【００５２】プリチャージ信号ＰＲＣがハイレベルにな
ると、トランジスタ３０１はオフとなり、ワイヤードＮ
ＯＲ部３１５はハイレベルのフローティング状態となっ
ており、ＮＭＯＳトランジスタ３０２を同時にオンとす
ることで、ノーマル状態となる。
ると、トランジスタ３０１はオフとなり、ワイヤードＮ
ＯＲ部３１５はハイレベルのフローティング状態となっ
ており、ＮＭＯＳトランジスタ３０２を同時にオンとす
ることで、ノーマル状態となる。
【００５３】アドレス信号ADDRESS が入力されると、ト
ランジスタ３０３〜３０８の作用によりワイヤードＮＯ
Ｒ部３１５がローレベルに引き落とされるが、リダンダ
ンシ時は本ヒューズ回路が選択されると、このワイヤー
ドＮＯＲ部３１５はハイレベルのフローティングのまま
に維持される様になっている。これは、ヒューズ３０９
〜３１４の溶断を適宜選択することでなされるものであ
る。
ランジスタ３０３〜３０８の作用によりワイヤードＮＯ
Ｒ部３１５がローレベルに引き落とされるが、リダンダ
ンシ時は本ヒューズ回路が選択されると、このワイヤー
ドＮＯＲ部３１５はハイレベルのフローティングのまま
に維持される様になっている。これは、ヒューズ３０９
〜３１４の溶断を適宜選択することでなされるものであ
る。
【００５４】尚、この図４のリダンダンシヒューズ回路
の例は周知であり、一例を示すものである。
の例は周知であり、一例を示すものである。
【００５５】リダンダンシセルアレイは不良を救済する
ために用意されているため、これが不良になると置換が
できなくなる。しかし、プロセス上セルアレイとセンス
アンプ付近のメモリセルは段差等が原因でセルアレイ端
不良が発生し、不良になる確率が高くなる。
ために用意されているため、これが不良になると置換が
できなくなる。しかし、プロセス上セルアレイとセンス
アンプ付近のメモリセルは段差等が原因でセルアレイ端
不良が発生し、不良になる確率が高くなる。
【００５６】この点を改良した第２の実施例を図５に示
し、図１と同等部分は同一符号にて示す。本実施例で
は、各ノーマルセルアレイの端にリダンダンシセルアレ
イを配置する代りにノーマルセルアレイの中央部分に配
置することでこの不良を取り除く。
し、図１と同等部分は同一符号にて示す。本実施例で
は、各ノーマルセルアレイの端にリダンダンシセルアレ
イを配置する代りにノーマルセルアレイの中央部分に配
置することでこの不良を取り除く。
【００５７】例えば、図１のノーマルセルアレイ２１を
略中央部分のワード線方向に上下に２分割して（２１
Ａ，２１Ｂ）、その中央部分にリダンダンシセルアレイ
３０を配置するのである。他の部分についても同様であ
る。
略中央部分のワード線方向に上下に２分割して（２１
Ａ，２１Ｂ）、その中央部分にリダンダンシセルアレイ
３０を配置するのである。他の部分についても同様であ
る。
【００５８】図６は第３の実施例を示すものであり、図
１及び図５と同等部分は同一符号にて示す。先の図１，
図５の各実施例では、全てのノーマルセルアレイに夫々
対応してリダンダンシセルアレイを配置しているのに対
し、この第３の実施例では、リダンダンシセルアレイは
全てのノーマルセルアレイに配置されない。
１及び図５と同等部分は同一符号にて示す。先の図１，
図５の各実施例では、全てのノーマルセルアレイに夫々
対応してリダンダンシセルアレイを配置しているのに対
し、この第３の実施例では、リダンダンシセルアレイは
全てのノーマルセルアレイに配置されない。
【００５９】この配置方法は、必要最小限のリダンダン
シセルアレイを配置する際、ノーマルセルアレイの置き
換え単位（例えば２５６ＭｂＤＲＡＭの分割デコード方
式のワードドライバ置き換え単位は１メインワード線に
対し、８サブワード線となっている）とリダンダンシセ
ルアレイの置き換え単位とを同じにすることで、ワード
線コントローラの構成を同じにすることができ、チップ
面積の削減ができる。
シセルアレイを配置する際、ノーマルセルアレイの置き
換え単位（例えば２５６ＭｂＤＲＡＭの分割デコード方
式のワードドライバ置き換え単位は１メインワード線に
対し、８サブワード線となっている）とリダンダンシセ
ルアレイの置き換え単位とを同じにすることで、ワード
線コントローラの構成を同じにすることができ、チップ
面積の削減ができる。
【００６０】
【発明の効果】本発明の第１の効果は、欠陥アドレス選
択時のリダンダンシ置き換えのアクセス時間が短縮され
るということであり、リダンダンシヒューズとリダンダ
ンシワードドライバが同一方向に配置され、更に対応す
るリダンダンシヒューズとリダンダンシワードドライバ
が最短の配線長になるように配置されているため、配線
遅延も最少になるためである。
択時のリダンダンシ置き換えのアクセス時間が短縮され
るということであり、リダンダンシヒューズとリダンダ
ンシワードドライバが同一方向に配置され、更に対応す
るリダンダンシヒューズとリダンダンシワードドライバ
が最短の配線長になるように配置されているため、配線
遅延も最少になるためである。
【００６１】第２の効果は、上記のようにリダンダンシ
ヒューズ回路とリダンダンシドライバ回路間の配線長が
最短に配置されるため、配線の引き回しによる面積の増
大はなくなるため、チップ面積を小さくすることができ
る。
ヒューズ回路とリダンダンシドライバ回路間の配線長が
最短に配置されるため、配線の引き回しによる面積の増
大はなくなるため、チップ面積を小さくすることができ
る。
【００６２】第３の効果は、リダンダンシメモリセル自
体が不良になる確率を減らすことができるということで
ある。その理由は、リダンダンシメモリセルアレイをノ
ーマルセルアレイの間に配置することによりセル部とセ
ンスアンプ部の段差等による不良の発生を防ぐことがで
きるためである。
体が不良になる確率を減らすことができるということで
ある。その理由は、リダンダンシメモリセルアレイをノ
ーマルセルアレイの間に配置することによりセル部とセ
ンスアンプ部の段差等による不良の発生を防ぐことがで
きるためである。
【００６３】第４の効果は、メモリセルアレイの全プレ
ートにより、リダンダンシメモリセルアレイを配置せ
ず、ノーマルワードドライバとリダンダンシワードドラ
イバでワード線コントロール回路の構成を同一にするこ
とにより、チップ面積を削減できるということである。
ートにより、リダンダンシメモリセルアレイを配置せ
ず、ノーマルワードドライバとリダンダンシワードドラ
イバでワード線コントロール回路の構成を同一にするこ
とにより、チップ面積を削減できるということである。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】図１におけるリダンダンシ判定回路の回路図で
ある。
ある。
【図３】図１におけるセンスアンプコントローラの一部
回路図である。
回路図である。
【図４】図１におけるリダンダンシヒューズ回路の一例
を示す図である。
を示す図である。
【図５】本発明の他の実施例のブロック図である。
【図６】本発明の別の実施例のブロック図である。
【図７】従来の冗長回路を有する半導体記憶集積回路の
ブロック図である。
ブロック図である。
【図８】図７のリダンダンシ判定回路の回路図である。
【図９】図７のセンスアンプコントローラの一部回路図
である。
である。
１０〜２４ センスアンプ ２０〜２３ ノーマルセルアレイ ３０〜３２ リダンダンシセルアレイ ４０〜４４ センスアンプコントローラ ５０〜５３ リダンダンシワードドライバ ６０〜６２ ノーマルデコーダ＆ワードドライバ ７０ リダンダンシ判定回路 ８１〜８２ リダンダンシヒューズ回路 ９０ ノーマルアドレスプリデコーダ＆ドライバ
Claims (4)
- 【請求項１】 複数のメモリセルアレイと、これ等メモ
リセルアレイの各々に対応して設けられ対応セルアレイ
中に設置されたリダンダンシセルアレイと、前記リダン
ダンシセルアレイに夫々対応して設けられアクセスアド
レスを入力として対応メモリセルアレイ中の欠陥アドレ
スが選択されたことを夫々検出する欠陥アドレス検出手
段と、この欠陥アドレス検出手段によって検出された欠
陥アドレスを含むモリセルアレイを非活性化する非活性
化手段と、この非活性化されたメモリセルアレイに対応
するリダンダンシセルアレイを活性化する手段とを含
み、前記リダンダンシセルアレイの各々と前記欠陥アド
レス検出手段の各々とが同一方向に配置されていること
を特徴とする半導体記憶集積回路装置。 - 【請求項２】 前記メモリセルアレイの各々のセンスア
ンプと対応リダンダンシセルアレイのセンスアンプとを
共用したことを特徴とする請求項１記載の半導体記憶集
積回路装置。 - 【請求項３】 前記メモリセルアレイの全てに対応リダ
ンダンシセルアレイを設ける代わりに、メモリセルアレ
イの一部に選択的に前記リダンダンシセルアレイを設け
るようにしたことを特徴とする請求項１または２記載の
半導体記憶集積回路装置。 - 【請求項４】 前記非活性化手段は、前記欠陥アドレス
検出手段の各出力を入力として前記メモリセルアレイを
非活性化する信号を生成するよう構成されており、この
非活性化手段は前記欠陥アドレス検出手段の各々の近傍
においてこれ等欠陥アドレス検出手段の配置方向とは直
交する方向に配置されていることを特徴とする請求項１
〜３いずれか記載の半導体記憶集積回路装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7268914A JP3036411B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体記憶集積回路装置 |
| EP96116710A EP0769743B1 (en) | 1995-10-18 | 1996-10-17 | Semiconductor memory device having small chip size and shortened redundancy access time |
| CA002188101A CA2188101C (en) | 1995-10-18 | 1996-10-17 | Semiconductor memory device having small chip size and redundancy access time |
| DE69625571T DE69625571T2 (de) | 1995-10-18 | 1996-10-17 | Halbleiterspeicher mit kleiner Chipgrösse und verkürzter Redundanzzugriffszeit |
| US08/731,742 US5841708A (en) | 1995-10-18 | 1996-10-18 | Semiconductor memory device having small chip size and redundancy access time |
| TW085112744A TW317634B (ja) | 1995-10-18 | 1996-10-18 | |
| KR1019960046890A KR100195677B1 (ko) | 1995-10-18 | 1996-10-18 | 소형 칩 사이즈와 리던던시 액세스 타임을 갖는 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7268914A JP3036411B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体記憶集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10343459A Division JPH11242897A (ja) | 1998-12-02 | 1998-12-02 | 半導体記憶集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09115297A true JPH09115297A (ja) | 1997-05-02 |
| JP3036411B2 JP3036411B2 (ja) | 2000-04-24 |
Family
ID=17465034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7268914A Expired - Fee Related JP3036411B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体記憶集積回路装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5841708A (ja) |
| EP (1) | EP0769743B1 (ja) |
| JP (1) | JP3036411B2 (ja) |
| KR (1) | KR100195677B1 (ja) |
| CA (1) | CA2188101C (ja) |
| DE (1) | DE69625571T2 (ja) |
| TW (1) | TW317634B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486217B1 (ko) * | 1997-11-06 | 2005-09-08 | 삼성전자주식회사 | 메모리셀제어회로를구비하는반도체메모리장치 |
| JP2012123876A (ja) * | 2010-12-09 | 2012-06-28 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11154398A (ja) * | 1997-11-20 | 1999-06-08 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2000100195A (ja) * | 1998-09-22 | 2000-04-07 | Nec Corp | 冗長回路を有する半導体記憶装置 |
| JP2000348496A (ja) * | 1999-06-09 | 2000-12-15 | Nec Corp | 半導体記憶装置 |
| JP2001101892A (ja) * | 1999-09-30 | 2001-04-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6166974A (en) * | 1999-10-28 | 2000-12-26 | Vanguard International Semiconductor Corp. | Dynamic precharge redundant circuit for semiconductor memory device |
| US6256237B1 (en) * | 1999-12-28 | 2001-07-03 | United Microelectronics Corp. | Semiconductor device and method for repairing failed memory cell by directly programming fuse memory cell |
| JP2001273788A (ja) | 2000-03-29 | 2001-10-05 | Hitachi Ltd | 半導体記憶装置 |
| JP2002063797A (ja) * | 2000-08-22 | 2002-02-28 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2003100094A (ja) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2008097675A (ja) * | 2006-10-06 | 2008-04-24 | Elpida Memory Inc | 半導体装置 |
| KR100851856B1 (ko) | 2006-12-11 | 2008-08-13 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 리페어 방법 |
| JP5306125B2 (ja) * | 2009-09-14 | 2013-10-02 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US9030897B2 (en) * | 2012-08-31 | 2015-05-12 | SK Hynix Inc. | Memory and memory system for preventing degradation of data |
| CN113918481A (zh) * | 2017-07-30 | 2022-01-11 | 纽罗布拉德有限公司 | 一种存储器芯片 |
| WO2020232592A1 (zh) * | 2019-05-19 | 2020-11-26 | 深圳齐心集团股份有限公司 | 一种基于大数据的文具信息调度系统 |
| US11289151B2 (en) | 2019-11-08 | 2022-03-29 | Micron Technology, Inc. | Cross-coupled transistor threshold voltage mismatch compensation and related devices, systems, and methods |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4406013A (en) * | 1980-10-01 | 1983-09-20 | Intel Corporation | Multiple bit output dynamic random-access memory |
| JPH0666394B2 (ja) * | 1983-12-16 | 1994-08-24 | 富士通株式会社 | 半導体記憶装置 |
| JPS6337899A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63220500A (ja) * | 1987-03-09 | 1988-09-13 | Mitsubishi Electric Corp | 半導体記憶装置の冗長回路 |
| JP2782948B2 (ja) * | 1990-11-16 | 1998-08-06 | 日本電気株式会社 | 半導体メモリ |
| KR940008208B1 (ko) * | 1990-12-22 | 1994-09-08 | 삼성전자주식회사 | 반도체 메모리장치의 리던던트 장치 및 방법 |
| EP0499131A1 (en) * | 1991-02-12 | 1992-08-19 | Texas Instruments Incorporated | High efficiency row redundancy for dynamic ram |
| JP2616544B2 (ja) * | 1993-09-22 | 1997-06-04 | 日本電気株式会社 | 半導体記憶装置 |
-
1995
- 1995-10-18 JP JP7268914A patent/JP3036411B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-17 CA CA002188101A patent/CA2188101C/en not_active Expired - Fee Related
- 1996-10-17 DE DE69625571T patent/DE69625571T2/de not_active Expired - Fee Related
- 1996-10-17 EP EP96116710A patent/EP0769743B1/en not_active Expired - Lifetime
- 1996-10-18 KR KR1019960046890A patent/KR100195677B1/ko not_active IP Right Cessation
- 1996-10-18 US US08/731,742 patent/US5841708A/en not_active Expired - Lifetime
- 1996-10-18 TW TW085112744A patent/TW317634B/zh active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486217B1 (ko) * | 1997-11-06 | 2005-09-08 | 삼성전자주식회사 | 메모리셀제어회로를구비하는반도체메모리장치 |
| JP2012123876A (ja) * | 2010-12-09 | 2012-06-28 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970024193A (ko) | 1997-05-30 |
| EP0769743A3 (en) | 1999-07-28 |
| TW317634B (ja) | 1997-10-11 |
| DE69625571T2 (de) | 2003-11-27 |
| EP0769743A2 (en) | 1997-04-23 |
| EP0769743B1 (en) | 2003-01-02 |
| CA2188101A1 (en) | 1997-04-19 |
| CA2188101C (en) | 2000-12-12 |
| US5841708A (en) | 1998-11-24 |
| JP3036411B2 (ja) | 2000-04-24 |
| DE69625571D1 (de) | 2003-02-06 |
| KR100195677B1 (ko) | 1999-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3036411B2 (ja) | 半導体記憶集積回路装置 | |
| US5812466A (en) | Column redundancy circuit for a semiconductor memory device | |
| US6314030B1 (en) | Semiconductor memory having segmented row repair | |
| JPH07272496A (ja) | 半導体メモリ装置のロー冗長回路 | |
| JP2005135458A (ja) | 半導体記憶装置 | |
| JPH06275095A (ja) | 半導体記憶装置及び冗長アドレス書込方法 | |
| JPH11102596A (ja) | 半導体記憶回路 | |
| JPH0620493A (ja) | 半導体記憶装置 | |
| JP2000195291A (ja) | 半導体記憶装置及びその冗長救済方法 | |
| KR20150041330A (ko) | 반도체 메모리 장치 및 구동 방법 | |
| JP2000260199A (ja) | 半導体記憶装置 | |
| JPH10334690A (ja) | 半導体記憶装置 | |
| KR100363085B1 (ko) | 리던던시 효율을 향상시키는 로우 리던던시 스킴을 갖는반도체장치 | |
| US5757716A (en) | Integrated circuit memory devices and methods including programmable block disabling and programmable block selection | |
| US20010026481A1 (en) | Method and apparatus for repairing defective columns of memory cells | |
| JP2838684B2 (ja) | 半導体メモリ素子のリペア回路 | |
| KR20020011848A (ko) | 반도체 기억 장치 | |
| US6185136B1 (en) | Method and apparatus for repairing defective columns of memory cells | |
| JPH11242897A (ja) | 半導体記憶集積回路装置 | |
| JP3077868B2 (ja) | 半導体記憶回路装置 | |
| JPH1050092A (ja) | 半導体記憶装置の欠陥救済回路 | |
| KR0170276B1 (ko) | 반도체 메모리장치의 로우 결함복구장치 | |
| JP2001210091A (ja) | 半導体記憶装置 | |
| KR20030094684A (ko) | 플렉서블 리던던시 구조를 갖는 반도체 메모리 장치 | |
| JPH09213098A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981006 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000125 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080225 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090225 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100225 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |