JP2001101892A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ヒューズを効率的にレイアウトすることで、
チップに回路を効果的に配置できる半導体記憶装置を提
供する。 【解決手段】 １対のロウデコーダ１１を挟む１対のメ
モリブロックの各々で独立に、欠陥メモリセルを含む行
が冗長メモリセルの行に置換される。この置換を行なう
ための冗長判定回路１は、各メモリブロックごとに設け
られており、その冗長判定回路１内にはヒューズボック
ス２が複数列配置されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に冗長判定回路などを効率的にレイアウトした
半導体記憶装置に関するものである。

【０００２】

【従来の技術】まず従来の冗長メモリセルおよび冗長判
定回路を有する半導体記憶装置の一例について説明す
る。

【０００３】図１５は、従来の半導体記憶装置の構成を
示すブロック図である。また図１６は、メモリブロック
の構成を具体的に示す図であり、メモリブロック１１
３．０を例として示す図である。

【０００４】主に図１５を参照して、従来の半導体記憶
装置は、図中左右１対のメモリマットＭＭと、行系回路
と、行制御回路と、コラムデコーダ１１５と、データ入
出力バッファ１１６とを主に有している。

【０００５】メモリマットＭＭは、行列状に配置された
複数のメモリセルを有するメモリブロック１１３．０、
１１３．１、…、１１３．ｍに分割される。これらのメ
モリブロック１１３．０、１１３．１、…、１１３．ｍ
の各々は、ノーマルメモリブロック１１３．０ａ、１１
３．１ａ、…、１１３．ｍａと、冗長メモリブロック１
１３．０ｂ、１１３．１ｂ、…、１１３ｍｂとを有して
いる。

【０００６】主に図１６を参照して、ノーマルメモリブ
ロック１１３．０ａは、行列状に配置された複数のノー
マルメモリセルＭＣを有し、冗長メモリブロック１１
３．０ｂは行列状に配置された複数の冗長メモリセルＲ
ＭＣを有している。同一行に配置されたノーマルメモリ
セルＭＣのゲートにはノーマルワード線ＷＬが接続され
ており、このノーマルワード線ＷＬはノーマルワードド
ライバ１１２ａに接続されている。また同一行に配置さ
れた冗長メモリセルＲＭＣのゲートには冗長ワード線Ｒ
ＷＬが接続されており、この冗長ワード線ＲＷＬは冗長
ワードドライバ１１２ｂに接続されている。また同一列
に配置されたノーマルメモリセルＭＣと冗長メモリセル
ＲＭＣとは、ビット線対ＢＬＰのいずれかに接続されて
おり、このビット線対ＢＬＰは図中上下のセンスアンプ
帯１１４．０、１１４．１に接続されている。

【０００７】主に図１５を参照して、センスアンプ帯１
１４．０、１１４．１、…、１１４．ｎは、複数のメモ
リブロック１１３．０、１１３．１、…、１１３．ｍの
各両側に配置されており、シェアードセンスアンプ構成
をなしている。この各センスアンプ帯１１４．０、１１
４．１、…、１１４．ｎは、活性化時に、対応のメモリ
ブロックの列上のデータを検知して増幅するセンスアン
プを有している。

【０００８】行系回路は、左右のメモリマットＭＭに挟
まれる領域においてメモリマットＭＭの長辺方向に沿っ
て配置されており、メモリセルの行選択に関連する動作
を行なう。行系回路は、メモリブロック１１３．０、１
１３．１、…、１１３．ｍの各々に対応して設けられた
ロウデコーダ１１１およびワードドライバ１１２と、左
右１対のメモリブロックに対して１つずつ設けられた冗
長判定回路１０１とを有している。

【０００９】各ロウデコーダ１１１は、ノーマルメモリ
ブロック内のノーマルワード線ＷＬを選択するノーマル
ロウデコーダ１１１ａと、冗長メモリブロック内の冗長
ワード線ＲＷＬを選択する冗長ロウデコーダ１１１ｂと
を有している。各ワードドライバ１１２は、選択された
ノーマルワード線ＷＬを活性化するノーマルワードドラ
イバ１１２ａと、選択された冗長ワード線ＲＷＬを活性
化する冗長ワードドライバ１１２ｂとを有している。

【００１０】冗長判定回路１０１は、図１７に示すよう
にヒューズ１０２ａと、ＮＭＯＳ（N-channel Metal Ox
ide Semiconductor）トランジスタ１０３と、冗長判定
信号発生回路１０４とを有している。ＮＭＯＳトランジ
スタ１０３は、接地電位（ＧＮＤ）のラインと冗長判定
信号発生回路１０４との間に接続され、そのゲートにマ
スターアドレス信号Ｘ４〜Ｘ１９のいずれかが入力され
る。ＮＭＯＳトランジスタ１０３と冗長判定信号発生回
路１０４との間には、ヒューズ１０２ａが接続されてい
る。複数のヒューズ１０２ａは１列に配置され、ヒュー
ズボックス１０２を構成している。

【００１１】主に図１５を参照して、行制御回路は、ロ
ウプリデコーダ１１７と、ロウアドレスバッファ１１８
とを有している。

【００１２】ロウアドレスバッファ１１８は、外部アド
レス信号に応答して、ロウアドレス信号を出力する。ロ
ウプリデコーダ１１７は、ロウアドレスバッファ１１８
の出力に基づき、ワード線ＷＬを指定するためのプリデ
コード信号であるマスターアドレス信号Ｘ４〜Ｘ１９を
出力する。

【００１３】データ入出力バッファ１１６は、コラムデ
コーダ１１５の制御に基づき、データＩ／Ｏピンと各メ
モリブロックとの間で信号の授受を行なう。

【００１４】なお、ロウプリデコーダ１１７から出力さ
れたマスターアドレス信号Ｘ４〜Ｘ１９は、行系回路の
長手方向の長さ分にわたって延びる配線を通じて各冗長
判定回路１０１に与えられる。また、マスターアドレス
信号Ｘ４〜Ｘ１９は、この長手方向に延びる配線から分
岐した配線を通じて、リピータ１４１（図１６、１７）
によりローカルなアドレス信号とされてからノーマルロ
ウデコーダ１１１ａに与えられる。

【００１５】次に、従来の半導体記憶装置における行選
択動作について説明する。図１５を参照して、ロウアド
レスバッファ１１８は、外部アドレス信号に応答して、
ロウアドレス信号を出力する。

【００１６】ロウプリデコーダ１１７は、ロウアドレス
バッファ１１８の出力に基づき、ワード線ＷＬを指定す
るためのマスターアドレス信号Ｘ４〜Ｘ１９を出力す
る。このマスターアドレス信号Ｘ４〜Ｘ１９は冗長判定
回路１０１に与えられ、このマスターアドレス信号Ｘ４
〜Ｘ１９のローカルなアドレス信号はノーマルロウデコ
ード１１１ａに与えられる。

【００１７】また、マスターアドレス信号によって、選
択されるメモリブロックに接するセンスアンプが非選択
のメモリブロックから切離され、また、メモリブロック
のビットラインの電位を中間電位ＶＢＬにプリチャージ
しているイコライズ回路が解除される。

【００１８】冗長判定回路１０１は、マスターアドレス
信号Ｘ４〜Ｘ１９に基づいて冗長使用／未使用を判定す
る。冗長使用の場合には、図１６において欠陥メモリセ
ルＭＣを含むノーマルワード線ＷＬは非選択状態とさ
れ、代わりに冗長メモリセルＲＭＣに接続された冗長ワ
ード線ＲＷＬが選択状態とされる。具体的には以下のと
おりである。

【００１９】ノーマルメモリブロック内に欠陥メモリセ
ルＭＣがある場合には、その欠陥メモリセルＭＣの行ア
ドレスに対応するヒューズ１０２ａが予めレーザトリミ
ング（ＬＴ）などによりブロー（切断）されている。

【００２０】このため、活性化するノーマルワード線Ｗ
Ｌが冗長ワード線ＲＷＬに置換されるべきアドレスでな
い場合には、そのアドレスに対応するヒューズ１０２ａ
はブローされていない。よって、そのアドレスに対応す
るマスターアドレス信号Ｘ４〜Ｘ１９が冗長判定回路１
０１に入力されると、ノードＡおよびノードＢは、ＮＭ
ＯＳトランジスタ１０３を介してＧＮＤにショートさ
れ、Ｌレベルになる。

【００２１】一方、活性化するノーマルワード線ＷＬが
冗長ワード線ＲＷＬに置換されるべきアドレスであった
場合には、そのアドレスに対応するヒューズ１０２ａが
ブローされている。このため、そのアドレスに対応した
マスターアドレス信号Ｘ４〜Ｘ１９が冗長判定回路１０
１に入力されても、ノードＡおよびノードＢはＬレベル
にならず、Ｈレベルのままである。

【００２２】このノードＡおよびノードＢの電位レベル
に基づいて、冗長判定信号発生回路１０４にて冗長判定
信号が発生される。この冗長判定信号などに基づいて、
ノーマルロウデコーダ１１２ａが欠陥メモリセルＭＣを
含むノーマルワード線ＷＬを非選択とするとともに、冗
長ロウデコーダ１１２ｂが冗長ワード線ＲＷＬを選択す
る。これにより、欠陥メモリセルＭＣを含むノーマルワ
ード線ＷＬが冗長ワード線ＲＷＬに置換され、欠陥が救
済される。

【００２３】

【発明が解決しようとする課題】従来の半導体記憶装置
においては、図１５〜図１７に示すように冗長判定回路
１０１が、ロウデコーダ１１２を挟む図中左右１対のメ
モリブロックに対して１つしか設けられていなかった。
このため、たとえば図中右側のメモリブロックに欠陥メ
モリセルＭＣがあった場合、その欠陥メモリセルＭＣに
接続されるノーマルワード線ＷＬを冗長ワード線ＲＷＬ
に置換するようにヒューズ１０２ａをプログラム（ブロ
ー）すれば、図中左側のメモリブロックの同じアドレス
のノーマルワード線ＷＬも同時に冗長ワード線ＲＷＬに
置換されてしまっていた。

【００２４】しかしながら、それでは図中右側と左側の
メモリブロックでアドレスの異なるノーマルワード線Ｗ
Ｌに欠陥メモリセルＭＣが存在した場合、いずれか一方
を救済することができなくなり、そのチップは不良品と
なってしまう。

【００２５】メモリブロックに存在する、より多くの欠
陥メモリセルＭＣを救済し正常動作するチップを得るた
めには、冗長メモリセルＲＭＣをより多く用意し、その
冗長メモリセルＲＭＣの数に応じたヒューズ１０２ａを
用意する必要がある。しかし、このヒューズ１０２ａ
は、レーザトリミングなどによりブローされる部分であ
るため、ヒューズ１０２ａ同士を近づけて配置すること
ができない。このため、微細加工技術の進歩により世代
が進むごとにメモリセルＭＣおよびそれらに付属するセ
ンスアンプ帯などをサイズ的に小さくすることはできて
も、ヒューズボックス１０２を小さくすることはできな
い。

【００２６】それゆえ、本発明の目的は、チップに回路
を効果的に配置すべく、ヒューズを効率的にレイアウト
した半導体記憶装置を提供することである。

【００２７】

【課題を解決するための手段】請求項１に係る半導体記
憶装置は、１対のロウデコーダと、１対のメモリブロッ
クと、冗長判定回路とを備えている。１対のメモリブロ
ックは、１対のロウデコーダを挟んでいる。この１対の
メモリブロックの各々は、行列状に配置された複数のノ
ーマルメモリセルおよび少なくとも１行に配置された複
数の冗長メモリセルを含んでいる。冗長判定回路は、ノ
ーマルメモリセルの欠陥メモリセルを含む行を冗長メモ
リセルの行に置換することを１対のメモリブロックの各
々で独立に行なう。

【００２８】この半導体記憶装置では、冗長判定回路
は、欠陥メモリセルの置換をロウデコーダを挟む１対の
メモリブロックの各々で独立に行なう。このため、１対
のメモリブロックの一方と他方とでアドレスの異なる行
に欠陥が存在した場合でも、双方の欠陥を独立して救済
することができ、救済効率を高めることができる。

【００２９】請求項２に係る半導体記憶装置では、冗長
判定回路は、１列に配置された複数のヒューズよりなる
ヒューズ群を複数列有している。

【００３０】このようにヒューズを１列に配置せず複数
列に配置することで、ヒューズ群の長さを短くでき、ヒ
ューズを効率的に配置することができる。

【００３１】請求項３に係る半導体記憶装置では、冗長
判定回路は１対のロウデコーダに挟まれる領域に配置さ
れている。ノーマルメモリセルの行を選択するための複
数のマスターアドレス信号の各々を冗長判定回路に与え
るための複数の配線がさらに備えられている。その複数
の配線は、冗長判定回路と１対のメモリブロックの一方
との間の領域を延在して冗長判定回路に接続される第１
の配線と、冗長判定回路と１対のメモリブロックの他方
との間の領域を延在して冗長判定回路に接続される第２
の配線とを有している。

【００３２】これにより、たとえ冗長判定回路のヒュー
ズが複数列に配置された場合でも、効率的にマスターア
ドレス信号を冗長判定回路内のヒューズに与えることが
できる。

【００３３】請求項４に係る半導体記憶装置では、冗長
判定回路は、１対のメモリブロックの一方について置換
をするための第１の冗長判定回路部と、１対のメモリブ
ロックの他方について置換をするための第２の冗長判定
回路部とを有している。ノーマルメモリセルの行を選択
するための複数のアドレス信号の各々を冗長判定回路に
与えるための複数の配線は、第１および第２の冗長判定
回路部の間の領域を延在して第１および第２の冗長判定
回路部に接続される第３の配線を有している。

【００３４】これにより、１対のメモリブロックで欠陥
メモリセルの置換を独立に行なうために冗長判定回路が
第１および第２の冗長判定回路部に分けられても、第１
および第２の冗長判定回路部に効率的にマスターアドレ
ス信号を与えることができる。

【００３５】請求項５に係る半導体記憶装置では、１対
のメモリブロックと１対のロウデコーダと冗長判定回路
とが１列に配置されたブロックが複数列配置されてい
る。第１の配線は、それぞれのブロックの冗長判定回路
と１対のメモリブロックの一方との間を通過するよう配
置されている。第２の配線は、それぞれのブロックの冗
長判定回路と１対のメモリブロックの他方との間を通過
するよう配置されている。第３の配線は、それぞれのブ
ロックの第１および第２の冗長判定回路部の間を通過す
るよう配置されている。

【００３６】このように第１および第２の配線を冗長判
定回路の長さ方向にわたってメモリブロックと冗長判定
回路との間の領域に延在させることで、第１および第２
の配線のトータルの長さを短くすることができ、高速動
作を可能とすることができる。

【００３７】請求項６に係る半導体記憶装置では、隣り
合うブロックに挟まれる領域に配置されたリピータがさ
らに備えられている。第３の配線から分岐した分岐配線
は、リピータを介して、隣り合うブロックの双方のロウ
デコーダに接続されている。

【００３８】これにより、第１および第２の冗長判定部
に挟まれる領域に延在する第３の配線からマスターアド
レス信号をロウデコーダに与えることが可能となる。

【００３９】請求項７に係る半導体記憶装置では、１の
ブロックのロウデコーダの一方側の領域には、１のブロ
ックの一方側において第３の配線から分岐した分岐配線
が接続されている。１のブロックのロウデコーダの他方
側の領域には、１のブロックの他方側において第３の配
線から分岐した分岐配線が接続されている。

【００４０】これにより、リピータの数を従来の半分に
できるため、リピータに含まれるトランジスタのゲート
容量を削減することができる。また、分岐配線のトータ
ルの長さを短くできるため、配線寄生容量の減少および
配線ごとのばらつきの抑制が可能となる。

【００４１】請求項８に係る半導体記憶装置では、複数
のパッドと、所定の特性を有する信号を生ずるための回
路と、ヒューズとが備えられている。ヒューズは、複数
のパッドのうちの隣り合うパッドに挟まれる領域に配置
されており、上記回路で生ずる信号の特性をチューニン
グするためのものである。

【００４２】この半導体記憶装置では、回路があまり配
置されないパッド間にヒューズを配置しているため、ヒ
ューズをチップの外周領域に配置するよりも、チップに
回路を効率よく配置することが可能となる。

【００４３】請求項９に係る半導体記憶装置では、上記
回路は基準電圧発生回路である。これにより、基準電圧
発生回路を用いた場合に、回路の効率的な配置が可能と
なる。

【００４４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。

【００４５】実施の形態１ 図１は、本発明の実施の形態１における半導体記憶装置
の構成を概略的に示すブロック図である。

【００４６】図１を参照して、本実施の形態の半導体記
憶装置は、図中左右１対のメモリマットＭＭと、行系回
路と、行制御回路と、コラムデコーダ１５と、データ入
出力バッファ１６とを主に有している。

【００４７】メモリマットＭＭは、複数のメモリブロッ
ク１３．０、１３．１、…、１３．ｍに分割されてい
る。これらのメモリブロック１３．０、１３．１、…、
１３．ｍの両側にはセンスアンプ帯１４．０、１４．
１、…、１４．ｎが配置されており、シェアードセンス
アンプ構成が採られている。メモリブロック１３．０、
１３．１、…、１３．ｍの各々は、ノーマルメモリブロ
ック１３．０ａ、１３．１ａ、…、１３．ｍａと、冗長
メモリブロック１３．０ｂ、１３．１ｂ、…、１３．ｍ
ｂとを有している。

【００４８】行系回路は、左右１対のメモリマットＭＭ
に挟まれる領域においてメモリマットＭＭの長辺方向に
沿って配置されており、メモリブロック内のメモリセル
の行選択に関連する動作を行なうものである。この行系
回路は、冗長判定部１と、ロウデコーダ１１と、ワード
ドライバ１２とを主に有している。

【００４９】ロウデコーダ１１とワードドライバ１２と
は、１つのメモリブロックに対して１つずつ設けられて
いる。ロウデコーダ１１は、ノーマルメモリブロック内
のノーマルワード線を選択するためのノーマルロウデコ
ーダ１１ａと、冗長メモリブロック内の冗長ワード線を
選択するための冗長ロウデコーダ１１ｂとを有してい
る。ワードドライバ１２は、ノーマルメモリブロック内
のノーマルワード線を活性化するためのノーマルワード
ドライバ１２ａと、冗長メモリブロック内の冗長ワード
線を活性化するための冗長ワードドライバ１２ｂとを有
している。

【００５０】冗長判定部１は、冗長使用／未使用を判定
するものであり、冗長使用の場合には、冗長ワード線を
選択状態とするための冗長判定信号を出力するものであ
る。

【００５１】冗長判定部１は、左右１対のメモリブロッ
クの各々に対応した２つの冗長判定回路１ａを有してい
る。この冗長判定回路１ａにより、左右１対のロウデコ
ーダ１１の各々に独立して冗長判定信号が与えられる。
これにより、左右１対のメモリブロックの各々で独立し
てノーマルワード線を冗長ワード線へ置換することが可
能となる。

【００５２】行制御回路は、ロウプリデコーダ１７と、
ロウアドレスバッファ１８とを主に有している。ロウア
ドレスバッファ１８は、外部アドレス信号に応答してロ
ウアドレス信号を出力するものである。ロウプリデコー
ダ１７は、ロウアドレスバッファ１８の出力に基づき、
ワード線を指定するためのプリデコード信号であるマス
ターアドレス信号Ｘ４〜Ｘ１９を出力する。その出力さ
れたマスターアドレス信号Ｘ４〜Ｘ１９は冗長判定回路
１ａおよびノーマルロウデコーダ１１ａに与えられる。
なお、マスターアドレス信号Ｘ１２〜Ｘ１９は、リピー
ターによりローカルなアドレス信号とされた後にノーマ
ルロウデコーダ１１ａに与えられる。

【００５３】データ入出力バッファ１６は、コラムデコ
ーダ１５の制御に基づき、データＩ／Ｏピンと各メモリ
ブロックとの間で信号の授受を行なうものである。

【００５４】図２は、メモリブロックとセンスアンプ帯
との構成を具体的に示す図であり、メモリブロック１
３．０を例として示す図である。

【００５５】図２を参照して、ノーマルメモリブロック
１３．０ａは、行列状に配置された複数のノーマルメモ
リセルＭＣを有しており、冗長メモリブロック１３．０
ｂは行列状に配置された複数の冗長メモリセルＲＭＣを
有している。これらのノーマルメモリセルＭＣおよび冗
長メモリセルＲＭＣの各々は、１トランジスタ１キャパ
シタ型の構成を有している。

【００５６】ノーマルメモリブロック１３．０ａ内の同
一行に配置されたノーマルメモリセルＭＣは、同一のノ
ーマルワード線ＷＬに接続されている。冗長メモリブロ
ック１３．０ｂ内の同一行に配置された冗長メモリセル
ＲＭＣは、同一の冗長ワード線ＲＷＬに接続されてい
る。また同一列に配置されたノーマルメモリセルＭＣお
よび冗長メモリセルＲＭＣはビット線対ＢＬおよび／Ｂ
Ｌのいずれかに接続されている。

【００５７】ノーマルワード線ＷＬはノーマルサブワー
ドドライバ１２ａｓに接続されており、冗長ワード線Ｒ
ＷＬは冗長サブワードドライバ１２ｂｓに接続されてい
る。また複数のビット線対ＢＬ（０）および／ＢＬ
（０）、ＢＬ（２）および／ＢＬ（２）、…、ＢＬ（２
ｍ）および／ＢＬ（２ｍ）の各々は、シェアードゲート
信号ＳＨＲｂがゲートに入力されているＮＭＯＳトラン
ジスタＮＴ１０、ＮＴ１１を介して、メモリブロック１
３．０の図中下側のセンスアンプＳ／Ａｄ（０）、Ｓ／
Ａｄ（１）、…、Ｓ／Ａｄ（ｍ）に接続されている。ま
た複数のビット線対ＢＬ（１）および／ＢＬ（１）、Ｂ
Ｌ（３）および／ＢＬ（３）、…、ＢＬ（２ｍ＋１）お
よび／ＢＬ（２ｍ＋１）の各々は、シェアードゲート信
号ＳＨＲｂがゲートに入力されているＮＭＯＳトランジ
スタＮＴ１２、ＮＴ１３を介して、メモリブロック１
３．０の図中上側のセンスアンプＳ／Ａｕ（０）、Ｓ／
Ａｕ（１）、…、Ｓ／Ａｕ（ｍ）に接続されている。

【００５８】センスアンプ帯１４．０または１４．１
は、複数のセンスアンプＳ／Ａｕ（０）〜Ｓ／Ａｕ
（ｍ）またはＳ／Ａｄ（０）〜Ｓ／Ａｄ（ｍ）と、ＮＭ
ＯＳトランジスタＮＴ１５〜ＮＴ１７を構成要素とする
複数のイコライズ回路と、ＮＭＯＳトランジスタＮＴ１
０〜ＮＴ１３を構成要素とする複数のＳ／Ａシェア回路
とを含んでいる。ＮＭＯＳトランジスタＮＴ１５、ＮＴ
１６、ＮＴ１７は、イコライズ信号ＢＬＥＱａｂ、ＢＬ
ＥＱｂｃに応答して、ＮＭＯＳトランジスタＮＴ１０〜
ＮＴ１３を介してビット線対をイコライズし、ＶＢＬ電
位にプリチャージするものである。ＮＭＯＳトランジス
タＮＴ１０〜ＮＴ１３は、シェアードゲート信号ＳＨＲ
ａ、ＳＨＲｂ、ＳＨＲｃに応答して、メモリブロックに
対してビット線対とセンスアンプとを接続したり切り離
したりするものである。

【００５９】なお、ノーマルメインワードドライバ１２
ａｍはノーマルなメインワード線を活性化するものであ
り、ノーマルサブワードドライバ１２ａｆはノーマルな
サブワード線ＷＬを活性化するものである。また冗長メ
インワードドライバ１２ｂｍは冗長メインワード線ＲＭ
ＷＬを活性化するものであり、冗長サブワードドライバ
１２ｂｓは冗長ワード線ＲＷＬを活性化するものであ
る。ワード線は階層構造を有している。

【００６０】図３は、冗長判定回路の構成を具体的に示
す図である。図３を参照して、冗長判定回路１ａは、複
数のＮＭＯＳトランジスタ３と、複数のヒューズ２ａ
と、冗長判定信号発生回路４とを有している。ＮＭＯＳ
トランジスタ３は、接地電位（ＧＮＤ）のラインと冗長
判定信号発生回路４との間に接続され、そのゲートには
マスターアドレス信号Ｘ４〜Ｘ１９のいずれかが入力さ
れる。ｎＭＯＳトランジスタ３と冗長判定信号発生回路
４との間にはヒューズ２ａが接続されている。複数のヒ
ューズ２ａは、１列に配置されてヒューズボックス２を
構成している。

【００６１】冗長判定部１内においては、４列のヒュー
ズボックス２がほぼ並列に配置されており、１つの冗長
判定回路１ａ内には２列のヒューズボックス２が配置さ
れている。２列のうち一方のヒューズボックス２はマス
ターアドレス信号Ｘ４〜Ｘ１１に対応するものであり、
他方のヒューズボックス２はマスターアドレス信号Ｘ１
２〜Ｘ１９に対応するものである。

【００６２】なお、冗長判定信号発生回路４により得ら
れた冗長判定信号は冗長ロウデコーダ１１ｂに入力さ
れ、また冗長判定信号発生回路４で得られた信号はノー
マルロウデコーダ１１ａに入力される。

【００６３】マスターアドレス信号Ｘ４〜Ｘ１９の各１
つの信号に対して４つのＮＭＯＳトランジスタ３と４つ
のヒューズ２ａとが配置されている。このため、１つの
メモリブロックにおいて、４つの行アドレスを独立に４
つの冗長行に置換することができる。

【００６４】図４は、冗長判定回路をノードＡ〜Ｄの各
ノードに分けた回路構成を示す図である。図４を参照し
て、冗長判定信号発生回路４のノードＡに対応する部分
は、ＰＭＯＳトランジスタ５ａ、５ｂと、インバータ６
と、ＮＡＮＤゲート７、８とを含んでいる。インバータ
６は、ノードＡの信号を反転させる。ＰＭＯＳトランジ
スタ５ａ，５ｂは、電源電位のラインとノードＡとの間
に並列に接続される。ＰＭＯＳトランジスタ５ａのゲー
トはプリチャージ信号ＳＲＰを受け、ＰＭＯＳトランジ
スタ５ｂのゲートはインバータ６の出力信号を受ける。
ＮＡＮＤゲート７は、信号ＸＡ＜０＞とＴＥＳＴ信号と
を受ける。ＮＡＮＤゲート８は、ＮＡＮＤゲート７の出
力信号とインバータ６の出力信号とを受け、冗長判定信
号ＳＲＳＦ＜０＞を出力する。

【００６５】ノードＢ〜Ｄの各々の冗長判定信号発生回
路も上記のノードＡと同様の構成を有している。

【００６６】図５は、ノーマルロウイネーブル（ＮＲ
Ｅ）信号発生回路を示す図である。図５を参照して、Ｎ
ＲＥ信号発生回路は、ＮＯＲゲート２１、２２と、イン
バータ２３、２５と、ＮＡＮＤゲート２４とを有してい
る。ＮＯＲゲート２１はノードＡとノードＢとの各信号
を受ける。ＮＯＲゲート２２はノードＣとノードＤとの
各信号を受ける。インバータ２３は、ＴＥＳＴ信号を受
ける。ＮＡＮＤゲート２４は、ＮＯＲゲート２１、２２
の各出力信号とインバータ２３の出力信号を受ける。こ
のＮＡＮＤゲート２４の出力信号は、インバータ２５に
より反転されて信号ＮＲＥとなる。

【００６７】図６は、ノーマルロウデコーダとノーマル
メインワードドライバとの構成を示す図である。図６を
参照して、ノーマルロウデコーダ１１ａは、ＮＡＮＤゲ
ート３１ｎ、３４ｎと、インバータ３２ｎ、３７ｎと、
ＮＭＯＳトランジスタ３３ｎと、ＰＭＯＳトランジスタ
３５ｎ、３６ｎとを有している。ノーマルメインワード
ドライバ１２ａｍはインバータ３８ｎを有している。

【００６８】ＮＡＮＤゲート３４ｎは信号Ｘｋ、Ｘｌを
受ける。ＮＭＯＳトランジスタ３３ｎは、ＮＡＮＤゲー
ト３４ｎの出力ノードとノードＮ１との間に接続され
る。ＮＡＮＤゲート３１ｎは、信号ＲＸＴ、Ｘｊ、ＮＲ
Ｅを受け、その出力信号はインバータ３２ｎを介してＮ
ＭＯＳトランジスタ３３ｎのゲートに入力される。ＰＭ
ＯＳトランジスタ３５ｎ、３６ｎの各々は、昇圧電位Ｖ
ＰＰのラインとノードＮ１との間に並列接続される。Ｐ
ＭＯＳトランジスタ３５ｎのゲートは信号／ＸＲＳＴを
受ける。インバータ３７ｎ、３８ｎは、ノードＮ１と出
力ノードＮ２との間に直列接続される。ＰＭＯＳトラン
ジスタ３６のゲートはインバータ３７ｎの出力信号を受
ける。出力ノードＮ２に現われる信号が信号／ＭＷＬと
なる。

【００６９】信号Ｘｊはマスターアドレス信号Ｘ４〜Ｘ
７のいずれかであり、信号Ｘｋはマスターアドレス信号
Ｘ８〜Ｘ１１のいずれかであり、信号Ｘｌはマスターア
ドレス信号Ｘ１２〜Ｘ１９のローカルアドレス信号ＸＸ
１２〜ＸＸ１９いずれかである。これにより、４×４×
８＝１２８通りのノーマルメインワード線の選択ができ
るようになっている。

【００７０】不良メモリセルを含む行を冗長行に置換す
ると判定させるために、マスターアドレス信号Ｘ４〜Ｘ
７に対応する４つのヒューズのうちの１つ、マスターア
ドレス信号Ｘ８〜Ｘ１１に対応する４つのヒューズのう
ちの１つ、マスターアドレス信号Ｘ１２〜Ｘ１９に対応
する８つのヒューズのうちの１つの合計３つのヒューズ
が予めブローされている。

【００７１】図７は、冗長ロウデコーダと冗長メインワ
ードドライバとの構成を示す図である。図７を参照し
て、冗長ロウデコーダ１１ｂは、ＮＡＮＤゲート３１ｒ
と、インバータ３２ｒ、３７ｒと、ＮＭＯＳトランジス
タ３３ｒと、ＰＭＯＳトランジスタ３５ｒ、３６ｒとを
有している。冗長メインワードドライバ１２ｂｍはイン
バータ３８ｒを有している。

【００７２】ＮＭＯＳトランジスタ３３ｒは接地電位の
ラインとノードＮ３との間に接続される。ＮＡＮＤゲー
ト３１ｒは信号ＲＸＴ、ＳＲＳＦを受け、その出力信号
はインバータ３２ｒを介してＮＭＯＳトランジスタ３３
ｒのゲートに入力される。ＰＭＯＳトランジスタ３５
ｒ、３６ｒは、昇圧電位ＶＰＰのラインとノードＮ３と
の間に並列接続される。ＰＭＯＳトランジスタ３５ｒの
ゲートは、信号／ＸＲＳＴを受ける。インバータ３７
ｒ、３８ｒは、ノードＮ３と出力ノードＮ４との間に直
列接続される。ＰＭＯＳトランジスタ３６ｒのゲート
は、インバータ３７ｒの出力信号を受ける。出力ノード
Ｎ４に現われる信号が信号／冗長ＭＷＬとなる。

【００７３】次に本実施の形態の半導体記憶装置におけ
る行選択動作について説明する。主に図１を参照して、
ロウアドレスバッファ１８は、外部アドレス信号に応答
して、ロウアドレス信号を出力する。ロウプリデコーダ
１７は、ロウアドレスバッファ１８の出力に基づき、マ
スターアドレス信号Ｘ４〜Ｘ１９を出力する。このマス
ターアドレス信号Ｘ４〜Ｘ１９は冗長判定回路１ａに入
力され、マスターアドレス信号Ｘ４〜Ｘ１１とローカル
アドレス信号ＸＸ１２〜ＸＸ１９はノーマルロウデコー
ダ１１ａに入力される。

【００７４】主に図４を参照して、行の活性化信号が入
力されると、冗長判定回路１ａのノードＡとノードＢと
をプリチャージしているＳＲＰ信号がＬレベルからＨレ
ベルになり、プリチャージ状態が解除される。また図６
および図７に示すノーマルロウデコーダ１１ａおよび冗
長ロウデコーダ１１ｂのリセット信号／ＸＲＳＴはＨレ
ベルになり、リセットは解除される。

【００７５】主に図４を参照して、活性化するワード線
に対応するマスターアドレス信号Ｘ４〜Ｘ１９が冗長判
定回路１ａに入力される。このとき、その入力されたマ
スターアドレス信号に対応するヒューズ２ａがブローさ
れていなければ、ノードＡ〜Ｄは、ＮＭＯＳトランジス
タ３を介してＧＮＤにショートされＬレベルになる。ノ
ードＡ〜ＤのすべてがＬレベルになることで、ＳＲＳＦ
＜０＞〜＜３＞がＬレベルとなり、また図５のＮＲＥが
Ｈレベルとなる。

【００７６】次に、図６においてワード線を活性化させ
るＲＸＴがマスターアドレス信号のデコード終了後（メ
モリセルのプリチャージが解除された後）の適切なタイ
ミングでＨレベルになると、／ＭＷＬがＬレベルとな
り、ノーマルメインワード線が活性化される。そして、
マスターアドレス信号Ｘ０〜Ｘ３をデコードしたサブデ
コード信号に応じて、ノーマルサブワードドライバによ
って１本のノーマルサブワード線が活性化される。また
この際には、図７における／冗長ＭＷＬがＨレベルとな
り、冗長メインワード線は活性化されない。

【００７７】主に図４を参照して、活性化するワード線
が冗長ワード線に置換されるべきアドレスのものであっ
た場合、図４においてそのアドレスに対応するヒューズ
２ａがブローされている。このため、冗長判定回路１ａ
にマスターアドレス信号が入力されても、ノードＡはＬ
レベルにはならない。すると、ＳＲＳＦ＜０＞はＨレベ
ルとなり、図５におけるＮＲＥはＬレベルとなる。

【００７８】次に図６においてワード線を活性化させる
信号ＲＸＴがマスターアドレス信号のデコード終了後の
適切なタイミングでＨレベルとなると、ノーマルメイン
ワード線は活性化されず、冗長メインワード線がノーマ
ルメインワード線に代わり活性化される。そして、冗長
サブワードドライバにより１本の冗長サブワード線が活
性化される。

【００７９】このようにして、本実施の形態における行
選択動作が行なわれる。本実施の形態では、図１および
図３に示すように１つのメモリブロックに対して１つの
冗長判定回路１ａが設けられている。このため、１対の
ロウデコーダ１１を挟む１対のメモリブロックの一方と
他方とでアドレスの異なる行に欠陥メモリセルが存在し
た場合でも、双方の欠陥メモリセルを独立して救済する
ことができ、救済効率を高めることができる。

【００８０】次に、本実施の形態における行系回路のレ
イアウトについて説明する。図１および図３を参照し
て、図中横１列に配置された１対のメモリブロックと１
対のロウデコーダ１１と冗長判定部１とを１つのブロッ
クとすると、マスターアドレス信号Ｘ４〜Ｘ１１用の配
線はそれぞれのブロックのメモリブロックと冗長判定部
１との間を通過し、マスターアドレス信号Ｘ１２〜Ｘ１
９用の配線はそれぞれのブロックの左右１対の冗長判定
回路１ａの間を通過している。

【００８１】このマスターアドレス信号Ｘ４〜Ｘ１１を
伝達するための配線は、各ノーマルロウデコーダ１１ａ
および冗長判定回路１ａに直接接続されている。また、
マスターアドレス信号Ｘ１２〜Ｘ１９を伝達するための
配線は、冗長判定回路１ａに直接接続されている。

【００８２】従来、マスターアドレス信号Ｘ４〜Ｘ１１
を伝達する配線については、１つの信号に対して１本の
配線のみが行系回路帯に配置されていた。このため、こ
のような配線構成を、本実施の形態のように１つの冗長
判定部１が４つのヒューズボックス２を有する構成に適
用した場合、その構成は図８に示すようになる。

【００８３】図８を参照して、マスターアドレス信号Ｘ
４〜Ｘ１１用の配線については、１つの信号に対して１
つの配線が図中左右に隣り合う冗長判定回路１ａに挟ま
れる中央領域を延在している。このマスターアドレス信
号Ｘ４〜Ｘ１１用の配線を、図中両端のヒューズボック
ス２へ接続する必要があるが、ヒューズボックス２の真
上領域に配線を延ばすことはできない。なぜなら、ヒュ
ーズボックス２内に配置されたヒューズ２ａは、上方か
らレーザを照射することにより溶断除去されるべき部分
だからである。このため、両端のヒューズボックス２に
接続するためには、マスターアドレス信号Ｘ４〜Ｘ１１
用の配線を分岐させてヒューズボックス２を回り込むよ
うに配置する必要がある。

【００８４】しかしながら、このような配線構造とした
場合、トータルの配線長が長くなり、配線の寄生容量が
大きくなってしまうため、信号の遅延が増大してしま
う。

【００８５】一方、本実施の形態では、図１および図３
に示すようにマスターアドレス信号Ｘ４〜Ｘ１１用の配
線を冗長判定部１の中央に１本のみ延ばすのではなく、
両側に１本ずつ延ばしている。このため、１つの冗長判
定部１ごとに、ヒューズボックス２を回り込むように配
線を配置する必要がなくなるため、図８に示す構成より
もトータルの配線長を短くでき、高速動作を可能にする
ことができる。

【００８６】また、従来のマスターアドレス信号Ｘ１２
〜Ｘ１９の配置構成を、本実施の形態のように１つの冗
長判定部１が４つのヒューズボックス２を有する構成に
適用した場合、その構成は図９に示すようになる。

【００８７】図９を参照して、冗長判定回路１の中央に
マスターアドレス信号Ｘ１２〜Ｘ１９用の配線が延在し
ている。従来、図中上下に隣り合う冗長判定回路１に挟
まれる領域に、マスターアドレス信号Ｘ１２〜Ｘ１９に
対応する８つのリピータ４１が配置されている。そし
て、このリピータ４１によって、マスターアドレス信号
Ｘ１２〜Ｘ１９がローカルアドレス信号ＸＸ１２〜ＸＸ
１９とされてからノーマルロウデコーダ１１ａに入力さ
れるよう配線が構成されている。

【００８８】この場合、ノーマルロウデコーダ１１ａと
冗長判定部１との間にはローカルアドレス信号ＸＸ１２
〜ＸＸ１９用の配線だけで８本分配置できるスペースが
必要となり、図中横方向の幅が大きくなってしまう。ま
た、図中上下に隣り合う冗長判定部１に挟まれる領域間
に、８つのリピータ４１と８本の配線が必要となるた
め、この領域の図中縦方向の幅も大きくなってしまう。

【００８９】そこで本実施の形態では、図１０に示すよ
うなリピータおよび配線のレイアウトを採用している。
図１０を参照して、本実施の形態では、冗長判定部１の
一方側にはマスターアドレス信号Ｘ１２〜Ｘ１５に対応
する４つのリピータ４１が、他方側にはマスターアドレ
ス信号Ｘ１６〜Ｘ１９に対応する４つのリピータ４１が
それぞれ配置されている。

【００９０】冗長判定部１の中央を延在するマスターア
ドレス信号Ｘ１２〜Ｘ１９用の配線は、冗長判定部１の
一方側および他方側の双方において分岐している。その
一方側において分岐した配線は、マスターアドレス信号
Ｘ１２〜Ｘ１５に対応する４つのリピータ４１の各々を
介してノーマルロウデコーダ１１ａの一方側領域ＲＡに
接続される。また他方側において分岐した配線は、マス
ターアドレス信号Ｘ１６〜Ｘ１９に対応する４つのリピ
ータ４１の各々を介してノーマルロウデコーダ１１ａの
他方領域ＲＢ側に接続される。

【００９１】また、中央を延在するマスターアドレス信
号Ｘ１２〜Ｘ１９用の配線から分岐した配線は、リピー
タ４１を介して図中上下２つのノーマルロウデコーダ１
１ａに接続されている。これにより、ローカルアドレス
信号ＸＸ１２〜ＸＸ１９がノーマルロウデコーダ１１ａ
に入力される。

【００９２】このような構成とすることにより、図中上
下に隣り合う冗長判定部１に挟まれる領域のリピータ４
１および配線の数を、図９に示す構成の半分（４つ）に
することができ、この領域における図中縦方向の幅を小
さくすることができる。またリピータ４１の数を少なく
することができるため、リピータ４１を構成するトラン
ジスタのゲート容量を削減することもできる。

【００９３】また、ノーマルロウデコーダ１１ａに入力
されるローカルアドレスの配置順番が図中上下のノーマ
ルロウデコーダ１１ａの間で変更されている。つまり、
冗長判定部１の一方側において分岐された配線のアドレ
スはノーマルロウデコーダ１１ａの一方領域ＲＡ側に配
置され、冗長判定部１の他方側において分岐された配線
のアドレスはノーマルロウデコーダ１１ａの他方領域Ｒ
Ｂ側に配置されている。これにより、ローカルアドレス
信号ＸＸ１２〜ＸＸ１５用の配線とローカルアドレス信
号ＸＸ１６〜ＸＸ１９用の配線とが配線幅方向に重なる
ことを防止できる。このため、ノーマルロウデコーダ１
１ａと冗長判定部１とに挟まれる領域には、ローカルア
ドレス信号用の配線について４本の配線を配置できるだ
けの幅があればよく、図９に示す構成よりも横方向の幅
を小さくすることができる。

【００９４】また、各リピータ４１からノーマルロウデ
コーダ１１ａに達する配線の長さを図９に示す構成より
も短くできるため、配線寄生容量を低減できるととも
に、配線ごとのばらつきを抑制することができる。

【００９５】以上のように、本実施の形態の構成を用い
ることにより、面積的および電気特性的に優れた行系回
路構成を得ることができる。

【００９６】なお、リピータ４１は、マスターアドレス
信号用の配線の長さが長くなった場合に、ノーマルロウ
デコーダに入力される信号の遅延が大きくなるのを抑制
するために用いられるもので、インバータにより構成さ
れるものである。

【００９７】実施の形態２ 最近のＤＲＡＭ（Dynamic Random Access Memory）で
は、消費電力や信頼性の観点から、外部電源電圧に対し
てメモリセル部分のアレイ電圧および周辺回路用の電源
電圧をＶＤＣ（Voltage Down Converter）によって低く
設定して使用することが多い。ＶＤＣで、この外部電源
電圧より低い電圧を発生させるために基準電圧発生回路
が使用される。

【００９８】図１１は、基準電圧発生回路および基準電
圧発生回路のチューニング用のヒューズの構成を示す図
である。図１１を参照して、電源電位のラインとノード
Ｎ５との間には定電流源が接続されており、このノード
Ｎ５と所定電位（ＧＮＤ）のラインとの間に複数のＰＭ
ＯＳトランジスタ５２ａが直列に接続されている。これ
らのＰＭＯＳトランジスタ５２ａが基準電圧発生回路５
２を構成している。この各ＰＭＯＳトランジスタ５２ａ
のゲートは所定電位（ＧＮＤ）に接続されている。いく
つかのＰＭＯＳトランジスタ５２ａのソースとドレイン
との間にはヒューズ５３ａが接続されている。この複数
のヒューズ５３ａが形成される領域がヒューズ形成領域
５３である。

【００９９】この基準電圧発生回路は、トランジスタの
チャネル抵抗による電圧降下を利用したものであるが、
トランジスタのしきい値やチャネル抵抗などは、半導体
の製造上のばらつきを受けやすい。そのため、図１１に
示すような基準電圧発生回路では、半導体の製造が終っ
てから、ヒューズ５３ａをレーザトリミングすること
で、製造上のばらつきをなくすように構成されている。

【０１００】図１２は、従来のチューニング用ヒューズ
の配置を示す図である。図１２を参照して、従来、チュ
ーニング用のヒューズ形成領域５３は、たとえば基準電
圧発生回路のような回路５２とともにチップ５０の外周
領域に配置されていた。

【０１０１】しかし、ヒューズ５３ａをレーザトリミン
グなどにより溶断する必要から、ヒューズ５３ａを配置
した領域上には配線を通すことはできない。また、その
他の回路を配置する上でも、ヒューズ形成領域５３から
ある程度の距離をおいて回路を配置するなどの制約があ
る。このため、ヒューズ形成領域５３をチップ５０の外
周領域に配置することは、他の配線および回路をこの外
周領域に配置する上で、効率的な配置とは言えない。

【０１０２】図１３は、本発明の実施の形態２における
半導体記憶装置の構成を示す平面図である。また図１４
は、図１３のパッド間の構成を拡大して示す平面図であ
る。

【０１０３】図１３および図１４を参照して、本実施の
形態では、回路５２のチューニング用のヒューズ形成領
域５３が、隣り合うパッド５１の間に配置されている。
パッド５１は、ワイヤボンディングなどによりワイヤと
接続される部分である。このため、パッド５１はそのワ
イヤボンディング時にストレスを受けるため、このパッ
ド５１の近傍領域には回路はあまり配置されることはな
く、この領域は有効に活用されていなかった。このた
め、本実施の形態のように隣り合うパッド５１間に電源
回路５２のチューニング用のヒューズ形成領域５３を配
置することで、隣り合うパッド５１間の領域を有効に活
用するとともに、チップ５０の外周領域に他の配線およ
び回路を効率的に配置することができる。

【０１０４】また、ヒューズ５３ａは、単に配線の接続
または非接続を選択する部分であるため、パッド５１に
ワイヤボンディング時のストレスが加わっても、そのス
トレスによる影響が少ない。

【０１０５】なお、このヒューズ形成領域５３をパッド
５１間に配置することにより、電源回路５２とヒューズ
形成領域５３との間の信号配線が多少長くなる懸念はあ
る。しかし、メモリセルアレイ部分の冗長判定回路のヒ
ューズと異なり、電源投入時にヒューズの状態が回路５
２に設定されることで回路５２は支障なく動作する。ま
た回路５２とチューニング用ヒューズ５３ａとの間では
信号の高速な伝達は要求されないため、このような信号
配線が長くなることは問題とはならない。

【０１０６】以上のように、回路５２などの高速な信号
伝達を要求されないヒューズ５３ａを、互いに隣り合う
パッド５１間に配置することで、効率的なチップのレイ
アウトを実現することが可能となる。

【０１０７】また、本発明は、上述した基準電圧発生回
路に限定されず、所定の特性を有する信号を生ずるため
の回路であれば適用され得る。また、その回路で生じた
信号は、メモリ素子などを含む内部回路５５などに与え
られる。また、その回路で生ずる信号の特性をチューニ
ングするとは、上述した基準電圧発生回路のように電源
電圧レベルをチューニングすることのみならず、セルフ
リフレッシュの周期をチューニングすることなども含ま
れる。

【０１０８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１０９】

【発明の効果】請求項１に係る半導体記憶装置では、冗
長判定回路は、欠陥メモリセルの置換をロウデコーダを
挟む１対のメモリブロックの各々について独立に行な
う。このため、１対のメモリブロックの一方と他方とで
アドレスの異なる行に欠陥が存在した場合でも、双方の
欠陥を独立して救済することができ、救済効率を高める
ことができる。

【０１１０】請求項２に係る半導体記憶装置では、冗長
判定回路は、１列に配置された複数のヒューズよりなる
ヒューズ群を複数列有している。このようにヒューズを
１列に配置せず複数列に配置することで、ヒューズ群の
長さを短くでき、ヒューズを効率的に配置することがで
きる。

【０１１１】請求項３に係る半導体記憶装置では、冗長
判定回路は１対のロウデコーダに挟まれる領域に配置さ
れている。ノーマルメモリセルの行を選択するための複
数のアドレス信号の各々を冗長判定回路に与えるための
複数の配線がさらに備えられている。その複数の配線
は、冗長判定回路と１対のメモリブロックの一方との間
の領域を延在して冗長判定回路に接続される第１の配線
と、冗長判定回路と１対のメモリブロックの他方との間
の領域を延在して冗長判定回路に接続される第２の配線
とを有している。これにより、たとえ冗長判定回路のヒ
ューズが複数列に配置された場合でも、効率的にマスタ
ーアドレス信号を冗長判定回路内のヒューズに与えるこ
とができる。

【０１１２】請求項４に係る半導体記憶装置では、冗長
判定回路は、１対のメモリブロックの一方について置換
をするための第１の冗長判定回路部と、１対のメモリブ
ロックの他方について置換をするための第２の冗長判定
回路部とを有している。ノーマルメモリセルの行を選択
するための複数のアドレス信号の各々を冗長判定回路に
与えるための複数の配線は、第１および第２の冗長判定
回路部の間の領域を延在して第１および第２の冗長判定
回路部に接続される第３の配線を有している。これによ
り、１対のメモリブロックで欠陥メモリセルの置換を独
立に行なうために冗長判定回路が第１および第２の冗長
判定回路部に分けられても、第１および第２の冗長判定
回路部に効率的にマスターアドレス信号を与えることが
できる。

【０１１３】請求項５に係る半導体記憶装置では、１対
のメモリブロックと１対のセンスアンプと冗長判定回路
とが１列に配置されたブロックが複数列配置されてい
る。第１の配線は、それぞれのブロックの冗長判定回路
と１対のメモリブロックの一方との間を通過するよう配
置されている。第２の配線は、それぞれのブロックの冗
長判定回路と１対のメモリブロックの他方との間を通過
するよう配置されている。第３の配線は、それぞれのブ
ロックの第１および第２の冗長判定回路部の間を通過す
るよう配置されている。このように第１および第２の配
線を冗長判定回路の長さ方向にわたってメモリブロック
と冗長判定回路との間の領域に延在させることで、第１
および第２の配線のトータルの長さを短くすることがで
き、高速動作を可能とすることができる。

【０１１４】請求項６に係る半導体記憶装置では、隣り
合うブロックに挟まれる領域に配置されたリピータがさ
らに備えられている。第３の配線から分岐した分岐配線
は、リピータを介して、隣り合うブロックの双方のロウ
デコーダに接続されている。これにより、第１および第
２の冗長判定部に挟まれる領域に延在する第３の配線か
らマスターアドレス信号をロウデコーダに与えることが
可能となる。

【０１１５】請求項７に係る半導体記憶装置では、１の
ブロックのロウデコーダの一方側の領域には、１のブロ
ックの一方側において第３の配線から分岐した分岐配線
が接続されている。１のブロックのロウデコーダの他方
側の領域には、１のブロックの他方側において第３の配
線から分岐した分岐配線が接続されている。これによ
り、リピータの数を従来の半分にできるため、リピータ
に含まれるトランジスタのゲート容量を削減することが
できる。また、第４の配線のトータルの長さを短くでき
るため、配線寄生容量の減少および配線ごとのばらつき
の抑制が可能となる。

【０１１６】請求項８に係る半導体記憶装置では、複数
のパッドと、所定の特性を有する信号を生ずるための回
路と、ヒューズとが備えられている。ヒューズは、複数
のパッド内の隣り合うパッドに挟まれる領域に配置され
ており、回路で生ずる信号の特性をチューニングするた
めのものである。この半導体記憶装置では、回路があま
り配置されないパッド間にヒューズを配置しているた
め、ヒューズをチップの外周領域に配置するよりも、チ
ップに回路を効率よく配置することが可能となる。

【０１１７】請求項９に係る半導体記憶装置では、上記
回路は基準電圧発生回路である。これにより、基準電圧
発生回路を用いた場合においても回路の効率的な配置が
可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体記憶装
置の構成を概略的に示すブロック図である。

【図２】 メモリブロックおよびセンスアンプ帯の構成
を具体的に示す図である。

【図３】 冗長判定部内の構成を具体的に示す図であ
る。

【図４】 冗長判定信号発生回路の構成を具体的に示す
図である。

【図５】 ノーマルロウイネーブル信号発生回路を示す
図である。

【図６】 ノーマルロウデコーダおよびノーマルメイン
ワードドライバの構成を示す図である。

【図７】 冗長ロウデコーダおよび冗長メインワードド
ライバの構成を示す図である。

【図８】 従来のマスターアドレス信号Ｘ４〜Ｘ１１用
の配線構造を、４つのヒューズボックスを有する構成に
適用した場合の構成を示す図である。

【図９】 上下に隣り合う冗長判定部間に８つのリピー
タを設けた構成を示す図である。

【図１０】 上下に隣り合う冗長判定部間に４つのリピ
ータを配置した構成を示す図である。

【図１１】 基準電圧発生回路および基準電圧発生回路
用のヒューズの構成を示す図である。

【図１２】 従来の電源回路のチューニング用ヒューズ
の形成領域を示す図である。

【図１３】 本発明の実施の形態２における半導体記憶
装置における、電源回路のチューニング用ヒューズの形
成領域を示す図である。

【図１４】 図１３のパッド間に配置されるヒューズ形
成領域を拡大して示す図である。

【図１５】 従来の半導体記憶装置の構成を示すブロッ
ク図である。

【図１６】 メモリブロック内の構成を具体的に示す図
である。

【図１７】 冗長判定部内の構成を具体的に示す図であ
る。

【符号の説明】

１ 冗長判定部、１ａ，１ｂ 冗長判定回路、２ ヒュ
ーズボックス、２ａヒューズ、３ ＮＭＯＳトランジス
タ、４ 冗長判定信号発生回路、１１ ロウデコーダ、
１２ ワードドライバ、１３．０、１３．１、…、１
３.ｍ メモリブロック、１３．０ａ、１３．１ａ、
…、１３．ｍａ ノーマルメモリブロック、１３．０
ｂ、１３．１ｂ、…、１３．ｍｂ 冗長メモリブロッ
ク、１４．０、１４．１、…、１４．ｎ センスアンプ
帯、ＭＣ ノーマルメモリセル、ＲＭＣ冗長メモリセ
ル、ＷＬ ノーマルワード線、ＲＷＬ 冗長ワード線、
５０ チップ、５１ パッド、５２ 基準電圧発生回
路、５３ ヒューズ形成領域、５３ａ ヒューズ。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 １対のロウデコーダと、 前記１対のロウデコーダを挟む１対のメモリブロックと
   を備え、 前記１対のメモリブロックの各々は、行列状に配置され
   た複数のノーマルメモリセルおよび少なくとも１行に配
   置された複数の冗長メモリセルを含み、さらに前記ノー
   マルメモリセルの欠陥メモリセルを含む行を前記冗長メ
   モリセルの行に置換することを前記１対のメモリブロッ
   クの各々で独立に行なうための冗長判定回路を備えた、
   半導体記憶装置。
2. 【請求項２】 前記冗長判定回路は、１列に配置された
   複数のヒューズよりなるヒューズ群を複数列有してい
   る、請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記冗長判定回路は前記１対のロウデコ
   ーダに挟まれる領域に配置されており、 前記ノーマルメモリセルの行を選択するための複数のア
   ドレス信号の各々を前記冗長判定回路に与えるための複
   数の配線をさらに備え、 前記複数の配線は、前記冗長判定回路と前記１対のメモ
   リブロックの一方との間の領域を延在して前記冗長判定
   回路に接続される第１の配線と、前記冗長判定回路と前
   記１対のメモリブロックの他方との間の領域を延在して
   前記冗長判定回路に接続される第２の配線とを有してい
   る、請求項１に記載の半導体記憶装置。
4. 【請求項４】 前記冗長判定回路は、前記１対のメモリ
   ブロックの一方について前記置換をするための第１の冗
   長判定回路部と、前記１対のメモリブロックの他方につ
   いて前記置換をするための第２の冗長判定回路部とを有
   し、 前記複数の配線は、前記第１および第２の冗長判定回路
   部の間の領域を延在して前記第１および第２の冗長判定
   回路部に接続される第３の配線を有している、請求項３
   に記載の半導体記憶装置。
5. 【請求項５】 前記１対のメモリブロックと前記１対の
   ロウデコーダと前記冗長判定回路とが１列に配置された
   ブロックが複数列配置されており、 前記第１の配線は、それぞれの前記ブロックの前記冗長
   判定回路と前記１対のメモリブロックの一方との間を通
   過するよう配置されており、 前記第２の配線は、それぞれの前記ブロックの前記冗長
   判定回路と前記１対のメモリブロックの他方との間を通
   過するよう配置されており、 前記第３の配線は、それぞれの前記ブロックの前記第１
   および第２の冗長判定回路部の間の領域を通過するよう
   配置されている、請求項４に記載の半導体記憶装置。
6. 【請求項６】 隣り合う前記ブロックに挟まれる領域に
   配置されたリピータをさらに備え、 前記第３の配線から分岐した分岐配線は、前記リピータ
   を介して、隣り合う前記ブロックの双方の前記ロウデコ
   ーダに接続されている、請求項５に記載の半導体記憶装
   置。
7. 【請求項７】 １の前記ブロックの前記ロウデコーダの
   一方側の領域には、１の前記ブロックの前記一方側にお
   いて前記第３の配線から分岐した前記分岐配線が接続さ
   れており、 １の前記ブロックの前記ロウデコーダの他方側の領域に
   は、１の前記ブロックの前記他方側において前記第３の
   配線から分岐した前記分岐配線が接続されている、請求
   項６に記載の半導体記憶装置。
8. 【請求項８】 複数のパッドと、 所定の特性を有する信号を生ずるための回路と、 前記複数のパッドのうちの隣り合う前記パッドに挟まれ
   る領域に配置された、前記回路で生ずる信号の特性をチ
   ューニングするためのヒューズとを備えた、半導体記憶
   装置。
9. 【請求項９】 前記回路は基準電圧発生回路である、請
   求項８に記載の半導体記憶装置。