JP2002063798A - 半導体メモリ集積回路 - Google Patents
半導体メモリ集積回路Info
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Abstract
(57)【要約】
【課題】 ノーマル信号線とスペア信号線に一括して電
圧ストレス印加を可能として、テスト時間の短縮を図っ
た半導体メモリ集積回路を提供する。 【解決手段】 メモリセルを選択するための複数のノー
マル信号線が配設されたメモリセルアレイ１と、このメ
モリセルアレイの不良救済を行うための３以上の奇数本
のスペア信号線が配設された冗長セルアレイ１１と、ア
ドレス信号をデコードしてノーマル信号線を選択するデ
コード回路３と、不良アドレスが入力されたときに活性
化されて、アドレス信号をデコードしてスペア信号線を
選択するスペアデコード回路４と、デコード回路及びス
ペアデコード回路を制御してノーマル信号線及びスペア
信号線の各隣接線間に電圧を印加するテストを行うテス
ト制御回路１０とを備え、テスト制御回路は、テスト時
にノーマル信号線およびスペア信号線を含む信号線群の
隣接する信号線の電位レベルが逆となるように設定す
る。
圧ストレス印加を可能として、テスト時間の短縮を図っ
た半導体メモリ集積回路を提供する。 【解決手段】 メモリセルを選択するための複数のノー
マル信号線が配設されたメモリセルアレイ１と、このメ
モリセルアレイの不良救済を行うための３以上の奇数本
のスペア信号線が配設された冗長セルアレイ１１と、ア
ドレス信号をデコードしてノーマル信号線を選択するデ
コード回路３と、不良アドレスが入力されたときに活性
化されて、アドレス信号をデコードしてスペア信号線を
選択するスペアデコード回路４と、デコード回路及びス
ペアデコード回路を制御してノーマル信号線及びスペア
信号線の各隣接線間に電圧を印加するテストを行うテス
ト制御回路１０とを備え、テスト制御回路は、テスト時
にノーマル信号線およびスペア信号線を含む信号線群の
隣接する信号線の電位レベルが逆となるように設定す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、ＤＲＡＭ等の半
導体メモリ集積回路に係り、特に不良救済のための冗長
回路方式を採用した半導体メモリ集積回路のバーンイン
テストの容易化に関する。
導体メモリ集積回路に係り、特に不良救済のための冗長
回路方式を採用した半導体メモリ集積回路のバーンイン
テストの容易化に関する。
【０００２】
【従来の技術】大規模半導体メモリでは、メモリセルア
レイに多数の信号線が配設される。例えば、２５６Ｍビ
ットＤＲＡＭの場合、１２８Ｋ本のワード線、５１２Ｋ
本のビット線対、２Ｋ本のカラム選択線が配設される。
これらの信号線は、同じ役割の信号線同士が同じ配線層
を用いて並進隣接して配置される。
レイに多数の信号線が配設される。例えば、２５６Ｍビ
ットＤＲＡＭの場合、１２８Ｋ本のワード線、５１２Ｋ
本のビット線対、２Ｋ本のカラム選択線が配設される。
これらの信号線は、同じ役割の信号線同士が同じ配線層
を用いて並進隣接して配置される。
【０００３】メモリセルアレイのこれらの信号線には、
アドレスが割り付けられており、通常奇数番地の信号線
と偶数番地の信号線が隣接するように配置される。また
冗長回路方式を採用した半導体メモリの場合、通常のメ
モリセルアレイと別の冗長セルアレイが設けられる。こ
の冗長セルアレイに含まれる複数本のスペア信号線に
は、メモリセルアレイのノーマル信号線とは別に、やは
り奇数番地と偶数番地が隣接するようにアドレスが割り
付けられる。
アドレスが割り付けられており、通常奇数番地の信号線
と偶数番地の信号線が隣接するように配置される。また
冗長回路方式を採用した半導体メモリの場合、通常のメ
モリセルアレイと別の冗長セルアレイが設けられる。こ
の冗長セルアレイに含まれる複数本のスペア信号線に
は、メモリセルアレイのノーマル信号線とは別に、やは
り奇数番地と偶数番地が隣接するようにアドレスが割り
付けられる。
【０００４】冗長セルアレイは、メモリセルアレイの端
部に隣接して、或いはメモリセルアレイの中間位置に両
側をメモリセルアレイに挟まれる形で配置される。いず
れの場合も、メモリセルアレイのノーマル信号線と冗長
セルアレイのスペア信号線とは、物理的レイアウト上は
区別なく連続して配置されることが多い。
部に隣接して、或いはメモリセルアレイの中間位置に両
側をメモリセルアレイに挟まれる形で配置される。いず
れの場合も、メモリセルアレイのノーマル信号線と冗長
セルアレイのスペア信号線とは、物理的レイアウト上は
区別なく連続して配置されることが多い。
【０００５】ところで半導体メモリは、出荷前に初期不
良をスクリーニングするために、負荷をかけるバーンイ
ンテストが行われる。バーンインテストの項目には、隣
接する信号線間に電圧をかけて潜在的ショートを加速試
験する項目が含まれることが多い。この電圧印加の加速
テストでは、数万本という多数の信号線にストレスを与
える時間を如何に短縮するかが、テストコストの点から
重要になる。
良をスクリーニングするために、負荷をかけるバーンイ
ンテストが行われる。バーンインテストの項目には、隣
接する信号線間に電圧をかけて潜在的ショートを加速試
験する項目が含まれることが多い。この電圧印加の加速
テストでは、数万本という多数の信号線にストレスを与
える時間を如何に短縮するかが、テストコストの点から
重要になる。
【０００６】ＤＲＡＭ等において、前述のように信号線
に偶数アドレスと奇数アドレスが交互に割り付けられて
いる場合には、例えば偶数アドレスの信号線を活性化す
ることにより、多数の隣接信号線間に同時に一括して電
圧ストレスを与えることができる。ノーマル信号線とス
ペア信号線が連続的に隣接する場合、両者とも偶数本配
置されている場合に、隣接信号線を偶数と奇数のアドレ
スに対応させることにより、ノーマル信号線とスペア信
号線に一括して電圧ストレスをかけることが可能であ
る。
に偶数アドレスと奇数アドレスが交互に割り付けられて
いる場合には、例えば偶数アドレスの信号線を活性化す
ることにより、多数の隣接信号線間に同時に一括して電
圧ストレスを与えることができる。ノーマル信号線とス
ペア信号線が連続的に隣接する場合、両者とも偶数本配
置されている場合に、隣接信号線を偶数と奇数のアドレ
スに対応させることにより、ノーマル信号線とスペア信
号線に一括して電圧ストレスをかけることが可能であ
る。
【０００７】
【発明が解決しようとする課題】しかし、冗長セルアレ
イのスペア信号線の本数が奇数本の場合もある。スペア
信号線の本数は、チップサイズと欠陥密度とのトレード
オフで決まるため、最適本数が奇数となることもあるか
らである。この場合、全奇数番地又は全偶数番地の選択
により、ノーマル信号線とスペア信号線に一括して電圧
ストレスをかけようとしても、ノーマル信号線とスペア
信号線の境界で隣接する信号線が、偶数番地同士或いは
奇数番地同士となる箇所が発生する。この様な場合に
は、ノーマル信号線とスペア信号線を含めて一括した電
圧ストレス印加試験ができない。従ってテスト時間の増
大、テストコストの上昇が避けられない。
イのスペア信号線の本数が奇数本の場合もある。スペア
信号線の本数は、チップサイズと欠陥密度とのトレード
オフで決まるため、最適本数が奇数となることもあるか
らである。この場合、全奇数番地又は全偶数番地の選択
により、ノーマル信号線とスペア信号線に一括して電圧
ストレスをかけようとしても、ノーマル信号線とスペア
信号線の境界で隣接する信号線が、偶数番地同士或いは
奇数番地同士となる箇所が発生する。この様な場合に
は、ノーマル信号線とスペア信号線を含めて一括した電
圧ストレス印加試験ができない。従ってテスト時間の増
大、テストコストの上昇が避けられない。
【０００８】本発明は、上記事情を考慮してなされたも
のであって、ノーマル信号線とスペア信号線に一括して
電圧ストレス印加を可能として、テスト時間の短縮を図
ることのできる半導体メモリ集積回路を提供することを
目的としている。
のであって、ノーマル信号線とスペア信号線に一括して
電圧ストレス印加を可能として、テスト時間の短縮を図
ることのできる半導体メモリ集積回路を提供することを
目的としている。
【０００９】
【課題を解決するための手段】本発明に係る半導体メモ
リ集積回路の第１の態様は、メモリセルを選択するため
の複数のノーマル信号線が配設されたメモリセルアレイ
と、このメモリセルアレイの不良救済を行うための３以
上の奇数本のスペア信号線が配設された冗長セルアレイ
と、アドレス信号をデコードしてノーマル信号線を選択
するデコード回路と、不良アドレスが入力されたときに
活性化されて、アドレス信号をデコードしてスペア信号
線を選択するスペアデコード回路と、前記デコード回路
及びスペアデコード回路を制御して前記ノーマル信号線
及びスペア信号線の各隣接線間に電圧を印加するテスト
を行うテスト制御回路とを備え、前記テスト制御回路
は、テスト時に前記ノーマル信号線および前記スペア信
号線を含む信号線群の隣接する信号線の電位レベルが逆
となるように設定することを特徴とする。
リ集積回路の第１の態様は、メモリセルを選択するため
の複数のノーマル信号線が配設されたメモリセルアレイ
と、このメモリセルアレイの不良救済を行うための３以
上の奇数本のスペア信号線が配設された冗長セルアレイ
と、アドレス信号をデコードしてノーマル信号線を選択
するデコード回路と、不良アドレスが入力されたときに
活性化されて、アドレス信号をデコードしてスペア信号
線を選択するスペアデコード回路と、前記デコード回路
及びスペアデコード回路を制御して前記ノーマル信号線
及びスペア信号線の各隣接線間に電圧を印加するテスト
を行うテスト制御回路とを備え、前記テスト制御回路
は、テスト時に前記ノーマル信号線および前記スペア信
号線を含む信号線群の隣接する信号線の電位レベルが逆
となるように設定することを特徴とする。
【００１０】本発明の第１の態様によると、メモリセル
アレイのノーマル信号線と冗長セルアレイのスペア信号
線を含む信号線群の隣接する信号線の電位レベルが逆と
なるように設定している。これにより信号線とスペア信
号線に一括して電圧ストレスを印加することが可能にな
り、半導体メモリのテスト時間の短縮およびテストコス
トの低減が図られる。
アレイのノーマル信号線と冗長セルアレイのスペア信号
線を含む信号線群の隣接する信号線の電位レベルが逆と
なるように設定している。これにより信号線とスペア信
号線に一括して電圧ストレスを印加することが可能にな
り、半導体メモリのテスト時間の短縮およびテストコス
トの低減が図られる。
【００１１】また、本発明による半導体メモリ集積回路
の第２の態様は、メモリセルを選択するための複数のノ
ーマル信号線が配設されたメモリセルアレイと、このメ
モリセルアレイの不良救済を行うための３以上の奇数本
のスペア信号線が配設された冗長セルアレイと、アドレ
ス信号をデコードしてノーマル信号線を選択するデコー
ド回路と、不良アドレスが入力されたときに活性化され
て、アドレス信号をデコードしてスペア信号線を選択す
るスペアデコード回路と、前記デコード回路及びスペア
デコード回路を制御して前記ノーマル信号線及びスペア
信号線の各隣接線間に電圧を印加するテストを行うテス
ト制御回路とを備え、前記テスト制御回路は、テスト時
に、前記信号線群の並進配列された信号線に対して、偶
数番地と奇数番地が交互に並ぶようにアドレスを割り付
けることを特徴とする。
の第２の態様は、メモリセルを選択するための複数のノ
ーマル信号線が配設されたメモリセルアレイと、このメ
モリセルアレイの不良救済を行うための３以上の奇数本
のスペア信号線が配設された冗長セルアレイと、アドレ
ス信号をデコードしてノーマル信号線を選択するデコー
ド回路と、不良アドレスが入力されたときに活性化され
て、アドレス信号をデコードしてスペア信号線を選択す
るスペアデコード回路と、前記デコード回路及びスペア
デコード回路を制御して前記ノーマル信号線及びスペア
信号線の各隣接線間に電圧を印加するテストを行うテス
ト制御回路とを備え、前記テスト制御回路は、テスト時
に、前記信号線群の並進配列された信号線に対して、偶
数番地と奇数番地が交互に並ぶようにアドレスを割り付
けることを特徴とする。
【００１２】本発明の第２の態様によると、メモリセル
アレイのノーマル信号線と冗長セルアレイのスペア信号
線を含む信号線群の並進配列された信号線に対して、偶
数番地と奇数番地が交互に並ぶようにアドレスを割り付
けるように設定している。これにより信号線とスペア信
号線に一括して電圧ストレスを印加することが可能にな
り、半導体メモリのテスト時間の短縮およびテストコス
トの低減が図られる。
アレイのノーマル信号線と冗長セルアレイのスペア信号
線を含む信号線群の並進配列された信号線に対して、偶
数番地と奇数番地が交互に並ぶようにアドレスを割り付
けるように設定している。これにより信号線とスペア信
号線に一括して電圧ストレスを印加することが可能にな
り、半導体メモリのテスト時間の短縮およびテストコス
トの低減が図られる。
【００１３】なお、メモリセルアレイのアドレス割り付
けをテスト時にも変更せず、メモリセルアレイ全体とし
て偶数番地と奇数番地が交互に並ぶ状態で全偶数番地選
択又は全奇数番地選択によるテストを行おうとすると、
前述のように冗長セルアレイが奇数本のスペア信号線を
持つ場合、疑似信号線としての電源線が必要になる。し
かし、テスト時に、冗長セルアレイを挟む両側のサブセ
ルアレイの奇偶配列を逆転させるようにすれば、疑似信
号線を追加することなく、メモリセルアレイの信号線と
冗長セルアレイのスペア信号線の電位レベルが連続して
交互に“Ｈ”，“Ｌ”に設定されるようにすることがで
きる。
けをテスト時にも変更せず、メモリセルアレイ全体とし
て偶数番地と奇数番地が交互に並ぶ状態で全偶数番地選
択又は全奇数番地選択によるテストを行おうとすると、
前述のように冗長セルアレイが奇数本のスペア信号線を
持つ場合、疑似信号線としての電源線が必要になる。し
かし、テスト時に、冗長セルアレイを挟む両側のサブセ
ルアレイの奇偶配列を逆転させるようにすれば、疑似信
号線を追加することなく、メモリセルアレイの信号線と
冗長セルアレイのスペア信号線の電位レベルが連続して
交互に“Ｈ”，“Ｌ”に設定されるようにすることがで
きる。
【００１４】更に、メモリセルアレイには所定本数毎に
電源線が配置される場合が多い。この場合には、メモリ
セルアレイを複数のサブセルアレイに分割し、各サブセ
ルアレイに隣接するように奇数本ずつのスペア信号線を
持つ冗長セルアレイを配置した構成において、バーンイ
ンテスト時、所定の冗長セルアレイの奇数番地と偶数番
地の配列を逆転させた全奇数番地選択又は全偶数番地選
択により、メモリセルアレイの信号線と冗長セルアレイ
のスペア信号線が連続して交互に“Ｈ”，“Ｌ”となる
一括電圧印加のテストの条件が設定できる。
電源線が配置される場合が多い。この場合には、メモリ
セルアレイを複数のサブセルアレイに分割し、各サブセ
ルアレイに隣接するように奇数本ずつのスペア信号線を
持つ冗長セルアレイを配置した構成において、バーンイ
ンテスト時、所定の冗長セルアレイの奇数番地と偶数番
地の配列を逆転させた全奇数番地選択又は全偶数番地選
択により、メモリセルアレイの信号線と冗長セルアレイ
のスペア信号線が連続して交互に“Ｈ”，“Ｌ”となる
一括電圧印加のテストの条件が設定できる。
【００１５】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を説明する。
実施形態を説明する。
【００１６】図１は、本発明の第１の実施形態によるＤ
ＲＡＭの構成を示す。メモリセルアレイ１は、図２に示
すように、複数のビット線ＢＬ，／ＢＬと、複数本のワ
ード線ＷＬの各交差部にダイナミック型メモリセルＭＣ
を配列して構成される。メモリセルアレイ１のビット線
ＢＬ，／ＢＬはセンスアンプＳＡを介し、カラムセレク
タ５を介してデータ線ＤＱ，／ＤＱに接続される。デー
タ線ＤＱ，／ＤＱはＩ／Ｏ回路６を介してＩ／Ｏ端子と
の間でデータ授受が行われる。カラムセレクタ５はカラ
ム選択線ＣＳＬにより選択される。
ＲＡＭの構成を示す。メモリセルアレイ１は、図２に示
すように、複数のビット線ＢＬ，／ＢＬと、複数本のワ
ード線ＷＬの各交差部にダイナミック型メモリセルＭＣ
を配列して構成される。メモリセルアレイ１のビット線
ＢＬ，／ＢＬはセンスアンプＳＡを介し、カラムセレク
タ５を介してデータ線ＤＱ，／ＤＱに接続される。デー
タ線ＤＱ，／ＤＱはＩ／Ｏ回路６を介してＩ／Ｏ端子と
の間でデータ授受が行われる。カラムセレクタ５はカラ
ム選択線ＣＳＬにより選択される。
【００１７】図１では、メモリセルアレイ１は、冗長カ
ラムセルアレイ１１により二つのサブセルアレイに分割
された形になっている。メモリセルアレイ１のカラム選
択線（ノーマルカラム選択線）ＣＳＬの中に不良があっ
た場合に、これに置換して冗長カラムセルアレイ１１の
スペアカラム選択線ＳＣＳＬが選択される。この例で
は、冗長カラムセルアレイ１１のスペアカラム選択線Ｓ
ＣＳＬの本数は、奇数本であり、図１では３本の場合を
示している。
ラムセルアレイ１１により二つのサブセルアレイに分割
された形になっている。メモリセルアレイ１のカラム選
択線（ノーマルカラム選択線）ＣＳＬの中に不良があっ
た場合に、これに置換して冗長カラムセルアレイ１１の
スペアカラム選択線ＳＣＳＬが選択される。この例で
は、冗長カラムセルアレイ１１のスペアカラム選択線Ｓ
ＣＳＬの本数は、奇数本であり、図１では３本の場合を
示している。
【００１８】ノーマルカラム選択線ＣＳＬとスペアカラ
ム選択線ＳＣＳＬをそれぞれ選択するのが、カラムデコ
ーダ３とスペアカラムデコーダ４である。またワード線
ＷＬはロウデコーダ２により選択される。カラムデコー
ダ３及びロウデコーダ２には、アドレスバッファ７を介
して、カラムアドレス及びロウアドレスが供給される。
ム選択線ＳＣＳＬをそれぞれ選択するのが、カラムデコ
ーダ３とスペアカラムデコーダ４である。またワード線
ＷＬはロウデコーダ２により選択される。カラムデコー
ダ３及びロウデコーダ２には、アドレスバッファ７を介
して、カラムアドレス及びロウアドレスが供給される。
【００１９】不良のノーマルカラム選択線ＣＳＬをスペ
アカラム選択線ＳＣＳＬで置換するために、不良置換制
御回路８が設けられている。この不良置換制御回路８
は、よく知られているように、フューズ等を用いた不良
アドレス記憶回路と、外部から供給されたアドレス信号
と不良アドレス記憶回路のアドレスとの一致検出を行っ
て、置換信号を出す一致検出回路を備えて構成される。
これにより、不良アドレスが入力されたときに、カラム
デコーダ３を非活性にし、スペアカラムデコーダ４を活
性にする制御がなされる。
アカラム選択線ＳＣＳＬで置換するために、不良置換制
御回路８が設けられている。この不良置換制御回路８
は、よく知られているように、フューズ等を用いた不良
アドレス記憶回路と、外部から供給されたアドレス信号
と不良アドレス記憶回路のアドレスとの一致検出を行っ
て、置換信号を出す一致検出回路を備えて構成される。
これにより、不良アドレスが入力されたときに、カラム
デコーダ３を非活性にし、スペアカラムデコーダ４を活
性にする制御がなされる。
【００２０】この実施の形態において、メモリセルアレ
イ１のノーマルカラム選択線ＣＳＬと冗長セルアレイ１
１のスペアカラム選択線ＳＣＳＬとはそれぞれ、奇数ア
ドレスと偶数アドレスが交互に割り付けられている。そ
して、バーンインテストを行う場合には、メモリセルア
レイ１のノーマルカラム選択線ＣＳＬと冗長カラムセル
アレイ１１のスペアカラム選択線ＳＣＳＬに対して、奇
数番地の全選択又は偶数番地の全選択を行い、これらに
一括して電圧ストレスを印加できるようにしている。
イ１のノーマルカラム選択線ＣＳＬと冗長セルアレイ１
１のスペアカラム選択線ＳＣＳＬとはそれぞれ、奇数ア
ドレスと偶数アドレスが交互に割り付けられている。そ
して、バーンインテストを行う場合には、メモリセルア
レイ１のノーマルカラム選択線ＣＳＬと冗長カラムセル
アレイ１１のスペアカラム選択線ＳＣＳＬに対して、奇
数番地の全選択又は偶数番地の全選択を行い、これらに
一括して電圧ストレスを印加できるようにしている。
【００２１】この様な電圧ストレス印加を可能とするた
めに、テスト制御回路１０が設けられている。このテス
ト制御回路１０は、コマンドＣＭＤの入力により、カラ
ムデコーダ３及びスペアカラムデコーダ４を、全奇数番
地選択又は全偶数番地選択のテスト状態に設定する制御
を行うものである。スペアカラム選択線ＳＣＳＬの本数
が偶数の場合には、前述のように全奇数番地選択又は全
偶数番地選択により、ノーマルカラム選択線とスペアカ
ラム選択線に対して、連続的に交互に“Ｈ”，“Ｌ”の
電位レベルを与えることができる。しかしこの実施の形
態の場合、スペアカラム選択線ＳＣＳＬが奇数本、具体
的には３本であるから、単に全奇数番地或いは全偶数番
地の一括選択では、ノーマルカラム選択線ＣＳＬとスペ
アカラム選択線ＳＣＳＬの境界部で電位レベルが“Ｈ”
同士或いは“Ｌ”同士が隣接する事態が発生する。
めに、テスト制御回路１０が設けられている。このテス
ト制御回路１０は、コマンドＣＭＤの入力により、カラ
ムデコーダ３及びスペアカラムデコーダ４を、全奇数番
地選択又は全偶数番地選択のテスト状態に設定する制御
を行うものである。スペアカラム選択線ＳＣＳＬの本数
が偶数の場合には、前述のように全奇数番地選択又は全
偶数番地選択により、ノーマルカラム選択線とスペアカ
ラム選択線に対して、連続的に交互に“Ｈ”，“Ｌ”の
電位レベルを与えることができる。しかしこの実施の形
態の場合、スペアカラム選択線ＳＣＳＬが奇数本、具体
的には３本であるから、単に全奇数番地或いは全偶数番
地の一括選択では、ノーマルカラム選択線ＣＳＬとスペ
アカラム選択線ＳＣＳＬの境界部で電位レベルが“Ｈ”
同士或いは“Ｌ”同士が隣接する事態が発生する。
【００２２】この実施形態では、この様な事態を避け
て、全奇数番地選択又は全偶数番地選択により、ノーマ
ルカラム選択線とスペアカラム選択線の一括電圧ストレ
ス印加テストを可能としている。具体的に、スペアカラ
ム選択線ＳＣＳＬが３本である場合について、ノーマル
カラム選択線ＣＳＬとスペアカラム選択線ＳＣＳＬにつ
いて、一括して電圧ストレスをかける例を説明する。図
３は、これ可能とするスペアカラムデコーダ４の部分の
具体構成例であり、図４は、スペアカラム選択線ＳＣＳ
Ｌとこれを挟んで両側に配置されるノーマルカラム選択
線ＣＳＬの配置例を示している。
て、全奇数番地選択又は全偶数番地選択により、ノーマ
ルカラム選択線とスペアカラム選択線の一括電圧ストレ
ス印加テストを可能としている。具体的に、スペアカラ
ム選択線ＳＣＳＬが３本である場合について、ノーマル
カラム選択線ＣＳＬとスペアカラム選択線ＳＣＳＬにつ
いて、一括して電圧ストレスをかける例を説明する。図
３は、これ可能とするスペアカラムデコーダ４の部分の
具体構成例であり、図４は、スペアカラム選択線ＳＣＳ
Ｌとこれを挟んで両側に配置されるノーマルカラム選択
線ＣＳＬの配置例を示している。
【００２３】図４に示すように、３本のスペアカラム選
択線ＳＣＳＬ０，ＳＣＳＬ１，ＳＣＳＬ２とその両側の
多数のノーマルカラム選択線ＣＳＬは等間隔で連続的に
配置されている。そして、３本のスペアカラム選択線Ｓ
ＣＳＬ０，ＳＣＳＬ１，ＳＣＳＬ２のうち、一方の側の
ノーマルカラム選択線ＣＳＬとの境界端部側の２本のス
ペアカラム選択線ＳＣＳＬ１，ＳＣＳＬ２の間には、常
時“Ｌ”レベルとなる一本の電源線ＶＳＳが配置されて
いる。
択線ＳＣＳＬ０，ＳＣＳＬ１，ＳＣＳＬ２とその両側の
多数のノーマルカラム選択線ＣＳＬは等間隔で連続的に
配置されている。そして、３本のスペアカラム選択線Ｓ
ＣＳＬ０，ＳＣＳＬ１，ＳＣＳＬ２のうち、一方の側の
ノーマルカラム選択線ＣＳＬとの境界端部側の２本のス
ペアカラム選択線ＳＣＳＬ１，ＳＣＳＬ２の間には、常
時“Ｌ”レベルとなる一本の電源線ＶＳＳが配置されて
いる。
【００２４】図４には、通常動作時のノーマルカラム選
択線ＣＳＬとスペアカラム選択線ＳＣＳＬのアドレスの
割り付け状態が示されている。即ち、ノーマルカラム選
択線ＣＳＬは、偶数番地（Ｅ）と奇数番地（Ｏ）が、ス
ペアカラム選択線ＳＣＳＬを挟んで連続的に配置され
る。スペアカラム選択線ＳＣＳＬが３本の場合、その両
端部が偶数番地となり、中間が奇数番地となる。このと
き、スペアカラム選択線ＳＣＳＬ２とこれに隣接するノ
ーマルカラム選択線ＣＳＬは同時に偶数番地になる。
択線ＣＳＬとスペアカラム選択線ＳＣＳＬのアドレスの
割り付け状態が示されている。即ち、ノーマルカラム選
択線ＣＳＬは、偶数番地（Ｅ）と奇数番地（Ｏ）が、ス
ペアカラム選択線ＳＣＳＬを挟んで連続的に配置され
る。スペアカラム選択線ＳＣＳＬが３本の場合、その両
端部が偶数番地となり、中間が奇数番地となる。このと
き、スペアカラム選択線ＳＣＳＬ２とこれに隣接するノ
ーマルカラム選択線ＣＳＬは同時に偶数番地になる。
【００２５】従って、バーンインテスト時、全偶数番地
或いは全奇数番地のノーマルカラム選択線ＣＳＬ及びス
ペアカラム選択線ＳＣＳＬの電位レベルを“Ｈ”にする
と、スペアカラム選択線ＳＣＳＬ２とこれに隣接するノ
ーマルカラム選択線ＣＳＬの間には電圧ストレスをかけ
ることができない。そこで本実施形態では、図４に示す
ように、バーンインテスト時、電源線ＶＳＳを挟む２本
のスペアカラム選択線ＳＣＳＬ１，ＳＣＳＬ２が同時に
奇数番地でその電位レベルが“Ｈ”となるようにして、
且つ全奇数番地選択を行うようにする。これにより、ノ
ーマルカラム選択線ＣＳＬ及びスペアカラム選択線ＳＣ
ＳＬは、全奇数番地選択を行うと、電源線ＶＳＳ（常時
“Ｌ”）を挟んで、“Ｈ”，“Ｌ”の電位レベルが交互
に連続する状態、即ち隣接線間に全て電圧ストレスをか
かる状態とすることができる。
或いは全奇数番地のノーマルカラム選択線ＣＳＬ及びス
ペアカラム選択線ＳＣＳＬの電位レベルを“Ｈ”にする
と、スペアカラム選択線ＳＣＳＬ２とこれに隣接するノ
ーマルカラム選択線ＣＳＬの間には電圧ストレスをかけ
ることができない。そこで本実施形態では、図４に示す
ように、バーンインテスト時、電源線ＶＳＳを挟む２本
のスペアカラム選択線ＳＣＳＬ１，ＳＣＳＬ２が同時に
奇数番地でその電位レベルが“Ｈ”となるようにして、
且つ全奇数番地選択を行うようにする。これにより、ノ
ーマルカラム選択線ＣＳＬ及びスペアカラム選択線ＳＣ
ＳＬは、全奇数番地選択を行うと、電源線ＶＳＳ（常時
“Ｌ”）を挟んで、“Ｈ”，“Ｌ”の電位レベルが交互
に連続する状態、即ち隣接線間に全て電圧ストレスをか
かる状態とすることができる。
【００２６】この様に、スペアカラム選択線の奇偶配列
を通常動作時とバーンインテスト時とで切り換えるため
に、図３に示すように、スペアカラムデコーダ４は、デ
コーダ本体４ａと、奇数番地又は偶数番地の一括選択を
行うためのゲート回路４ｂとから構成される。デコーダ
本体４ａは、２ビットのアドレス信号ＡＣＮ＜０，１＞
とその反転信号との倫理をとるＮＡＮＤゲートＧ１１−
Ｇ１４により構成される。但し、この例では、スペアカ
ラム選択線ＳＣＳＬが３本であるため、ＮＡＮＤゲート
Ｇ１１の出力は利用されない。
を通常動作時とバーンインテスト時とで切り換えるため
に、図３に示すように、スペアカラムデコーダ４は、デ
コーダ本体４ａと、奇数番地又は偶数番地の一括選択を
行うためのゲート回路４ｂとから構成される。デコーダ
本体４ａは、２ビットのアドレス信号ＡＣＮ＜０，１＞
とその反転信号との倫理をとるＮＡＮＤゲートＧ１１−
Ｇ１４により構成される。但し、この例では、スペアカ
ラム選択線ＳＣＳＬが３本であるため、ＮＡＮＤゲート
Ｇ１１の出力は利用されない。
【００２７】ゲート回路４ｂは、スペアカラムデコーダ
４のＮＡＮＤゲートＧ１２，Ｇ１３，Ｇ１４の出力がそ
れぞれ入る２入力ＮＡＮＤゲートＧ２１，Ｇ２２，Ｇ２
３により構成されている。ＮＡＮＤゲートＧ２１，Ｇ２
２の他の入力端には、テスト制御信号ＴＭＢＩＯＤＤが
インバータＩＮＶ３を介して入力される。ＮＡＮＤゲー
トＧ２３の他の入力端には、別のテスト制御信号ＴＭＢ
ＩＥＶＥＮがインバータＩＮＶ４を介して入力される。
ＮＡＮＤゲートＧ２１，Ｇ２２，Ｇ２３の出力はそれぞ
れインバータＩＮＶ５，ＩＮＶ６，ＩＮＶ７を介して、
出力ｂＴＭＳＣＳ＜２＞，ｂＴＭＳＣＳ＜１＞，ｂＴＭ
ＳＣＳ＜０＞として取り出される。これらの出力ｂＴＭ
ＳＣＳ＜２＞，ｂＴＭＳＣＳ＜１＞，ｂＴＭＳＣＳ＜０
＞がそれぞれ、スペアカラム選択線ＳＣＳＬ２，ＳＣＳ
Ｌ１，ＳＣＳＬ０に供給される。
４のＮＡＮＤゲートＧ１２，Ｇ１３，Ｇ１４の出力がそ
れぞれ入る２入力ＮＡＮＤゲートＧ２１，Ｇ２２，Ｇ２
３により構成されている。ＮＡＮＤゲートＧ２１，Ｇ２
２の他の入力端には、テスト制御信号ＴＭＢＩＯＤＤが
インバータＩＮＶ３を介して入力される。ＮＡＮＤゲー
トＧ２３の他の入力端には、別のテスト制御信号ＴＭＢ
ＩＥＶＥＮがインバータＩＮＶ４を介して入力される。
ＮＡＮＤゲートＧ２１，Ｇ２２，Ｇ２３の出力はそれぞ
れインバータＩＮＶ５，ＩＮＶ６，ＩＮＶ７を介して、
出力ｂＴＭＳＣＳ＜２＞，ｂＴＭＳＣＳ＜１＞，ｂＴＭ
ＳＣＳ＜０＞として取り出される。これらの出力ｂＴＭ
ＳＣＳ＜２＞，ｂＴＭＳＣＳ＜１＞，ｂＴＭＳＣＳ＜０
＞がそれぞれ、スペアカラム選択線ＳＣＳＬ２，ＳＣＳ
Ｌ１，ＳＣＳＬ０に供給される。
【００２８】図３に示す、テスト制御信号ＴＭＢＩＯＤ
Ｄ，ＴＭＢＩＥＶＥＮが入るゲート回路４ｂと同様のゲ
ート回路は、全奇数番地選択又は全偶数番地選択を行う
ために、カラムデコーダ３にも設けられるものである。
図３のスペアカラムデコーダ４におけるゲート回路４ｂ
では、全偶数番地選択を行うためのテスト制御信号ＴＭ
ＢＩＥＶＥＮが、一つの偶数番地（０番地）のＮＡＮＤ
ゲートＮ２３のみに入力され、全奇数番地選択を行うた
めのテスト制御信号ＴＭＢＩＯＤＤは、奇数番地（１番
地）のＮＡＮＤゲートＧ２２と同時に、これに連続する
偶数番地（２番地）のＮＡＮＤゲートＧ２１にも入力さ
れるようにしている。
Ｄ，ＴＭＢＩＥＶＥＮが入るゲート回路４ｂと同様のゲ
ート回路は、全奇数番地選択又は全偶数番地選択を行う
ために、カラムデコーダ３にも設けられるものである。
図３のスペアカラムデコーダ４におけるゲート回路４ｂ
では、全偶数番地選択を行うためのテスト制御信号ＴＭ
ＢＩＥＶＥＮが、一つの偶数番地（０番地）のＮＡＮＤ
ゲートＮ２３のみに入力され、全奇数番地選択を行うた
めのテスト制御信号ＴＭＢＩＯＤＤは、奇数番地（１番
地）のＮＡＮＤゲートＧ２２と同時に、これに連続する
偶数番地（２番地）のＮＡＮＤゲートＧ２１にも入力さ
れるようにしている。
【００２９】通常動作時は、テスト制御信号ＴＭＢＩＯ
ＤＤ，ＴＭＢＩＥＶＥＮは共に“Ｌ”レベルである。こ
のとき、ゲート回路４ｂのＮＡＮＤゲートＧ２１，Ｇ２
２，Ｇ２３は全て活性に保たれ、デコーダ本体４ａの出
力がそのまま、出力ｂＴＭＳＣＳ＜２＞，ｂＴＭＳＣＳ
＜１＞，ｂＴＭＳＣＳ＜０＞として取り出される。従っ
て、アドレス信号ＡＣＮ＜０，１＞により、偶数アドレ
スの場合には、スペアカラム選択線ＳＣＳＬ０，ＳＣＳ
Ｌ２が選択状態となり、奇数アドレスの場合にはスペア
カラム選択線ＳＣＳＬ１が選択状態になる。これが図４
に示した通常動作時のスペアカラム選択線のアドレスの
割付け状態である。
ＤＤ，ＴＭＢＩＥＶＥＮは共に“Ｌ”レベルである。こ
のとき、ゲート回路４ｂのＮＡＮＤゲートＧ２１，Ｇ２
２，Ｇ２３は全て活性に保たれ、デコーダ本体４ａの出
力がそのまま、出力ｂＴＭＳＣＳ＜２＞，ｂＴＭＳＣＳ
＜１＞，ｂＴＭＳＣＳ＜０＞として取り出される。従っ
て、アドレス信号ＡＣＮ＜０，１＞により、偶数アドレ
スの場合には、スペアカラム選択線ＳＣＳＬ０，ＳＣＳ
Ｌ２が選択状態となり、奇数アドレスの場合にはスペア
カラム選択線ＳＣＳＬ１が選択状態になる。これが図４
に示した通常動作時のスペアカラム選択線のアドレスの
割付け状態である。
【００３０】バーンインテスト時は、テスト制御信号Ｔ
ＭＢＩＯＤＤ，ＴＭＢＩＥＶＥＮの一方の電位レベルを
“Ｈ”とする。具体的にこの実施の形態の場合は、全奇
数番地選択状態を設定するためテスト制御信号ＴＭＢＩ
ＥＶＥＮ＝“Ｈ”とする。このとき、ゲート回路４ｂで
は、ＮＡＮＤゲートＧ２１，Ｇ２２が活性となり、デコ
ーダ本体４ａがオール“Ｈ”レベルの出力状態で、ｂＴ
ＭＳＣＳ＜１＞，ｂＴＭＳＣＳ＜２＞が“Ｈ”、ｂＴＭ
ＳＣＳ＜０＞が“Ｌ”レベルとなる。これにより、図４
に示す状態、即ち電源線ＶＳＳを挟んで隣接する２本の
スペアカラム選択線ＳＣＳＬ１，２が同時に奇数番地
（Ｏ）として選択された“Ｈ”レベル状態となる。これ
により、電源線ＶＳＳを疑似信号線として、カラム選択
線ＣＳＬ及びスペアカラム選択線ＳＣＳＬの全ての隣接
信号線間に電圧ストレスがかかる。
ＭＢＩＯＤＤ，ＴＭＢＩＥＶＥＮの一方の電位レベルを
“Ｈ”とする。具体的にこの実施の形態の場合は、全奇
数番地選択状態を設定するためテスト制御信号ＴＭＢＩ
ＥＶＥＮ＝“Ｈ”とする。このとき、ゲート回路４ｂで
は、ＮＡＮＤゲートＧ２１，Ｇ２２が活性となり、デコ
ーダ本体４ａがオール“Ｈ”レベルの出力状態で、ｂＴ
ＭＳＣＳ＜１＞，ｂＴＭＳＣＳ＜２＞が“Ｈ”、ｂＴＭ
ＳＣＳ＜０＞が“Ｌ”レベルとなる。これにより、図４
に示す状態、即ち電源線ＶＳＳを挟んで隣接する２本の
スペアカラム選択線ＳＣＳＬ１，２が同時に奇数番地
（Ｏ）として選択された“Ｈ”レベル状態となる。これ
により、電源線ＶＳＳを疑似信号線として、カラム選択
線ＣＳＬ及びスペアカラム選択線ＳＣＳＬの全ての隣接
信号線間に電圧ストレスがかかる。
【００３１】以上説明したように本実施形態によると、
３本のスペアカラム選択線ＳＣＳＬについて、カラム選
択線ＣＳＬと隣接する２本の間に電源線を配置し、且つ
全奇数番地選択によりバーンインテストを行うときに、
これらの２本のスペアカラム選択線が同時に“Ｈ”とな
るようにすることにより、電源線を疑似的スペアカラム
選択線として、全てのカラム選択線とスペアカラム選択
線の電位を連続的に交互に“Ｈ”，“Ｌ”レベルとし
て、一括して電圧ストレスをかけることが可能になる。
３本のスペアカラム選択線ＳＣＳＬについて、カラム選
択線ＣＳＬと隣接する２本の間に電源線を配置し、且つ
全奇数番地選択によりバーンインテストを行うときに、
これらの２本のスペアカラム選択線が同時に“Ｈ”とな
るようにすることにより、電源線を疑似的スペアカラム
選択線として、全てのカラム選択線とスペアカラム選択
線の電位を連続的に交互に“Ｈ”，“Ｌ”レベルとし
て、一括して電圧ストレスをかけることが可能になる。
【００３２】なお、本実施形態では、常時“Ｌ”レベル
の電源線ＶＳＳを用いたが、これに代わって、常時
“Ｈ”レベルの電源線ＶＤＤを用いることもできる。こ
の場合には、テスト制御信号線ＴＭＢＩＯＤＤ＝“Ｈ”
として、カラムデコーダ３及びスペアカラムデコーダ４
を全偶数番地選択状態にすればよい。このとき、電源線
ＶＤＤを挟む２本のスペアカラム選択線ＳＣＳＬ１，Ｓ
ＣＳＬ２は同時に“Ｌ”レベルとなり、電源線ＶＤＤを
挟んで、全てのカラム選択線とスペアカラム選択線の間
に電圧ストレスをかけることができる。
の電源線ＶＳＳを用いたが、これに代わって、常時
“Ｈ”レベルの電源線ＶＤＤを用いることもできる。こ
の場合には、テスト制御信号線ＴＭＢＩＯＤＤ＝“Ｈ”
として、カラムデコーダ３及びスペアカラムデコーダ４
を全偶数番地選択状態にすればよい。このとき、電源線
ＶＤＤを挟む２本のスペアカラム選択線ＳＣＳＬ１，Ｓ
ＣＳＬ２は同時に“Ｌ”レベルとなり、電源線ＶＤＤを
挟んで、全てのカラム選択線とスペアカラム選択線の間
に電圧ストレスをかけることができる。
【００３３】上記実施形態では、スペアカラム選択線が
３本の場合を説明したが、これが一般的に奇数本である
場合にも、その両側にノーマルカラム選択線が配置され
る場合には同様に本発明を適用できる。例えば、図５に
スペアカラム選択線が５本の場合を示す。この場合も、
ノーマルカラム選択線ＣＳＬに隣接する２本のスペアカ
ラム選択線ＳＣＳＬ２，ＳＣＳＬ３の間に電源線ＶＳＳ
を配置し、且つバーンインテスト時にこれらの２本の電
位が同時に“Ｈ”レベル又は“Ｌ”レベルとなるように
選択すれば、上記実施形態と同様に一括電圧ストレステ
ストができる。
３本の場合を説明したが、これが一般的に奇数本である
場合にも、その両側にノーマルカラム選択線が配置され
る場合には同様に本発明を適用できる。例えば、図５に
スペアカラム選択線が５本の場合を示す。この場合も、
ノーマルカラム選択線ＣＳＬに隣接する２本のスペアカ
ラム選択線ＳＣＳＬ２，ＳＣＳＬ３の間に電源線ＶＳＳ
を配置し、且つバーンインテスト時にこれらの２本の電
位が同時に“Ｈ”レベル又は“Ｌ”レベルとなるように
選択すれば、上記実施形態と同様に一括電圧ストレステ
ストができる。
【００３４】上記第１の実施形態では、図４に示すよう
に、冗長セルアレイを挟んで配置されるサブセルアレイ
のノーマルカラム信号線ＣＳＬが、冗長セルアレイの両
側にわたって、偶数番地（Ｅ）と奇数番地（Ｏ）が交互
に連続するように、アドレスが割り付けられ、これをテ
スト時にも変更しないという前提にしている。この前提
のもとでは、３本のスペアカラム選択線ＳＣＳＬのアド
レス割り付けを、Ｅ，Ｏ，Ｅとしても、Ｏ，Ｅ，Ｏとし
ても、いずれかの側の隣接カラム選択線との間で偶数番
地又は奇数番地が連続することになる。このため、疑似
信号線となる電源線を配置することが必要であった。
に、冗長セルアレイを挟んで配置されるサブセルアレイ
のノーマルカラム信号線ＣＳＬが、冗長セルアレイの両
側にわたって、偶数番地（Ｅ）と奇数番地（Ｏ）が交互
に連続するように、アドレスが割り付けられ、これをテ
スト時にも変更しないという前提にしている。この前提
のもとでは、３本のスペアカラム選択線ＳＣＳＬのアド
レス割り付けを、Ｅ，Ｏ，Ｅとしても、Ｏ，Ｅ，Ｏとし
ても、いずれかの側の隣接カラム選択線との間で偶数番
地又は奇数番地が連続することになる。このため、疑似
信号線となる電源線を配置することが必要であった。
【００３５】しかし、メモリセルアレイの偶奇配列をテ
スト時に変更できるようにすれば、疑似信号線としての
電源線を冗長セルアレイに配置することは必要なくな
る。この様な場合を本発明による半導体メモリ集積回路
の第２の実施形態として、図６を参照して説明する。図
６に示す第２の実施形態では、メモリセルアレイが複数
のサブセルアレイＡ１，Ａ２，…に分割され、各サブセ
ルアレイＡ１，Ａ２，…に冗長セルアレイＢ１，Ｂ２，
…が付属する形で、サブセルアレイと冗長セルアレイが
繰り返し配列される構成となっている。各サブセルアレ
イに隣接する冗長セルアレイは奇数本（図の例では３
本）のスペア信号線を持つ。
スト時に変更できるようにすれば、疑似信号線としての
電源線を冗長セルアレイに配置することは必要なくな
る。この様な場合を本発明による半導体メモリ集積回路
の第２の実施形態として、図６を参照して説明する。図
６に示す第２の実施形態では、メモリセルアレイが複数
のサブセルアレイＡ１，Ａ２，…に分割され、各サブセ
ルアレイＡ１，Ａ２，…に冗長セルアレイＢ１，Ｂ２，
…が付属する形で、サブセルアレイと冗長セルアレイが
繰り返し配列される構成となっている。各サブセルアレ
イに隣接する冗長セルアレイは奇数本（図の例では３
本）のスペア信号線を持つ。
【００３６】このとき、通常動作時においては、図６に
示すように、サブセルアレイＡ１，Ａ２，…には連続し
て、偶数番地（Ｅ）と奇数番地（Ｏ）が交互に並ぶよう
にアドレスが割り付けられているものとする。冗長セル
アレイＢ１，Ｂ２，…についても同様である。このと
き、冗長セルアレイＢ１とサブセルアレイＡ２の間で隣
接するスペア信号線とノーマル信号線とが偶数番地同士
となり、また冗長セルアレイＢ２とサブセルアレイＡ２
の間で隣接するスペア信号線とノーマル信号線とが偶数
番地同士となる。
示すように、サブセルアレイＡ１，Ａ２，…には連続し
て、偶数番地（Ｅ）と奇数番地（Ｏ）が交互に並ぶよう
にアドレスが割り付けられているものとする。冗長セル
アレイＢ１，Ｂ２，…についても同様である。このと
き、冗長セルアレイＢ１とサブセルアレイＡ２の間で隣
接するスペア信号線とノーマル信号線とが偶数番地同士
となり、また冗長セルアレイＢ２とサブセルアレイＡ２
の間で隣接するスペア信号線とノーマル信号線とが偶数
番地同士となる。
【００３７】そこでこれに対して、バーンインテスト時
には、破線で囲んだように、サブセルアレイＡ２のノー
マル信号線の奇偶配列を、通常動作時とは逆転させる。
これにより、冗長セルアレイを含めてメモリセルアレイ
全体の信号線、スペア信号線の奇偶配列を連続させるこ
とができ、一括して電圧ストレスを印加することができ
る。この様な通常動作時とテスト時のアドレス割り付け
の切り換えは、図３においてスペアカラムデコーダにつ
いて説明したと同様の手法で、カラムデコーダについて
行えばよい。
には、破線で囲んだように、サブセルアレイＡ２のノー
マル信号線の奇偶配列を、通常動作時とは逆転させる。
これにより、冗長セルアレイを含めてメモリセルアレイ
全体の信号線、スペア信号線の奇偶配列を連続させるこ
とができ、一括して電圧ストレスを印加することができ
る。この様な通常動作時とテスト時のアドレス割り付け
の切り換えは、図３においてスペアカラムデコーダにつ
いて説明したと同様の手法で、カラムデコーダについて
行えばよい。
【００３８】なお、メモリセルアレイの中には通常所定
本数の信号線毎に電源線を配置することが一般的であ
る。例えば、図６に示す第２の実施形態と同様のサブセ
ルアレイと冗長セルアレイの配列において、図７に示す
第３の実施形態のように、サブセルアレイＡ２と冗長セ
ルアレイＢ１の間に電源線ＶＳＳが配置されているとす
る。この場合には、サブセルアレイＡ２とその左隣の冗
長セルアレイＢ１と間では、電源線ＶＳＳを挟んで偶数
同士が隣接するので、バーンインテスト時の奇偶配列の
切り換えは必要がない。この場合、サブセルアレイＡ２
の右側に隣接する冗長セルアレイＢ２のスペア信号線に
ついて、破線で示したように、通常動作時とバーンイン
テスト時とで奇偶配列を逆転させればよい。これによ
り、バーンインテスト時、全偶数番地選択又は前記奇数
番地選択により、メモリセルアレイ全体の信号線、スペ
ア信号線の“Ｈ”，“Ｌ”配列を連続させることがで
き、一括して電圧ストレスを印加することができる。な
お、メモリセルアレイが冗長セルアレイを挟んで分割配
置された図８に示す、第３の実施形態の変形例において
は、スペアカラム選択線とノーマルカラム選択線との境
界に電源線ＶＳＳを設ければ、アドレスを変更すること
なくバーンインテストを行うことができる。
本数の信号線毎に電源線を配置することが一般的であ
る。例えば、図６に示す第２の実施形態と同様のサブセ
ルアレイと冗長セルアレイの配列において、図７に示す
第３の実施形態のように、サブセルアレイＡ２と冗長セ
ルアレイＢ１の間に電源線ＶＳＳが配置されているとす
る。この場合には、サブセルアレイＡ２とその左隣の冗
長セルアレイＢ１と間では、電源線ＶＳＳを挟んで偶数
同士が隣接するので、バーンインテスト時の奇偶配列の
切り換えは必要がない。この場合、サブセルアレイＡ２
の右側に隣接する冗長セルアレイＢ２のスペア信号線に
ついて、破線で示したように、通常動作時とバーンイン
テスト時とで奇偶配列を逆転させればよい。これによ
り、バーンインテスト時、全偶数番地選択又は前記奇数
番地選択により、メモリセルアレイ全体の信号線、スペ
ア信号線の“Ｈ”，“Ｌ”配列を連続させることがで
き、一括して電圧ストレスを印加することができる。な
お、メモリセルアレイが冗長セルアレイを挟んで分割配
置された図８に示す、第３の実施形態の変形例において
は、スペアカラム選択線とノーマルカラム選択線との境
界に電源線ＶＳＳを設ければ、アドレスを変更すること
なくバーンインテストを行うことができる。
【００３９】上記実施形態では、冗長カラムセルアレイ
のスペアカラム選択線をノーマルカラム選択線と共に電
圧印加テストする例を説明したが、この発明はこれに限
られず、カラム選択線とスペアカラム選択線との関係と
同様の関係にある信号線とスペア信号線について、同様
のテストを行う場合にこの発明は有効である。例えば、
スペアワード線を持つ冗長ロウセルアレイを有する場合
に、メモリセルアレイのノーマルワード線とスペアワー
ド線について、一括電圧印加テストを行う場合に、この
発明を適用することができる。
のスペアカラム選択線をノーマルカラム選択線と共に電
圧印加テストする例を説明したが、この発明はこれに限
られず、カラム選択線とスペアカラム選択線との関係と
同様の関係にある信号線とスペア信号線について、同様
のテストを行う場合にこの発明は有効である。例えば、
スペアワード線を持つ冗長ロウセルアレイを有する場合
に、メモリセルアレイのノーマルワード線とスペアワー
ド線について、一括電圧印加テストを行う場合に、この
発明を適用することができる。
【００４０】なお、図４に示す第１の実施形態および図
５に示すその変形例においては、電源線例えば電源線Ｖ
ＳＳがスペアカラム選択線群内のほぼ中央に設けたが、
これはパターンの連続性を高めて、歩留まりを高くして
製造コストを低下させるとともに、局所的に弱い場所を
排除して安定動作を得るためである。以下、これを説明
する。例えば、図４に示す第１の実施形態においては、
一本のスペアカラム選択線が複数本（例えば８本分）の
スペアビット線に相当している。このため、３本のスペ
アカラム選択線を電源線ＶＳＳによって２対１に分けて
いるので、ビット線単位でみると１６対８すなわちビッ
ト線の本数の差が８になる。これに対して３本のスペア
カラム選択線を電源線ＶＳＳによって３対０に分ける
と、ビット線の本数の差は２４本になってしまう。この
ため、第１の実施形態またはその変形例のように電源線
をスペアカラム選択線群のほぼ中央に設けることにより
パターンの連続性を得ることができ、これにより歩留ま
りを高くすることができるとともに、電源線をなるべく
均等に配置して、局所的に弱い場所を排除することが可
能となりセンスアンプ等の動作の安定度を向上させるこ
とができる。
５に示すその変形例においては、電源線例えば電源線Ｖ
ＳＳがスペアカラム選択線群内のほぼ中央に設けたが、
これはパターンの連続性を高めて、歩留まりを高くして
製造コストを低下させるとともに、局所的に弱い場所を
排除して安定動作を得るためである。以下、これを説明
する。例えば、図４に示す第１の実施形態においては、
一本のスペアカラム選択線が複数本（例えば８本分）の
スペアビット線に相当している。このため、３本のスペ
アカラム選択線を電源線ＶＳＳによって２対１に分けて
いるので、ビット線単位でみると１６対８すなわちビッ
ト線の本数の差が８になる。これに対して３本のスペア
カラム選択線を電源線ＶＳＳによって３対０に分ける
と、ビット線の本数の差は２４本になってしまう。この
ため、第１の実施形態またはその変形例のように電源線
をスペアカラム選択線群のほぼ中央に設けることにより
パターンの連続性を得ることができ、これにより歩留ま
りを高くすることができるとともに、電源線をなるべく
均等に配置して、局所的に弱い場所を排除することが可
能となりセンスアンプ等の動作の安定度を向上させるこ
とができる。
【００４１】なお、上記実施形態の場合のように、スペ
アカラム選択線のアドレスをテスト時に変更する回路を
設けることは、余分な面積が必要となるが、上記回路
は、一般に、比較的面積的に余裕のあるメモリ周辺部に
形成することが可能となるので、チップサイズを増大さ
せることなく、セルアレイの対称性が高く、安価で安定
した動作のメモリを実現できる。
アカラム選択線のアドレスをテスト時に変更する回路を
設けることは、余分な面積が必要となるが、上記回路
は、一般に、比較的面積的に余裕のあるメモリ周辺部に
形成することが可能となるので、チップサイズを増大さ
せることなく、セルアレイの対称性が高く、安価で安定
した動作のメモリを実現できる。
【００４２】
【発明の効果】以上述べたように、本発明によれば、全
偶数番地選択又は全奇数番地選択によりノーマル信号線
とスペア信号線に一括して電圧ストレス印加を可能とし
て、テスト時間の短縮を図った半導体メモリ集積回路を
得ることができる。
偶数番地選択又は全奇数番地選択によりノーマル信号線
とスペア信号線に一括して電圧ストレス印加を可能とし
て、テスト時間の短縮を図った半導体メモリ集積回路を
得ることができる。
【図１】本発明の第１の実施形態によるＤＲＡＭの構成
を示す図。
を示す図。
【図２】第１の実施形態のＤＲＡＭのメモリセルアレイ
の構成を示す図。
の構成を示す図。
【図３】第１の実施形態のＤＲＡＭのスペアカラムデコ
ーダの構成を示す図。
ーダの構成を示す図。
【図４】第１の実施形態のＤＲＡＭの通常動作時とテス
ト時のノーマルカラム選択線とスペアカラム選択線のア
ドレス割り付けを示す図。
ト時のノーマルカラム選択線とスペアカラム選択線のア
ドレス割り付けを示す図。
【図５】第１の実施形態の変形例のＤＲＡＭの通常動作
時とテスト時のノーマルカラム選択線とスペアカラム選
択線のアドレス割り付けを示す図。
時とテスト時のノーマルカラム選択線とスペアカラム選
択線のアドレス割り付けを示す図。
【図６】第２の実施形態によるＤＲＡＭの通常動作時と
テスト時のノーマルカラム選択線とスペアカラム選択線
のアドレス割り付けを示す図。
テスト時のノーマルカラム選択線とスペアカラム選択線
のアドレス割り付けを示す図。
【図７】第３の実施形態によるＤＲＡＭの通常動作時と
テスト時のノーマルカラム選択線とスペアカラム選択線
のアドレス割り付けを示す図。
テスト時のノーマルカラム選択線とスペアカラム選択線
のアドレス割り付けを示す図。
【図８】第３の実施形態の変形例によるＤＲＡＭの通常
動作時とテスト時のノーマルカラム選択線とスペアカラ
ム選択線のアドレス割り付けを示す図。
動作時とテスト時のノーマルカラム選択線とスペアカラ
ム選択線のアドレス割り付けを示す図。
１ モリセルアレイ ２ ロウデコーダ ３ カラムデコーダ ４ スペアカラムデコーダ ５ カラムセレクタ ６ Ｉ／Ｏ回路 ７ アドレスバッファ ８ 不良置換制御回路 １０ テスト制御回路 １１ 冗長カラムセルアレイ
フロントページの続き Ｆターム(参考） 2G132 AA08 AB03 AB06 AD01 AD15 AG09 AK07 AK15 AK20 AL09 5L106 AA01 CC01 CC17 DD36 EE02 EE07
Claims (8)
- 【請求項１】メモリセルを選択するための複数のノーマ
ル信号線が配設されたメモリセルアレイと、 このメモリセルアレイの不良救済を行うための３以上の
奇数本のスペア信号線が配設された冗長セルアレイと、 アドレス信号をデコードしてノーマル信号線を選択する
デコード回路と、 不良アドレスが入力されたときに活性化されて、アドレ
ス信号をデコードしてスペア信号線を選択するスペアデ
コード回路と、 前記デコード回路及びスペアデコード回路を制御して前
記ノーマル信号線及びスペア信号線の各隣接線間に電圧
を印加するテストを行うテスト制御回路とを備え、 前記テスト制御回路は、テスト時に前記ノーマル信号線
および前記スペア信号線を含む信号線群の隣接する信号
線の電位レベルが逆となるように設定することを特徴と
する半導体メモリ集積回路。 - 【請求項２】メモリセルを選択するための複数のノーマ
ル信号線が配設されたメモリセルアレイと、 このメモリセルアレイの不良救済を行うための３以上の
奇数本のスペア信号線が配設された冗長セルアレイと、 アドレス信号をデコードしてノーマル信号線を選択する
デコード回路と、 不良アドレスが入力されたときに活性化されて、アドレ
ス信号をデコードしてスペア信号線を選択するスペアデ
コード回路と、 前記デコード回路及びスペアデコード回路を制御して前
記ノーマル信号線及びスペア信号線の各隣接線間に電圧
を印加するテストを行うテスト制御回路とを備え、 前記テスト制御回路は、テスト時に、前記信号線群の並
進配列された信号線に対して、偶数番地と奇数番地が交
互に並ぶようにアドレスを割り付けることを特徴とする
半導体メモリ集積回路。 - 【請求項３】前記奇数本のスペア信号線内に電位が固定
された配線が設けられ、テスト時に前記配線は前記信号
線群に含まれる擬似信号線として用いられることを特徴
とする請求項１または２記載の半導体メモリ集積回路。 - 【請求項４】前記メモリセルアレイは、前記冗長セルア
レイを挟んで分割配置され、前記冗長セルアレイのスペ
ア信号線配列の両側に配置されるノーマル信号線は連続
する番地が割り付けられていることを特徴とする請求項
１乃至３のいずれかに記載の半導体メモリ集積回路。 - 【請求項５】前記冗長セルアレイが冗長カラムセルアレ
イであり、前記ノーマル信号線及びスペア信号線がそれ
ぞれ、前記メモリセルアレイ及び冗長カラムセルアレイ
のビット線選択を行うためのカラム選択線及びスペアカ
ラム選択線であることを特徴とする請求項１乃至４のい
ずれかに記載の半導体メモリ集積回路。 - 【請求項６】前記メモリセルアレイは、前記冗長セルア
レイを挟んでサブセルアレイとして分割配置され、通常
動作時、前記冗長セルアレイのスペア信号線配列の両側
に配置される信号線は偶数番地と奇数番地が交互に連続
するようにアドレスが割り付けられ、テスト時、前記冗
長セルアレイのスペア信号線配列の両側に配置されるノ
ーマル信号線の間で偶数番地と奇数番地の配列を逆転さ
せるようにしたことを特徴とする請求項１または２記載
の半導体メモリ集積回路。 - 【請求項７】前記冗長セルアレイは、サブセルアレイを
挟んで奇数本ずつのスペア信号線を持つように分割配置
され、サブセルアレイの両側に配置されるスペア信号線
は連続する番地が割り付けられていることを特徴とする
請求項６記載の半導体メモリ集積回路。 - 【請求項８】前記メモリセルアレイは、複数のサブセル
アレイに分割配置され、奇数本ずつのスペア信号線を持
つ前記冗長セルアレイが各サブセルアレイに隣接するよ
うに複数個配置され、 通常動作時、前記メモリセルアレイのノーマル信号線と
冗長セルアレイのスペア信号線はそれぞれ偶数番地と奇
数番地が交互に並ぶようにアドレスが割り付けられ、 テスト時に、少なくとも一つの前記冗長セルアレイにお
けるスペア信号線の奇数番地と偶数番地の配列を逆転さ
せて、前記信号線群の隣接する信号線の電位レベルが逆
となるように設定したことを特徴とする請求項２記載の
半導体メモリ集積回路。
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