JP2006185488A - 半導体記憶装置 - Google Patents

Abstract

【課題】リダンダンシ置換判定回路において、リダンダンシ判定信号をインバータディレイ回路のリリース信号により出力させるときに、大きなディレイ時間が必要であり、高速なアクセス動作ができない問題がある。
【解決手段】リダンダンシ置換判定回路チェーンと、リダンダンシ置換判定回路チェーンと略同一の遅延時間を有する擬似リダンダンシ置換判定回路チェーンとを設け、擬似リダンダンシ置換判定回路チェーンの出力によりリダンダンシ置換判定回路チェーンのリダンダンシ判定結果を出力することで最小のマージンで動作するリダンダンシ置換判定回路、及びこれを備え高速動作可能な半導体記憶装置が得られる。
【選択図】 図１

Description

本発明は、半導体記憶装置に係り、特にリダンダンシ回路を備えた半導体記憶装置に関する。

近年、半導体素子が微細化され、半導体装置は大規模化されている。特に半導体記憶装置の分野ではその傾向が顕著である。たとえばダイナミックランダムアクセスメモリ（ＤＲＡＭ）においては１ギガビットのメモリ容量を有する製品が開発、実用化されている。

これらの半導体記憶装置においては、通常のメモリセルアレイが配置されたメインメモリセルアレイ領域のほかに、予備のメモリセルアレイを配置した救済用のリダンダンシメモリセルアレイ領域が用意されている。メインメモリセルアレイ領域の一部に欠陥が発見された場合には、欠陥メモリの代わりに、リダンダンシメモリセルに置き換えるリダンダンシ回路が採用されている。このリダンダンシ回路の採用により大規模化された半導体記憶装置の歩留まりを向上させ、コストダウンが図られている。

リダンダンシ回路は、リダンダンシメモリセルアレイ部と、リダンダンシメモリセルに置換されたかどうかを判定するリダンダンシ置換判定回路とを備えている。リダンダンシ置換判定回路は、メインメモリセルアレイの欠陥メモリのアドレス等が記憶されたフューズ部、フューズ部にプログラムされたアドレスと入力されたアドレスとを比較しアドレスの一致・不一致を判定するフューズ判定回路と、その判定結果を論理演算する論理部と、出力部とから構成されている。

これらのリダンダンシ回路は、入力されるアドレス信号がフューズにプログラムされたアドレスと一致した場合には、リダンダンシ回路に置換されたとして、メインメモリセルアレイ領域のメモリセルへのアクセスが禁止され、リダンダンシメモリセルアレイ部のメモリセルがアクセスされ、書き込み／読み出しが行われる。一方、入力されるアドレス信号がフューズに記憶されたアドレスと不一致の場合は、リダンダンシ回路に置換されていないとして、メインメモリセルアレイ領域のメモリセルがアクセスされ、書き込み／読み出しが行われる。

これらのリダンダンシ回路はいろいろな改良がなされており、下記の特許文献が開示されている。特許文献１には冗長救済前のプローブ検査において、正規のメモリセルに不良を検出したときに擬似救済情報回路に不良アドレスを送り、冗長セルを選択することで救済後と等価な擬似救済状態のテストを行うことでプローブテストの回数を少なくする技術が開示されている。特許文献２においてはフューズへのプログラム時のみに内部電源電圧発生回路の電流供給能力を増強し、消費電流の効率化を図っている。

また特許文献３においては不良判定されたメモリセル及び未使用の冗長セルのビット線のプリチャージを禁止することで消費電流を削減している。さらに特許文献４においてはＦＡＭを備えていない安価なテスタを使って、メモリセルからのデータとテスタから入力される期待値とを比較する比較回路を内蔵することで、不良セルを検出し救済する技術が開示されている。

一方、半導体記憶装置は、ＣＰＵ等の高速化に伴いその動作周波数の高周波化が要求され、データ転送速度の高速化のためリダンダンシ回路の高速化が問題となっている。特にリダンダンシ回路のリダンダンシ置換判定回路の高速化が問題となっている。

リダンダンシ置換判定回路について、図３に示すリダンダンシ置換判定回路のブロック構成、図４に示すその動作波形を用いて説明する。ｍ個のフューズ判定回路群１〜ｍは、それぞれにフューズを備えたフューズ判定回路（１１〜１ｎ、２１〜２ｎ、・・、ｍ１〜ｍｎ）を備えている。フューズ判定回路はフューズ判定スタート信号が入力され、フューズ判定信号を出力する。フューズ判定信号はフューズ判定回路群１〜ｍごとに設けられたＮＯＲ回路２０１〜２０ｍに入力され、ＮＯＲ回路はフューズ群判定信号を出力する。

ＮＯＲ回路２０１〜２０ｍからのフューズ群判定信号はＯＲ回路３０に入力され、ＯＲ回路３０からはリダンダンシ置換判定信号が判定結果リリース回路７０へ出力される。判定結果リリース回路７０からはリダンダンシイネーブル信号（リダンダンシ判定信号とも称する。）が出力される。また判定制御回路８０からのフューズ判定スタート信号はそれぞれのフューズ判定回路及びインバータディレイ回路９０に入力され、インバータディレイ回路９０で遅延された遅延フューズ判定スタート信号は判定結果リリース回路７０に入力される。

これらの動作について説明する。判定制御回路８０からのフューズ判定スタート信号が各フューズ判定回路に入力されフューズのプログラム内容と入力される情報との一致又は不一致の判定を行う。各フューズ判定回路（１１〜１ｎ、２１〜２ｎ、・・、ｍ１〜ｍｎ）はフューズのプログラム情報と入力信号が一致したときにローレベル、不一致の場合にはハイレベルのフューズ判定信号をそれぞれのＮＯＲ回路２０１〜２０ｍに出力する。

フューズ判定回路群１のフューズ判定回路１１〜１ｎの出力は、ＮＯＲ回路２０１に入力され、同様にそれぞれのフューズ判定回路群ｋのフューズ判定回路ｋ１〜ｋｎの出力は、ＮＯＲ回路２０ｋに入力される。ＮＯＲ回路２０１〜２０ｍからはそれぞれのフューズ群判定信号を出力する。

例えばフューズ判定回路群１に入力された情報がフューズのプログラム情報と全て一致した場合には、各フューズ判定回路１１〜１ｎは全てローレベル出力し、ＮＯＲ回路２０１はハイレベルのフューズ群判定信号を出力する。このとき他のフューズ判定回路群２〜ｍはいずれかの情報が不一致となるためにＮＯＲ回路２０２〜２０ｍはローレベルのフューズ群判定信号を出力する。

フューズ群判定信号がハイレベルの場合には、入力されたアドレスのメモリセルアレイはフューズ判定回路群１に対応するリダンダンシメモリセルに置換されていることになる。一方フューズ判定回路群１からのフューズ群判定信号がローレベルの場合には、入力されたアドレスに該当するメモリセルアレイはフューズ判定回路群１に対応するリダンダンシメモリセルアレイに置換されていないことになる。

さらに、ＯＲ回路３０は、ＮＯＲ回路２０２〜２０ｍからのフューズ群判定信号を入力され、リダンダンシ置換判定信号を出力する。リダンダンシ置換判定信号は、入力されたアドレスのメモリセルアレイがリダンダンシ回路に置換されているかどうかの判定信号である。リダンダンシ回路に置換されている場合には、ＮＯＲ回路２０２〜２０ｍの１つのフューズ群判定信号がハイレベルとなり、ＯＲ回路３０はハイレベルのリダンダンシ置換判定信号を出力する。

判定結果リリース回路７０は、入力されたリダンダンシ置換判定信号を遅延された遅延フューズ判定スタート信号に同期してリダンダンシイネーブル信号を出力する。リダンダンシイネーブル信号がハイレベルのときはリダンダンシ回路に置換された場合であり、リダンダンシイネーブル信号は正規のメインメモリセルアレイへのアクセスを禁止し、リダンダンシメモリセルアレイをアクセスさせる。逆にリダンダンシイネーブル信号がローレベルのときはリダンダンシ回路に置換されていない場合であり、リダンダンシイネーブル信号は正規のメインメモリセルアレイをアクセスし、リダンダンシメモリセルアレイへのアクセスを禁止させる。

これらの動作波形を図４に示す。図４において（ａ）フューズ判定スタート信号、（ｂ）フューズ判定信号、（ｃ）フューズ群判定信号、（ｄ）リダンダンシ置換判定信号、（ｅ）遅延フューズ判定スタート信号、（ｆ）リダンダンシイネーブル信号を示す。

（ａ）フューズ判定スタート信号がハイレベルとなり、それぞれプログラムされたフューズの情報と入力された情報との比較判定がされる。それぞれのフューズ判定回路１１〜ｍｎ）からの（ｂ）フューズ判定信号が各フューズ判定回路群に設けられたＮＯＲ回路（２０１〜２０ｍ）に入力される。それぞれのＮＯＲ回路（２０１〜２０ｍ）は各フューズ判定回路群（１〜ｍ）の（ｃ）フューズ群判定信号をＯＲ回路３０に出力する。ＯＲ回路３０は（ｄ）リダンダンシ置換判定信号を判定結果リリース回路７０に送る。

判定結果リリース回路７０にはさらに（ｅ）遅延フューズ判定スタート信号が入力され、（ｆ）リダンダンシイネーブル信号を発生させ、図示していない内部回路に送り、リダンダンシ回路又は正規のメインメモリセルアレイのどちらかを動作させるように内部回路を制御する。

ここで（ｅ）遅延フューズ判定スタート信号はフューズ判定信号、論理回路での遅延時間と、判定結果リリース回路７０での動作マージン（△ｔ）を見込んでそのディレイ時間ｔｄが設定される。このディレイ時間ｔｄが非常に大きな遅延時間が必要であり、半導体記憶装置の高速動作を妨げるという問題がある。

その理由について説明する。リダンダンシ置換判定回路は、その動作時に電流消費が大きく、その近傍の電源およびＧＮＤ配線に過渡的なノイズを生じる。また、リダンダンシ置換判定回路への判定スタート信号入力から、その判定出力時間とその判定出力を論理判定する論理回路への入力から出力までの時間は上記の電源、ＧＮＤのノイズに加え、電源電圧の依存、温度の依存を受ける。

論理回路からの出力を待って、チップ内部へリダンダンシイネーブル信号をリリースする場合、その出力部へ論理回路出力信号が到達前にリリースをかけてしまうと、誤った内容がリリースされることになるため、論理回路出力信号の到達時間までリリースを待たせるインバータディレイ回路９０が従来備わるが、上記の電源、ＧＮＤのノイズ、電源電圧依存、温度依存の影響が出るため、インバータディレイ回路によるリリース待たせ時間が十分とれていることを保証する為、大きくマージンをとったディレイ時間を設定する必要があった。このため、リダンダンシ判定結果がチップ内部にリリースされる時間が遅くなり高速なアクセス動作の妨げになるという問題がある。

特開２００１−０３５１８７号公報 特開２００２−０４２４８６号公報 特開２００４−０１３９８５号公報 特開２００４−１７８６７４号公報

このように、リダンダンシ判定結果（リダンダンシイネーブル信号）がチップ内部にリリースされる時間が遅くなり高速なアクセス動作の妨げになっていることが問題であり、このリダンダンシ判定結果を最速にチップ内部へリリースすることが課題であった。しかし、上記したこれらの特許文献においてはリダンダンシ回路の効率化、消費電流の低減方法等が記載されているが、リダンダンシ回路の高速化に関しては記載されていない。

本発明の課題は，上記した問題に鑑み、フューズ判定信号の遅延量と同等の遅延量を有する擬似回路を設けたリリース信号によりリダンダンシイネーブル信号を生成することでリダンダンシ判定結果を最速にチップ内部へリリースできるリダンダンシ置換判定回路、及びこれらを備えた半導体記憶装置を提供することにある。

本願の半導体記憶装置は、リダンダンシ置換判定回路チェーンと、該リダンダンシ置換判定回路チェーンと略同一の遅延時間を有する擬似リダンダンシ置換判定回路チェーンとを設け、前記擬似リダンダンシ置換判定回路チェーンの出力により前記リダンダンシ置換判定回路チェーンのリダンダンシ判定結果を出力するリダンダンシ置換判定回路を備えたことを特徴とする。

本願の半導体記憶装置においては、前記リダンダンシ置換判定回路チェーンと前記擬似リダンダンシ置換判定回路チェーンとは、略同一の遅延時間を有する等価な回路で構成されたことを特徴とする。

本願の半導体記憶装置においては、前記リダンダンシ置換判定回路チェーンはフューズ判定回路と、第１の論理回路と、第２の論理回路とで構成され、前記擬似リダンダンシ置換判定回路チェーンは擬似フューズ判定回路と、第１の擬似論理回路と、第２の擬似論理回路とで構成されたことを特徴とする。

本願の半導体記憶装置においては、前記第１の論理回路と前記第１の擬似論理回路とはＮＯＲ回路であり、前記第２の論理回路と前記第２の擬似論理回路とはＯＲ回路であることを特徴とする。

本願の半導体記憶装置においては、前記擬似リダンダンシ置換判定回路チェーンは、前記リダンダンシ置換判定回路チェーンの近傍に配置されることを特徴とする。

本願の半導体記憶装置においては、前記擬似リダンダンシ置換判定回路チェーンの信号配線は、前記リダンダンシ置換判定回路チェーンの信号配線と同一素材、同一ライン間隔、同一ライン幅、同一配線長により構成されることを特徴とする。

本願の半導体記憶装置は、リダンダンシ置換判定回路チェーンはフューズ判定スタート信号によりフューズのプログラム情報と入力される情報とを比較し、リダンダンシ置換判定信号を出力し、擬似リダンダンシ置換判定回路チェーンは前記リダンダンシ置換判定信号と略同一の遅延時間において擬似リダンダンシ置換判定リリース信号を出力し、判定結果リリース回路は前記リダンダンシ置換判定信号を前記リダンダンシ置換判定リリース信号によりリダンダンシ判定信号として出力するリダンダンシ置換判定回路を備えたことを特徴とする。

本願のリダンダンシ置換判定回路は、リダンダンシ置換判定回路チェーンと、該リダンダンシ置換判定回路チェーンと略同一の遅延時間を有する擬似リダンダンシ置換判定回路チェーンと、前記擬似リダンダンシ置換判定回路チェーンの出力により前記リダンダンシ置換判定回路チェーンのリダンダンシ判定結果を出力する判定結果リリース回路と、を備えたことを特徴とする。

本願のリダンダンシ置換判定回路においては、前記リダンダンシ置換判定回路チェーンと前記擬似リダンダンシ置換判定回路チェーンとは、略同一の遅延時間を有する等価な回路で構成とされたことを特徴とする。

本願のリダンダンシ置換判定回路は、リダンダンシ置換判定回路チェーンはフューズ判定スタート信号によりフューズのプログラム情報と入力される情報とを比較し、リダンダンシ置換判定信号を出力し、擬似リダンダンシ置換判定回路チェーンは前記リダンダンシ置換判定信号と略同一の遅延時間において擬似リダンダンシ置換判定リリース信号を出力し、判定結果リリース回路は前記リダンダンシ置換判定信号を前記リダンダンシ置換判定リリース信号によりリダンダンシ判定信号として出力することを特徴とする。

本願においては、リダンダンシ置換判定回路はフューズ判定回路と第１の論理回路及び第２の論理回路からなるリダンダンシ置換判定回路チェーンと、擬似フューズ判定回路と第１の擬似論理回路及び第２の擬似論理回路からなる擬似リダンダンシ置換判定回路チェーンと、判定結果リリース回路と、を備え、リダンダンシ置換判定回路チェーンからのリダンダンシ置換判定信号を擬似リダンダンシ置換判定回路チェーンからの擬似リダンダンシ置換判定リリース信号によりリダンダンシ判定信号として出力させる構成とする。

擬似リダンダンシ置換判定回路チェーンをリダンダンシ置換判定回路チェーンの擬似構造とすることで、リダンダンシ置換判定信号が得られる時刻とほぼ同一時刻に擬似リダンダンシ置換判定リリース信号を得ることができる。この結果、リダンダンシ判定結果は、リダンダンシ置換判定信号により決定される時間とほぼ同一の時間に発生させることが可能となり、このことより、最速の時間でリダンダンシ判定結果をリリースすることが可能となる効果が得られる。

本発明によれば，最速の時間でリダンダンシ判定結果を得られることで高速動作可能なリダンダンシ置換判定回路、およびこれらを備えた半導体記憶装置が得られる。

本発明は、リダンダンシ回路を備えた半導体記憶装置において、リダンダンシ回路が使用あるいは未使用であるかを判定するリダンダンシ置換判定回路に関し、特にシンクロナスＤＲＡＭに搭載されるフューズ判定回路をその基本構成要素とするリダンダンシ置換判定信号発生部に適用して有効な技術に関する。本願における半導体記憶装置のリダンダンシ置換判定回路はリダンダンシ置換判定回路チェーンと同様の回路構造を持たせた擬似リダンダンシ置換判定回路チェーンを作成し、その出力をリダンダンシ判定結果（リダンダンシイネーブル信号）のリリース信号として利用する。

リダンダンシ置換判定回路チェーンは、フューズ判定回路と、第１の論理回路と、第２の論理回路とで構成され、フューズ判定スタート信号によりフューズにプログラムされた情報と入力される情報とを比較判定し、その結果を論理回路で演算判定し、判定結果リリース回路に出力する。擬似リダンダンシ置換判定回路チェーンは、擬似フューズ判定回路と、第１の擬似論理回路と、第２の擬似論理回路とで構成され、フューズ判定スタート信号により擬似フューズ判定回路からの出力を擬似論理回路で演算判定し、判定結果リリース回路に出力する。判定結果リリース回路は、リダンダンシ置換判定回路チェーンからのリダンダンシ置換判定信号を擬似リダンダンシ置換判定回路チェーンからの擬似リダンダンシ置換判定リリース信号により、リダンダンシイネーブル信号として出力する。

これらの構成とすることで、リダンダンシ判定結果を最速にチップ内部へリリースできるリダンダンシ置換判定回路、及びこれらを備えた半導体記憶装置が得られる。

本発明の実施例として，図１、図２を用いて説明する。図１に本願のリダンダンシ置換判定回路のブロック構成、図２にリダンダンシ置換判定回路の動作波形を示す。

図１に示すリダンダンシ置換判定回路は、それぞれｎ個のフューズ判定回路（１１〜１ｎ、２１〜２ｎ、・・・、ｍ１〜ｍｎ）とＮＯＲ回路（２０１〜２０ｍ）とを備えたｍ個のフューズ判定回路群（１〜ｍ）と、ＯＲ回路３０と、擬似フューズ判定回路４０と、擬似ＮＯＲ回路５０と、擬似ＯＲ回路６０と、判定結果リリース回路７０及び判定制御回路８０から構成される。

判定制御回路８０からのフューズ判定スタート信号は、フューズ判定回路（１１〜１ｎ、ｍ１〜ｍｎ）および擬似フューズ判定回路４０に入力される。ｎ個のフューズ判定回路がアレイ状に配置され１つのフューズ判定回路群を構成する。ｎ個のフューズ判定回路を有するフューズ判定回路群のそれぞれは、ｎ個のフューズにプログラムされた情報により、正規のメモリセルアレイの１つの行または列をリダンダンシ回路のメモリセルアレイの１つの行または列に置換できる。本願の実施例においては、ｍ個のフューズ判定回路群を備えることでｍ行（又は列）のリダンダンシメモリセルアレイに置換可能である。

それぞれのフューズ判定回路群は、ｎ個フューズ判定回路と、ＮＯＲ回路から構成される。例えば、フューズ判定回路群１においては、それぞれにフューズを備えたｎ個のフューズ判定回路（１１〜１ｎ）と、ＮＯＲ回路２０１から構成される。ｎ個のフューズ判定回路（１１〜１ｎ）は、フューズ判定スタート信号により、フューズにプログラムされた情報と、入力される情報との一致・不一致のフューズ判定信号をそれぞれ出力する。ＮＯＲ回路（２０１）は、それぞれのフューズ判定回路（１１〜１ｎ）からのｎ個のフューズ判定信号が入力され、その全てのフューズ判定信号が一致しているかどうかを判定し、フューズ群判定信号をＯＲ回路３０に出力する。

全てのフューズ判定信号が一致している場合には、入力される情報のアドレス番地のメモリセルアレイが、そのフューズ判定回路群に対応するリダンダンシ回路に置換されていることになる。フューズ判定信号の１つでも不一致の場合には、入力される情報のアドレス番地のメモリセルアレイが、そのフューズ判定回路群に対応するリダンダンシ回路には置換されていないことになる。

ＯＲ回路３０は、フューズ判定回路群（１〜ｍ）からのフューズ群判定信号を入力され、フューズ判定回路群のいずれかがリダンダンシ回路を使用しているフラッグを出力しているかどうかの判定を行い、リダンダンシ置換判定信号を判定結果リリース回路７０に出力する。例えば、ｋ番目のフューズ判定回路群（ｋ）がハイレベルを、他のフューズ判定回路群がローレベルを出力している場合にはハイレベルのリダンダンシ置換判定信号を出力する。すべてのフューズ判定回路群がローレベルを出力している場合にはローレベルのリダンダンシ置換判定信号を出力する。これらのフューズ判定回路群のうちのどれかがリダンダンシ回路として使用されているかどうかのリダンダンシ置換判定信号を判定結果リリース回路７０に出力する。

擬似フューズ判定回路４０は、判定制御回路８０からのフューズ判定スタート信号によりローレベルの擬似フューズ判定リリース信号を擬似ＮＯＲ回路５０に出力する。擬似ＮＯＲ回路５０はハイレベルの擬似フューズ群判定リリース信号を擬似ＯＲ回路６０に出力する。擬似ＯＲ回路６０は擬似ＮＯＲ回路５０からの擬似フューズ群判定リリース信号を入力とし、ハイレベルの擬似リダンダンシ置換判定リリース信号を判定結果リリース回路７０に出力する。

判定結果リリース回路７０は、入力されたリダンダンシ置換判定信号を擬似リダンダンシ置換判定リリース信号によりリダンダンシイネーブル信号（リダンダンシ判定信号）として出力する。リダンダンシ置換判定信号がハイレベルであれば正規のメモリセルアレイがリダンダンシ回路に置換されたとしてハイレベルを出力し、リダンダンシ置換判定信号がローレベルであれば正規のメモリセルアレイがリダンダンシ回路には置換されていないとしてローレベルを出力する。

ここで上記したフューズ判定回路、ＮＯＲ回路、ＯＲ回路をリダンダンシ置換判定回路チェーンと称し、擬似フューズ判定回路４０と、擬似ＮＯＲ回路５０と、擬似ＯＲ回路６０とは、擬似リダンダンシ置換判定回路チェーンと称する。擬似リダンダンシ置換判定回路チェーンは、リダンダンシ置換判定回路チェーンと等価な擬似回路であり、ほぼ同一のトランジスタ数、論理構成、トランジスタサイズなどで構成される。回路への入力から出力までの遅延時間がリダンダンシ置換判定回路チェーンと擬似リダンダンシ置換判定回路チェーンとで同一になるように擬似リダンダンシ置換判定回路チェーンを作成する。

また、擬似リダンダンシ置換判定回路チェーンを構成する回路素子はそれぞれ対応するリダンダンシ置換判定回路チェーンの回路素子の近傍に配置することが好ましく。さらに、これらの擬似リダンダンシ置換判定回路チェーンの信号配線は、リダンダンシ置換判定回路チェーンと同一素材、同一ライン間隔、同一ライン幅、同一配線長により構成するより好ましい。近傍に配置、さらに同一構成とすることでチップ温度、電源電圧の変動がリダンダンシ置換判定回路チェーンと擬似リダンダンシ置換判定回路チェーンとが同じくなり、遅延時間も同一になる。

このように構成することで、フューズ判定信号と擬似フューズ判定リリース信号、フューズ群判定信号と擬似フューズ群判定リリース信号、リダンダンシ置換判定信号と擬似リダンダンシ置換判定リリース信号とはそれぞれが略同一の特性、遅延時間を有することになる。したがって 判定結果リリース回路７０に入力されるリダンダンシ置換判定信号と擬似リダンダンシ置換判定リリース信号とはほぼ同一のタイミングとなり、リダンダンシ置換判定信号の到達時間から最小限のマージン時間をもって、判定結果リリース回路７０からリダンダンシイネーブル信号をリリースすることができる。

さらに、図２をも参照して実施例の動作を説明する。まず、判定制御回路からフューズ判定スタート信号（図２（ａ））を発生させ、フューズ判定回路に入力させると同時に、擬似フューズ判定回路に入力させる。この結果、フューズ判定回路群のフューズ判定回路はそれぞれのフューズ判定結果をフューズ判定信号（図２（ｂ））として出力する。この時間とほぼ同時刻に擬似フューズ判定回路からその出力信号である擬似フューズ判定リリース信号（図２（ｂ‘））を発生する。

フューズ判定信号（図２（ｂ））はそれぞれのフューズ判定回路群のＮＯＲ回路に入力され、その結果がフューズ群判定信号（図２（ｃ））として出力される。この時間とほぼ同時刻に、擬似ＮＯＲ回路は擬似フューズ判定リリース信号（図２（ｂ‘））の入力を受け、擬似フューズ群判定リリース信号（図２（ｃ‘））が発せられる。さらに、同様にして、各フューズ判定回路群からのフューズ群判定信号（図２（ｃ））はＯＲ回路に入力され、その論理結果が、リダンダンシ置換判定信号（図２（ｄ））として発生される。この時間とほぼ同時刻に、擬似ＮＯＲ回路からの擬似フューズ群判定リリース信号（図２（ｃ‘））の入力結果として、擬似ＯＲ回路からは擬似リダンダンシ置換判定リリース信号（図２（ｄ‘））が発せられる。

ここまでの動きから明らかなように、リダンダンシ置換判定信号（図２（ｄ））と擬似リダンダンシ置換判定リリース信号（図２（ｄ‘））は、ほぼ同一時刻に判定結果リリース回路７０に到達する。判定結果リリース回路７０内にて、擬似リダンダンシ置換判定リリース信号（図２（ｄ‘））は若干の時間的な補正を加えられ、例えば、インバータ２段分だけ遅延を持たせられ、リダンダンシ置換判定信号（図２（ｄ））のリリースに利用される。若干の遅延の後、判定結果リリース回路７０からはリダンダンシイネーブル信号（図２（ｆ））が発行される。

例えば、擬似リダンダンシ置換判定リリース信号（図２（ｄ‘））の遅延信号が判定結果リリース回路７０の出力を形成する時刻までに、リダンダンシ置換判定信号（図２（ｄ））のレベルがローレベルならば、判定結果リリース回路７０の出力信号であるリダンダンシイネーブル信号（図２（ｆ））はローレベルとなり、リダンダンシ置換アドレスにヒットしてないことを意味する出力となる。すなわちリダンダンシ回路に置換されていないことになる。また、逆に、前記時刻にリダンダンシ置換判定信号（図２（ｄ））のレベルがハイレベルならば、リダンダンシイネーブル信号（図２（ｆ））はハイレベルとなり、リダンダンシ置換アドレスにヒットしたことを意味する出力となる。すなわちリダンダンシ回路に置換されていることになる。

本実施例においては、フューズ判定回路からの出力が入力される第１の論理回路をＮＯＲ回路、またＮＯＲ回路からの出力が入力される第２の論理回路をＯＲ回路で構成したが、これらの回路はＮＯＲ回路、ＯＲ回路に限定されるものでない。第１の論理回路はフューズ判定信号の一致を判定し、識別する論理回路で構成することができる。第２の論理回路は前記第１の論理回路からの出力の１つがリダンダンシ置換アドレスにヒットしたことを識別できる論理回路で構成することができる。

この場合、擬似リダンダンシ置換判定回路チェーンの擬似ＮＯＲ回路５０及び擬似ＯＲ回路６０は、リダンダンシ置換判定回路チェーンの第１及び第２の論理回路と同様の構成とする。このとき、擬似リダンダンシ置換判定回路チェーンの擬似リダンダンシ使用リリース信号は、リダンダンシ置換判定信号をリリースする信号であるために、判定結果リリース回路からリダンダンシ置換判定信号が出力されるような論理レベルに設定される。

本発明によれば、リダンダンシ置換判定回路チェーンと、リダンダンシ置換判定回路チェーンと略同一の遅延時間を有する擬似リダンダンシ置換判定回路チェーンとを設け、擬似リダンダンシ置換判定回路チェーンの出力によりリダンダンシ置換判定回路チェーンのリダンダンシ判定結果を出力することで最小のマージンで動作するリダンダンシ置換判定回路、及びこれを備え高速動作可能な半導体記憶装置が得られる。

以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、リダンダンシフューズ判定のスタート信号を判定結果リリース回路の近くの判定制御回路から発生させるのではなく、フューズ判定回路群の中で、判定結果リリース回路からみて最も遠くに配置されるフューズ判定回路の近傍にスタート信号を発生する回路を配置し、遠方から判定結果を順番に帰してくる構成にすることも可能である。

また、フューズ判定信号の結果を論理演算する回路の台数および回数は任意の数を選ぶことが可能である。さらに、各種擬似回路は、ベースとなる回路と厳密に同一の回路構成をとる必要はなく、同等の遅延時間を有していれば、こまかな変更は可能である。例えば、論理段数が１〜２段多い、または、少ないなどの差である。擬似信号のライン幅、ライン間隔もベースとなる信号と同一素材であれば、多少の変更は可能であり、配線長もベースとなる配線長とほぼ同一の長さとみなされる範囲であれば問題ない。数値化すれば、それぞれの数値が５０％〜１５０％の範囲に入っていれば、ほぼ同等のライン幅、ライン間隔、配線長を採用したとみなしてよい。これらは本願の発明に含まれることは勿論である。

本発明に係るリダンダンシ置換判定回路のブロック構成を示す図である。 本発明に係るリダンダンシ置換判定回路の動作波形を示す図である。 従来例におけるリダンダンシ置換判定回路のブロック構成を示す図である。 従来例におけるリダンダンシ置換判定回路の動作波形を示す図である。

符号の説明

１、ｍ フューズ判定回路群
１１、１２、１ｎ、ｍ１、ｍ２、ｍｎ フューズ判定回路
２０１、２０ｍ ＮＯＲ回路（第１論理回路）
３０ ＯＲ回路（第２論理回路）
４０ 擬似フューズ判定回路
５０ 擬似ＮＯＲ回路（第１擬似論理回路）
６０ 擬似ＯＲ回路（第２擬似論理回路）
７０ 判定結果リリース回路
８０ 判定制御回路
９０ インバータディレイ回路

Claims (10)

1. 半導体記憶装置において、リダンダンシ置換判定回路チェーンと、該リダンダンシ置換判定回路チェーンと略同一の遅延時間を有する擬似リダンダンシ置換判定回路チェーンとを設け、前記擬似リダンダンシ置換判定回路チェーンの出力により前記リダンダンシ置換判定回路チェーンのリダンダンシ判定結果を出力するリダンダンシ置換判定回路を備えたことを特徴とする半導体記憶装置。
2. 前記リダンダンシ置換判定回路チェーンと前記擬似リダンダンシ置換判定回路チェーンとは、略同一の遅延時間を有する等価な回路で構成されることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記リダンダンシ置換判定回路チェーンはフューズ判定回路と、第１の論理回路と、第２の論理回路とで構成され、前記擬似リダンダンシ置換判定回路チェーンは擬似フューズ判定回路と、第１の擬似論理回路と、第２の擬似論理回路とで構成されたことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
4. 前記第１の論理回路と前記第１の擬似論理回路とはＮＯＲ回路であり、前記第２の論理回路と前記第２の擬似論理回路とはＯＲ回路であることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記擬似リダンダンシ置換判定回路チェーンは、前記リダンダンシ置換判定回路チェーンの近傍に配置されることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体記憶装置。
6. 前記擬似リダンダンシ置換判定回路チェーンの信号配線は、前記リダンダンシ置換判定回路チェーンの信号配線と同一素材、同一ライン間隔、同一ライン幅、同一配線長により構成されることを特徴とする請求項５に記載の半導体記憶装置。
7. 半導体記憶装置において、リダンダンシ置換判定回路チェーンはフューズ判定スタート信号によりフューズのプログラム情報と入力される情報とを比較し、リダンダンシ置換判定信号を出力し、擬似リダンダンシ置換判定回路チェーンは前記リダンダンシ置換判定信号と略同一の遅延時間において擬似リダンダンシ置換判定リリース信号を出力し、判定結果リリース回路は前記リダンダンシ置換判定信号を前記リダンダンシ置換判定リリース信号によりリダンダンシ判定信号として出力するリダンダンシ置換判定回路を備えたことを特徴とする半導体記憶装置。
8. リダンダンシ置換判定回路において、リダンダンシ置換判定回路チェーンと、該リダンダンシ置換判定回路チェーンと略同一の遅延時間を有する擬似リダンダンシ置換判定回路チェーンと、前記擬似リダンダンシ置換判定回路チェーンの出力により前記リダンダンシ置換判定回路チェーンのリダンダンシ判定結果を出力する判定結果リリース回路と、を備えたことを特徴とするリダンダンシ置換判定回路。
9. 前記リダンダンシ置換判定回路チェーンと前記擬似リダンダンシ置換判定回路チェーンとは、略同一の遅延時間を有する等価な回路で構成されることを特徴とする請求項８に記載のリダンダンシ置換判定回路。
10. リダンダンシ置換判定回路において、リダンダンシ置換判定回路チェーンはフューズ判定スタート信号によりフューズのプログラム情報と入力される情報とを比較し、リダンダンシ置換判定信号を出力し、擬似リダンダンシ置換判定回路チェーンは前記リダンダンシ置換判定信号と略同一の遅延時間において擬似リダンダンシ置換判定リリース信号を出力し、判定結果リリース回路は前記リダンダンシ置換判定信号を前記リダンダンシ置換判定リリース信号によりリダンダンシ判定信号として出力することを特徴とするリダンダンシ置換判定回路。
    

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