JP2002063798A5

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Publication number: JP2002063798A5
Application number: JP2001116661A
Authority: JP
Filing date: 2001-04-16
Publication date: 2005-06-09
Anticipated expiration: 2021-04-16

Claims

メモリセルを選択するための複数のノーマル信号線が配設されたメモリセルアレイと、
このメモリセルアレイの不良救済を行うための３以上の奇数本のスペア信号線が配設された冗長セルアレイと、
アドレス信号をデコードしてノーマル信号線を選択するデコード回路と、
不良アドレスが入力されたときに活性化されて、アドレス信号をデコードしてスペア信号線を選択するスペアデコード回路と、
前記デコード回路及びスペアデコード回路を制御して前記ノーマル信号線及びスペア信号線の各隣接線間に電圧を印加するテストを行うテスト制御回路とを備え、
前記テスト制御回路は、テスト時に、前記ノーマル信号線および前記スペア信号線を含む信号線群の隣接する信号線の電位レベルが逆となるように設定することを特徴とする半導体メモリ集積回路。
メモリセルを選択するための複数のノーマル信号線が配設されたメモリセルアレイと、
このメモリセルアレイの不良救済を行うための３以上の奇数本のスペア信号線が配設された冗長セルアレイと、
アドレス信号をデコードしてノーマル信号線を選択するデコード回路と、
不良アドレスが入力されたときに活性化されて、アドレス信号をデコードしてスペア信号線を選択するスペアデコード回路と、
前記デコード回路及びスペアデコード回路を制御して前記ノーマル信号線及びスペア信号線の各隣接線間に電圧を印加するテストを行うテスト制御回路とを備え、
前記テスト制御回路は、テスト時に、前記ノーマル信号線および前記スペア信号線を含む信号線群の並進配列された信号線に対して、偶数番地と奇数番地が交互に並ぶようにアドレスを割り付けることを特徴とする半導体メモリ集積回路。
前記奇数本のスペア信号線内に電位が固定された配線が設けられ、テスト時に前記配線は前記信号線群に含まれる擬似信号線として用いられることを特徴とする請求項１または２記載の半導体メモリ集積回路。
前記メモリセルアレイは、前記冗長セルアレイを挟んで分割配置され、前記冗長セルアレイのスペア信号線配列の両側に配置されるノーマル信号線は連続する番地が割り付けられていることを特徴とする請求項１乃至３のいずれかに記載の半導体メモリ集積回路。
前記冗長セルアレイが冗長カラムセルアレイであり、前記ノーマル信号線及びスペア信号線がそれぞれ、前記メモリセルアレイ及び冗長カラムセルアレイのビット線選択を行うためのカラム選択線及びスペアカラム選択線であることを特徴とする請求項１乃至４のいずれかに記載の半導体メモリ集積回路。
前記メモリセルアレイは、前記冗長セルアレイを挟んでサブセルアレイとして分割配置され、
通常動作時、前記冗長セルアレイのスペア信号線配列の両側に配置される信号線は偶数番地と奇数番地が交互に連続するようにアドレスが割り付けられ、
テスト時、前記冗長セルアレイのスペア信号線配列の両側に配置されるノーマル信号線の間で偶数番地と奇数番地の配列を逆転させるようにしたことを特徴とする請求項１または２記載の半導体メモリ集積回路。
前記冗長セルアレイは、サブセルアレイを挟んで奇数本ずつのスペア信号線を持つように分割配置され、サブセルアレイの両側に配置されるスペア信号線は連続する番地が割り付けられていることを特徴とする請求項６記載の半導体メモリ集積回路。
前記テスト制御回路は、テスト時に、前記信号線群内に含まれる複数の信号線を同時に活性化するとともに隣接する信号線の電位レベルが逆となるように設定することを特徴とする請求項１記載の半導体メモリ集積回路。
前記テスト制御回路は、テスト時に、前記ノーマル信号線および前記スペア信号線を含む信号線群の並進配列された信号線に対して、偶数番地と奇数番地が交互に並ぶようにアドレスを割り付けることを特徴とする請求項１記載の半導体メモリ集積回路。
前記メモリセルアレイは、複数のサブセルアレイに分割配置され、奇数本ずつのスペア信号線を持つ前記冗長セルアレイが各サブセルアレイに隣接するように複数個配置され、
通常動作時、前記メモリセルアレイのノーマル信号線と冗長セルアレイのスペア信号線はそれぞれ偶数番地と奇数番地が交互に並ぶようにアドレスが割り付けられ、
テスト時に、少なくとも一つの前記冗長セルアレイにおけるスペア信号線の奇数番地と偶数番地の配列を逆転させて、前記信号線群の隣接する信号線の電位レベルが逆となるように設定したことを特徴とする請求項２または９記載の半導体メモリ集積回路。
通常動作時、ノーマル信号線とスペア信号線を含む複数の信号線の少なくとも２本にそれぞれ異なる第１のアドレスを割り付け、
テスト時に、前記複数の信号線の少なくとも１本に第２のアドレスを割り付け、
前記第２のアドレスは、前記第１のアドレスが偶数番地の場合は奇数番地であり、前記第１のアドレスが奇数番地の場合は偶数番地であることを特徴とする半導体メモリ装置をテストする方法。
前記複数の信号線の隣接する信号線間に電圧を印加することを特徴とする請求項１１記載の半導体メモリ装置をテストする方法。
前記複数の信号線は、偶数番地と奇数番地が交互に並んでいることを特徴とする請求項１１または１２記載の半導体メモリ装置をテストする方法。
前記半導体メモリ装置は、前記複数の信号線の２本の信号線間に取り決められた論理レベルに対応する電位を有する固定電位線を含み、
前記複数の信号線の前記２本の信号線のそれぞれはテスト時に偶数番地が割り付けられ、
テスト時に、前記複数の信号線の奇数番地を有する信号線それぞれに前記固定電位線と同じ論理レベルを同時に印加することを特徴とする請求項１１乃至１３のいずれかに記載の半導体メモリ装置をテストする方法。
前記半導体メモリ装置は、前記複数の信号線の２本の信号線間に取り決められた論理レベルに対応する電位を有する固定電位線を含み、
前記複数の信号線の前記２本の信号線のそれぞれはテスト時に奇数番地が割り付けられ、
テスト時に、前記複数の信号線の偶数番地を有する信号線それぞれに前記固定電位線と同じ論理レベルを同時に印加することを特徴とする請求項１１乃至１３のいずれかに記載の半導体メモリ装置をテストする方法。
前記固定電位線の一方の側の前記複数の信号線はテスト時に偶数番地と奇数番地を交互にとり、前記固定電位線の他方の側の前記複数の信号線はテスト時に偶数番地と奇数番地を交互にとることを特徴とする請求項１４または１５記載の半導体メモリ装置をテストする方法。
信号線群を備えた半導体メモリ集積回路であって、
前記信号線群の一部としてそれぞれが独自の第１のアドレスを有する複数のノーマル信号線を備えたメモリセルアレイと、
前記信号線群の一部とし３以上の奇数本のスペア信号線を有する冗長セルアレイと、
前記信号線群の少なくとも１本の信号線に第２のアドレスを割り付けるとともに前記信号線群の隣接する信号線間に電圧を印加する制御回路と、
を備え、前記第２のアドレスは、前記第１のアドレスが偶数番地である場合には奇数番地であり、前記第１のアドレスが奇数番地である場合には偶数番地であることを特徴とする半導体メモリ集積回路。
通常動作時に１本の信号線を選択するノーマルモード回路と、
前記ノーマルモード回路に結合され、複数のノーマル信号線と複数のスペア信号線を含む複数の信号線の１本おきに配置された信号線を同時に選択するように構成されたテストモード回路と、
を備えたことを特徴とするデコーダ。