JP2009187641A - 半導体記憶装置及びその制御方法、並びに不良アドレスの救済可否判定方法 - Google Patents

Abstract

【課題】通常メモリセル及び不良のある通常メモリセルを置換するための冗長メモリセルを含む半導体記憶装置のアクセス速度を向上させる。
【解決手段】複数のメモリマットＭＡＴ，ＲＭＡＴと、アクセスが要求されたロウアドレスＲＡＤＴが不良アドレスであるか否かにかかわらず、通常メモリセルＭＣにアクセスするサブワードドライバＳＷＤと、ロウアドレスＲＡＤＴが不良アドレスである場合に、ロウアドレスＲＡＤＴが示す通常メモリセルＭＣとは異なるメモリマットに属する冗長メモリセルＲＭＣにアクセスするサブワードドライバＳＷＤＲとを備える。本発明によれば、通常メモリセルＭＣと冗長メモリセルＲＭＣとが互いに異なるメモリマットに属していることから、救済判定回路３００による判定動作と並行して、通常メモリセルＭＣにアクセスできる。
【選択図】図１

Description

本発明は半導体記憶装置及びその制御方法に関し、特に、欠陥のある通常メモリセルを置換するための冗長メモリセルを有する半導体記憶装置及びその制御方法に関する。また、本発明は不良アドレスの救済可否判定方法に関し、特に、冗長メモリセルを有する半導体記憶装置における不良アドレスの救済可否判定方法に関する。

ＤＲＡＭに代表される半導体記憶装置には多数のメモリセルが含まれているが、全てのメモリセルを欠陥なく作製することは困難である。このため、通常メモリセルの他、欠陥のある通常メモリセルを置換するための冗長メモリセルをあらかじめ用意しておくのが一般的である（特許文献１，２参照）。このような半導体記憶装置においては、アクセスが要求されたアドレスが不良アドレスであるか否かを判定する救済判定回路と、救済判定回路によって不良アドレスであると判定された場合に冗長メモリセルにアクセスする冗長ドライバ回路が用いられる。

そして、外部からアドレスが供給されると、まず救済判定回路によって不良アドレスであるか否かが判定される。次に、判定の結果に基づいてドライバ回路又は冗長ドライバ回路が動作を開始し、これにより通常メモリセル又は冗長メモリセルに対してアクセスが実行される。

しかしながら、救済判定回路による判定には比較的長い時間がかかる。このため、例えばＤＲＡＭにおいては、ロウアドレスの供給タイミングを示すアクティブコマンドの投入から、カラムアドレスの供給タイミングを示すリードコマンド又はライトコマンドの投入までの期間（ｔＲＣＤ）が救済判定回路による判定動作によって律速され、ランダムＲＡＳアクセスが遅くなるという問題があった。

このような問題を解決する方法として、通常メモリセルへのアクセス動作の一部と、救済判定回路による判定動作を並列に実行する方法が提案されている（特許文献３参照）。この方法によれば、ロウ側のアクセス速度が向上することから、ｔＲＣＤを短縮することが可能となる。また、救済判定回路によって不良アドレスが検出された場合は、通常メモリセルへのアクセスを実行せず、これによって、複数のメモリセルが同時に選択される状態を防止している。具体的には、メインワード線が活性化した後、サブワード線が活性化する前に、通常メモリセルに対応するメインワード線をリセットすることによって、冗長メモリセルに対応するサブワード線のみを活性化させている。
特開２０００−２６８５９６号公報 特開平６−３１４４９８号公報 特開２０００−２９３９９８号公報

しかしながら、特許文献１に記載の方法では、サブワード線が活性化する前に救済判定回路による判定動作を完了する必要がある。換言すれば、救済判定回路による判定動作が完了してから、サブワード線を活性化させる必要があった。このため、救済判定回路による判定動作と並列に実行できる動作は、メインワード線の選択動作に限られていた。

したがって、本発明の目的は、アクセス速度をより向上することが可能な半導体記憶装置及びその制御方法を提供することである。

また、本発明の他の目的は、このような半導体記憶装置における不良アドレスの救済可否判定方法を提供することである。

本発明による半導体記憶装置は、通常メモリセル及び不良のある通常メモリセルを置換するための冗長メモリセルの一方又は両方を含む複数のメモリマットと、アクセスが要求されたアドレスが不良アドレスであるか否かにかかわらず、通常メモリセルにアクセスする第１の回路と、前記アドレスが不良アドレスである場合に、前記アドレスが示す通常メモリセルとは異なるメモリマットに属する冗長メモリセルにアクセスする第２の回路とを備えることを特徴とする。

また、本発明による半導体記憶装置の制御方法は、通常メモリセル及び不良のある通常メモリセルを置換するための冗長メモリセルを含む複数のメモリマットと、通常メモリセルにアクセスする第１の回路と、冗長メモリセルにアクセスする第２の回路とを備える半導体記憶装置の制御方法であって、アクセスが要求されたアドレスが不良アドレスであるか否かにかかわらず、第１の回路によって通常メモリセルにアクセスする第１のステップと、前記アドレスが不良アドレスである場合に、第２の回路によって前記アドレスが示す通常メモリセルとは異なるメモリマットに属する冗長メモリセルにアクセスする第２のステップとを備え、第１及び第２のステップを並列に実行することを特徴とする。

ここで、「第１の回路」や「第２の回路」は、ロウ側であれば例えばサブワードドライバが該当し、カラム側であれば例えばＹスイッチが該当する。

また、本発明による不良アドレスの救済可否判定方法は、上述した半導体記憶装置において、不良アドレスが発生した場合、救済先として第１の数のメモリマットのいずれかを選択可能な第１のブロックと、不良アドレスが発生した場合、救済先として前記第１の数よりも少ない第２の数のメモリマットのいずれかを選択可能な第２のブロックに複数のメモリマットが分類されており、第１のブロックに含まれる不良アドレスが前記第１の数以下であるか否かを判断するステップと、第２のブロックに含まれる不良アドレスが前記第２の数以下であるか否かを判断するステップと、を備えることを特徴とする。

本発明によれば、欠陥のある通常メモリセルとこれを置換する冗長メモリセルとが互いに異なるメモリマットに属していることから、救済判定回路による判定動作と並行して、通常メモリセルへの実際のアクセス動作を実行することが可能となる。例えば、欠陥のある通常メモリセルに対応するサブワード線と、冗長メモリセルに対応するサブワード線の両方を活性化させることも可能となる。このため、従来に比べてアクセス速度をよりいっそう向上させることが可能となる。

このような半導体記憶装置においては、不良アドレスが発生した場合、救済先として選択可能なメモリマットが制限されることがある。しかしながら、本発明による不良アドレスの救済可否判定方法によれば、この点を考慮した救済可否の判定がなされることから、不良アドレスの救済が不可能な半導体記憶装置を直ちに検出することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体記憶装置の主要部の構成を示すブロック図である。

特に限定されるものではないが、本実施形態による半導体記憶装置はＤＲＡＭ（Dynamic Random Access Memory）である。ＤＲＡＭは、ロウアドレスに基づいてアクセス動作を行うロウ系回路と、カラムアドレスに基づいてアクセス動作を行うカラム系回路とを備えているが、図１にはこのうちロウ系回路のみを示している。これは、本実施形態における半導体記憶装置の目的が、ロウアドレスの供給タイミングを示すアクティブコマンドの投入から、カラムアドレスの供給タイミングを示すリードコマンド又はライトコマンドの投入までの期間（ｔＲＣＤ）の短縮によるランダムＲＡＳアクセスの高速化であり、従来と比べて主にロウ系回路が改善されているからである。

図１に示すように、本実施形態による半導体記憶装置には、アドレス信号ＡＤＤが入力されるアドレス端子１０と、コマンド信号ＣＭＤが入力されるコマンド端子２０が設けられている。その他の外部端子として、データ入出力端子や電源端子なども備えられているが、これらについての図示は省略されている。

アドレス端子１０に入力されたアドレス信号ＡＤＤは、アドレスラッチ回路３０に取り込まれる。アドレスラッチ回路３０に取り込まれたアドレス信号ＡＤＤのうち、ロウアドレスＲＡＤＴはロウプリデコーダ１００に供給される。特に限定されるものではないが、本実施形態におけるロウアドレスＲＡＤＴは１４ビットの信号である。また、コマンド端子２０に入力されたコマンド信号ＣＭＤは、コマンドデコーダ４０によってデコードされ、各種内部コマンドが生成される。各種内部コマンドのうち、アクティブ信号ＭＳＡＣＴはアドレスラッチ回路３０に供給され、これによってアドレスラッチ回路３０の動作が制御される。

図２は、ロウプリデコーダ１００の回路図である。

図２に示すように、ロウプリデコーダ１００は、５つのデコーダ１１０，１２０，１３０，１４０，１５０によって構成されている。ロウプリデコーダ１００によってプリデコードされるロウアドレスＲＡＤＴは１４ビットの信号であり、図２においてはＲＡＤＴ＜１３：０＞と表記している。これは、ロウアドレスＲＡＤＴがＲＡＤＴ＜１３＞〜ＲＡＤＴ＜０＞からなる１４ビットの信号であることを意味している。

ロウプリデコーダ１００を構成する５つのデコーダ１１０，１２０，１３０，１４０，１５０は、それぞれロウアドレスの２ビットＲＡＤＴ＜１：０＞、３ビットＲＡＤＴ＜４：２＞、３ビットＲＡＤＴ＜７：５＞、３ビットＲＡＤＴ＜１０：８＞及び３ビットＲＡＤＴ＜１３：１１＞をデコードする。これにより、デコーダ１１０は４ビットのプリデコード信号ＲＦ０Ｂ＜３：０＞を生成し、デコーダ１２０は８ビットのプリデコード信号ＲＦ２Ｂ＜７：０＞を生成し、デコーダ１３０は８ビットのプリデコード信号ＲＦ５Ｂ＜７：０＞を生成し、デコーダ１４０は８ビットのプリデコード信号ＲＦ８Ｂ＜７：０＞を生成し、デコーダ１５０は４ビットのプリデコード信号ＲＦ１１Ｂ＜３：０＞及び２ビットのプリデコード信号ＲＦ１３Ｂ＜１：０＞を生成する。

これらプリデコード信号は、図１に示すように、メインワードドライバ５００及びアレイコントロール回路６００に供給される。詳細については後述するが、メインワードドライバ５００には２種類のメインワードドライバＭＷＤ，ＭＷＤＲが含まれており、アレイコントロール回路６００には２種類のコントロール回路ＡＲＡＣ，ＡＲＡＣＲが含まれている。メインワードメインワードドライバＭＷＤ及びコントロール回路ＡＲＡＣは、通常メモリセルＭＣにアクセスするための回路であり、メインワードドライバＭＷＤＲ及びコントロール回路ＡＲＡＣＲは、通常メモリセルＭＣ又は冗長メモリセルＲＭＣにアクセスするための回路である。

一方、アドレスラッチ回路３０は、ロウアドレスＲＡＤＴの出力タイミングと同期して、タイミング信号Ｒ１を生成する。タイミング信号Ｒ１は、図１に示すクロック制御回路２００に供給される。

図３は、クロック制御回路２００の回路図である。

図３に示すように、クロック制御回路２００は、タイミング信号Ｒ１を遅延させるディレイ回路２０１〜２０３を備えている。ディレイ回路２０３の出力は、タイミング信号Ｒ１ＡＣＴとして出力され、図１に示すようにアレイコントロール回路６００に供給される。一方、ディレイ回路２０１，２０２の出力は、ＮＯＲ回路２１１に供給される。ＮＯＲ回路２１１の出力は、センス停止信号ＳＡＯＦＦＴとしてセンスアンプ制御回路２２０に供給されるとともに、ディレイ回路２０４，２０５に供給される。

ディレイ回路２０４の出力は、ディレイ回路２３１及びＮＡＮＤ回路２３２からなるパルス生成回路２３０に供給される。パルス生成回路２３０の出力は、フリップフロップ回路２５０に供給され、フリップフロップ回路２５０をセット状態に変化させる。一方、ディレイ回路２０５の出力は、ディレイ回路２４１及びＮＡＮＤ回路２４２からなるパルス生成回路２４０に供給される。パルス生成回路２４０の出力は、フリップフロップ回路２５０に供給され、フリップフロップ回路２５０をリセット状態に変化させる。

フリップフロップ回路２５０の出力はセンスアンプ制御回路２２０に供給されるとともに、タイミング信号Ｒ２ＡＣＴとして出力される。タイミング信号Ｒ２ＡＣＴは、図１に示すアレイコントロール回路６００に供給される。センスアンプ制御回路２２０は、フリップフロップ回路２５０の出力に応答してセンスアンプ動作信号ＳＡＴを活性化させるとともに、センス停止信号ＳＡＯＦＦＴに応答してセンスアンプ動作信号ＳＡＴを非活性化させる。後述するように、センスアンプ動作信号ＳＡＴには、タイミング信号ＳＡＰ１Ｔ，ＳＡＰ２Ｔ，ＳＡＮが含まれる。

パルス生成回路２４０の出力はディレイ回路２０６にも供給される。ディレイ回路２０１，２０６の出力は、ＯＲ回路２１２に供給される。ＯＲ回路２１２の出力は、ヒューズイネーブル信号ＲＦＵＥＴとして図１に示す救済判定回路３００に供給される。

図３に示すように、ディレイ回路２０３，２０４にはリフレッシュ信号ＲＥＦが供給されている。ディレイ回路２０３，２０４は、リフレッシュ信号ＲＥＦが活性化している場合、つまり、リフレッシュモードにエントリしている場合に遅延動作を行う。リフレッシュ信号ＲＥＦが活性化していない場合、つまり、通常動作時においては、遅延動作を行わず、入力された信号をそのままスルーする。尚、リフレッシュ信号ＲＥＦに代えて、或いは、リフレッシュ信号ＲＥＦに加えて、テスト動作時に活性化するテスト信号ＴＥＳＴを用いても構わない。

図４は、クロック制御回路２００の動作を説明するための信号波形図である。図４において、実線で示しているのは通常動作時における波形であり、破線で示しているのはリフレッシュ動作時（又はテスト動作時）における波形である。

図４に示すように、通常動作時及びリフレッシュ動作時のいずれにおいても、タイミング信号Ｒ１ＡＣＴ，Ｒ２ＡＣＴは、この順に活性化する。しかしながら、リフレッシュ動作時においては、ディレイ回路２０３，２０４による遅延により、タイミング信号Ｒ１ＡＣＴ，Ｒ２ＡＣＴが活性化するタイミングが通常動作時よりも遅くなる。タイミング信号Ｒ１ＡＣＴ，Ｒ２ＡＣＴが非活性状態に戻るタイミングについては変わらない。

図５は、救済判定回路３００の回路図である。

図５に示すように、救済判定回路３００は複数（本実施形態では６４個）のヒューズセット３１０を有している。ヒューズセット３１０はそれぞれ不良アドレス、つまり、置換されるべき通常メモリセルのアドレスを不揮発的に記憶している。アドレスを記憶する素子の種類については特に限定されず、レーザービーム又は大電流によって切断可能なヒューズ素子であっても構わないし、絶縁破壊によって非導通状態から導通状態に遷移させることが可能なアンチヒューズ素子であっても構わない。

各ヒューズセット３１０には、ロウアドレスＲＡＤＴ及びヒューズイネーブル信号ＲＦＵＥＴが供給されており、ヒューズイネーブル信号ＲＦＵＥＴの活性化に応答して、供給されたロウアドレスＲＡＤＴと記憶している不良アドレスとを比較する。比較の結果、両者が一致しなかった場合（ミスヒットの場合）、対応するミスヒット信号ＰＲＭＩＳＴをハイレベルに活性化させる。一方、両者が一致した場合（ヒットした場合）、対応するミスヒット信号ＲＲＭＩＳＴをローレベルとする。ミスヒット信号ＲＲＭＩＳＴは、図１に示した救済アドレスデコーダ４００に供給される。

また、救済判定回路３００に供給されたヒューズイネーブル信号ＲＦＵＥＴは、インバータ３２０によって反転される。反転されたヒューズイネーブル信号ＲＦＵＥＢは救済アドレスデコーダ４００に供給される。

詳細については後述するが、本実施形態による半導体記憶装置ではメモリセルアレイ７００が複数のメモリマットに分割されている。そして、それぞれのミスヒット信号ＰＲＭＩＳＴによってアクセスされる冗長メモリセルは、当該ヒューズセット３１０に記憶された不良アドレスに対応するメモリマットと異なるメモリマットであって、且つ、不良アドレスに対応するメモリマットに隣接しないメモリマットが割り当てられている。したがって、いずれかのミスヒット信号ＰＲＭＩＳＴが活性化すると、供給されたロウアドレスＲＡＤＴによってアクセスされるべきメモリマットとは異なり、且つ、隣接しないメモリマットに対して代替アクセスがされることになる。

後述するように、本実施形態による半導体記憶装置はいわゆるオープンビットタイプであり、選択側となるビット線と参照側となるビット線が互いに異なるメモリマットに割り当てられている。したがって、本実施形態における「隣接しないメモリマット」とは、センスアンプを挟んで隣接するメモリマットとは異なるメモリマットを意味する。換言すれば、選択側となるビット線が割り当てられたメモリマットに対して、参照側となるビット線が割り当てられたメモリマットとは異なるメモリマットを意味する。

このような割り当ては、製造段階におけるウェハテスト時において行うことができる。ウェハテスト時においては、メモリセルアレイ７００に含まれる全てのメモリセルに対して動作テストが行われ、これによって欠陥のあるメモリセルのアドレス（不良アドレス）が検出される。そして、検出された不良アドレスがいずれかのヒューズセット３１０に記録される。ここで、各ヒューズセット３１０と救済先のメモリマットとの関係は固定されていることから、検出された不良アドレスをどのヒューズセット３１０に記録するかによって、救済元のメモリマットと救済先のメモリマットとの関係が決まる。したがって、検出された不良アドレスを所定のヒューズセット３１０に記録することにより、上記のルールに従った割り当てを行うことが可能となる。すなわち、各ヒューズセット３１０には、救済先のメモリマットとは異なり、且つ、救済先のメモリマットとは隣接しないメモリマットの不良アドレスが記憶される。

ここで、「メモリマット」とは、メモリセルアレイ７００の最小分割単位であり、同一のメモリマット内においては、サブワード線及びビット線が共有される。本実施形態では、ワード線がメインワード線とサブワード線に階層化されており、セルトランジスタのゲート電極となるのがサブワード線である。

図６は、救済アドレスデコーダ４００の回路図である。

図６に示すように、救済アドレスデコーダ４００は、それぞれ対応する４ビット分のミスヒット信号ＲＲＭＩＳＴを受ける１６個の制御回路４１０と、ヒット信号ＲＨＩＴＯＲを生成するＮＡＮＤ回路４２０とを備えている。

各制御回路４１０は、ミスヒット信号ＲＲＭＩＳＴに応答して、対応する４ビットの冗長信号ＲＲＥＤＦ０Ｂ及び１ビットの冗長信号ＲＲＥＤＭＳＢを生成する。このうち、冗長信号ＲＲＥＤＦ０Ｂ（全６４ビット）は、図１に示すアレイコントロール回路６００に供給され、冗長信号ＲＲＥＤＭＳＢ（全１６ビット）は、図１に示すメインワードドライバ５００及びアレイコントロール回路６００に供給される。

さらに、冗長信号ＲＲＥＤＭＳＢは、ＮＡＮＤ回路４２０にも供給される。ＮＡＮＤ回路４２０は、１６ビットの冗長信号ＲＲＥＤＭＳＢのいずれかが活性化した場合、ヒット信号ＲＨＩＴＯＲをハイレベルに活性化させる回路である。つまり、ヒット信号ＲＨＩＴＯＲは、救済判定回路３００に含まれるいずれかのヒューズセット３１０が一致を検出した場合に活性化される。

ヒット信号ＲＨＩＴＯＲは、冗長信号ＲＲＥＤＭＳＢとともにメインワードドライバ５００及びアレイコントロール回路６００に供給され、通常メモリセルへのアクセスを中止させる中止信号として用いられる。したがって、ヒット信号ＲＨＩＴＯＲを生成するＮＡＮＤ回路４２０は、本発明における中止信号生成回路を構成する。

次に、メインワードドライバ５００について説明する。メインワードドライバ５００には２種類のメインワードドライバＭＷＤ，ＭＷＤＲがそれぞれ複数個含まれている。

図７は、メインワードドライバ５００に含まれるメインワードドライバＭＷＤの回路図である。

メインワードドライバＭＷＤは通常メモリセルＭＣにアクセスするための回路であり、図７に示すように、複数のドライバ回路５１０と、ノードＡ０，Ａ１・・・のプリチャージタイミングを決めるプリチャージ制御回路５２０と、ノードＡ０，Ａ１・・・のディスチャージタイミングを決めるディスチャージ制御回路５３０とを備えている。

ドライバ回路５１０は、それぞれノードＡ０，Ａ１・・のレベルに基づいて対応するメインワード線ＭＷＬ０Ｂ＜０＞，＜１＞・・・を駆動する回路であり、電源電位ＶＰＰとノードＡ０，Ａ１・・・との間に接続されたプリチャージトランジスタ５１１と、ノードＡ０，Ａ１・・・に直列接続されたディスチャージパス５１２と、ノードＡ０，Ａ１・・・のプリチャージ状態を維持するラッチ回路５１３と、ラッチ回路５１３の出力をレベル変換するレベル変換回路５１４によって構成されている。

プリチャージトランジスタ５１１のゲート電極には、プリチャージ制御回路５２０の出力信号ＲＭＳＸＤＰが供給されており、これがローレベルになるとノードＡ０，Ａ１・・・が電源電位ＶＰＰにプリチャージされる。また、ディスチャージパス５１２は、ノードＡ０，Ａ１・・・に直列接続された３つのトランジスタからなり、そのゲート電極にはプリデコード信号ＲＦ２Ｔの１ビット、ＲＦ５Ｔの１ビット及びＲＦ１３Ｔの１ビットがそれぞれ供給される。ディスチャージパス５１２に供給されるプリデコード信号ＲＦ２Ｔ，ＲＦ５Ｔ，ＲＦ１３Ｔの組み合わせは、ドライバ回路５１０ごとに相違しており、プリデコード信号ＲＦ２Ｔ，ＲＦ５Ｔ，ＲＦ１３Ｔの対応するビットがいずれもハイレベルになると、ディスチャージパス５１２が導通状態となる。

レベル変換回路５１４は、ロー側の電位をＶＳＳレベル（グランドレベル）からＶＫＫレベル（＜ＶＳＳ）に変換する回路である。したがって、メインワードドライバＭＷＤによって駆動されるメインワード線ＭＷＬ０Ｂ＜０＞，＜１＞・・・は、ＶＫＫレベルからＶＰＰレベルの間で遷移する。

一方、プリチャージ制御回路５２０は、複数の論理回路５２１〜５２４と、レベル変換回路５２５によって構成されている。論理回路５２１〜５２４は、プリデコード信号ＲＦ８Ｔの１ビット，ＲＦ１１Ｔの１ビット、ヒット信号ＲＨＩＴＯＲ及びタイミング信号Ｒ１ＡＣＴに基づき、プリチャージトランジスタ５１１を制御する。このうち、論理回路５２１〜５２３は、通常の電源（ＶＤＤ）によって動作する一方、論理回路５２４については昇圧された電源ＶＰＰによって動作する。したがって、レベル変換回路５２５は、論理回路５２３，５２４間において信号レベルの変換を行う。

プリチャージ制御回路５２０に供給されるプリデコード信号ＲＦ８Ｔ，ＲＦ１１Ｔの組み合わせはメインワードドライバＭＷＤごとに相違しており、プリデコード信号ＲＦ８Ｔ，ＲＦ１１Ｔの対応するビットがいずれもハイレベルであれば、タイミング信号Ｒ１ＡＣＴの活性化に応答してノードＡ０，Ａ１・・・のプリチャージを停止させる。但し、ヒット信号ＲＨＩＴＯＲが活性化した場合には、プリデコード信号ＲＦ８Ｔ，ＲＦ１１Ｔに関わらず、プリチャージ動作を再開させる。

ディスチャージ制御回路５３０は、ディスチャージパス５１２に接続されたインバータ５３１と、インバータ５３１を制御する複数の論理回路５３２〜５３５によって構成されている。ディスチャージ制御回路５３０には、タイミング信号Ｒ１ＡＣＴ，Ｒ２ＡＣＴが供給されており、プリデコード信号ＲＦ８Ｔ，ＲＦ１１Ｔの対応するビットがいずれもハイレベルであれば、タイミング信号Ｒ２ＡＣＴの活性化に応答してインバータ５３１の出力をローレベルとし、ノードＡ０，Ａ１・・・のディスチャージを許可する。但し、ヒット信号ＲＨＩＴＯＲが活性化した場合には、プリデコード信号ＲＦ８Ｔ，ＲＦ１１Ｔに関わらずインバータ５３１の出力はハイレベルとなり、ノードＡ０，Ａ１・・・のディスチャージを禁止する。

このような回路構成により、メインワードドライバＭＷＤは、ロウアドレスＲＡＤＴに応じて所定のメインワード線ＭＷＬ０Ｂ＜０＞，＜１＞・・・を活性化させることができる。そして、不良アドレスの検出によってヒット信号ＲＨＩＴＯＲが活性化した場合には、メインワード線ＭＷＬ０Ｂ＜０＞，＜１＞・・・の選択動作を停止し、全てのメインワード線ＭＷＬ０Ｂ＜０＞，＜１＞・・・を非活性状態にリセットすることが可能である。換言すれば、ヒット信号ＲＨＩＴＯＲのレベルが確定する前の段階においては、ロウアドレスＲＡＤＴが不良アドレスであるか否かにかかわらず、ドライバ回路５１０はメインワード線ＭＷＬ０Ｂ＜０＞，＜１＞・・・を活性化させる。

上述の通り、メインワードドライバ５００には、このようなメインワードドライバＭＷＤが複数設けられている。

図８は、メインワードドライバ５００に含まれるメインワードドライバＭＷＤＲの回路図である。

メインワードドライバＭＷＤＲは通常メモリセルＭＣ又は冗長メモリセルＲＭＣにアクセスするための回路であり、図８に示すように、２つのドライバ回路５４０と、ノードＢ０，Ｂ１のプリチャージタイミングを決めるプリチャージ制御回路５５０と、ノードＢ０，Ｂ１のディスチャージタイミングを決めるディスチャージ制御回路５６０が追加された構成を有している。その他の構成については、図７に示したメインワードドライバＭＷＤと同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。

ドライバ回路５４０は、それぞれノードＢ０，Ｂ１のレベルに基づいて対応する冗長メインワード線ＲＭＷＬ０Ｂ＜０＞，＜１＞を駆動する回路であり、ディスチャージパス５４２が２つのトランジスタによって構成されている他は、図７に示したドライバ回路５１０と同様の回路構成を有している。ディスチャージパス５４２を構成するトランジスタの一方には、救済アドレスデコーダ４００の出力である冗長信号ＲＲＥＤＭＳＢの反転信号が供給される。

プリチャージ制御回路５５０は、複数の論理回路５５１，５５２及びレベル変換回路５５３によって構成されている。論理回路５５１，５５２は、冗長信号ＲＲＥＤＭＳＢ及びタイミング信号Ｒ１ＡＣＴに基づき、プリチャージトランジスタ５４１を制御する。冗長信号ＲＲＥＤＭＳＢはローアクティブな信号であり、通常時においてはハイレベルである。そして、不良アドレスの検出によっていずれかの冗長信号ＲＲＥＤＭＳＢがローレベルに変化すると、タイミング信号Ｒ１ＡＣＴの活性化に応答してノードＢ０，Ｂ１のプリチャージを停止させる。

ディスチャージ制御回路５６０は、ディスチャージパス５４２に接続されたインバータ５６１と、インバータ５６１を制御する複数の論理回路５６２〜５６４によって構成されている。ディスチャージ制御回路５６０には、タイミング信号Ｒ１ＡＣＴ，Ｒ２ＡＣＴ及び冗長信号ＲＲＥＤＭＳＢが供給されており、いずれかの冗長信号ＲＲＥＤＭＳＢがローレベルであれば、タイミング信号Ｒ２ＡＣＴの活性化に応答してインバータ５６１の出力をローレベルとし、ノードＢ０，Ｂ１のディスチャージを許可する。

このような回路構成により、メインワードドライバＭＷＤＲは、図７に示したメインワードドライバＭＷＤの機能に加え、不良アドレスが検出されると、所定の冗長メインワード線ＲＭＷＬ０Ｂ＜０＞，＜１＞を活性化させることができる。このように、ロウアドレスＲＡＤＴが不良アドレスである場合には、ドライバ回路５４０は冗長メインワード線ＲＭＷＬ０Ｂ＜０＞，＜１＞を活性化させる。

上述の通り、メインワードドライバ５００には、このようなメインワードドライバＭＷＤＲが複数設けられている。

次に、アレイコントロール回路６００について説明する。アレイコントロール回路６００には２種類のコントロール回路ＡＲＡＣ，ＡＲＡＣＲがそれぞれ複数個含まれている。

図９は、アレイコントロール回路６００に含まれるコントロール回路ＡＲＡＣの回路図である。

図９に示すように、コントロール回路ＡＲＡＣは、イコライズ信号ＢＬＥＱ０Ｂを生成するイコライズ制御回路６１０と、サブワード線選択信号ＦＸ０Ｂを生成するサブワード制御回路６２０によって構成されている。これらイコライズ制御回路６１０及びサブワード制御回路６２０は、いずれも複数の論理回路によって構成されている。

イコライズ制御回路６１０は、プリデコード信号ＲＦ８Ｔの２ビット、ＲＦ１１Ｔの１ビット、ＲＦ１３Ｔの１ビット、ヒット信号ＲＨＩＴＯＲ及びタイミング信号Ｒ１ＡＣＴ，Ｒ２ＡＣＴに基づいて、イコライズ信号ＢＬＥＱ０Ｂを生成する。イコライズ制御回路６１０に供給されるプリデコード信号ＲＦ８Ｔ，ＲＦ１１Ｔ，ＲＦ１３Ｔの組み合わせはコントロール回路ＡＲＡＣごとに相違しており、これらが所定の組み合わせとなった場合に、イコライズ信号ＢＬＥＱ０Ｂをハイレベルに非活性化させる。但し、ヒット信号ＲＨＩＴＯＲが活性化した場合には、プリデコード信号ＲＦ８Ｔ，ＲＦ１１Ｔ，ＲＦ１３Ｔに関わらず、イコライズ信号ＢＬＥＱ０Ｂはローレベル（アクティブ）となる。

サブワード制御回路６２０は、プリデコード信号ＲＦ０Ｂの１ビット、ＲＦ８Ｔの２ビット、ＲＦ１１Ｔの１ビット、ＲＦ１３Ｔの１ビット、ヒット信号ＲＨＩＴＯＲ及びタイミング信号Ｒ２ＡＣＴに基づいて、サブワード線選択信号ＦＸ０Ｂを生成する。サブワード制御回路６２０に供給されるプリデコード信号ＲＦ０Ｂ，ＲＦ８Ｔ，ＲＦ１１Ｔ，ＲＦ１３Ｔの組み合わせもコントロール回路ＡＲＡＣごとに相違しており、これらが所定の組み合わせとなった場合に、サブワード線選択信号ＦＸ０Ｂをローレベルに活性化させる。但し、ヒット信号ＲＨＩＴＯＲが活性化した場合には、プリデコード信号ＲＦ０Ｂ，ＲＦ８Ｔ，ＲＦ１１Ｔ，ＲＦ１３Ｔに関わらず、サブワード線選択信号ＦＸ０Ｂはハイレベル（非アクティブ）となる。

図１０は、アレイコントロール回路６００に含まれるコントロール回路ＡＲＡＣＲの回路図である。

図１０に示すように、コントロール回路ＡＲＡＣＲは、イコライズ信号ＢＬＥＱ０Ｂを生成するイコライズ制御回路６３０と、サブワード線選択信号ＦＸ０Ｂを生成するサブワード制御回路６４０によって構成されている。これらイコライズ制御６３０及びサブワード制御回路６４０は、いずれも複数の論理回路によって構成されている。

イコライズ制御回路６３０は、図９に示したイコライズ制御回路６１０と類似しているが、さらに冗長信号ＲＲＥＤＭＳＢに基づいてイコライズ信号ＢＬＥＱ０Ｂを生成する点において相違する。イコライズ制御回路６３０は、図１０に示す回路構成により、プリデコード信号ＲＦ８Ｔ，ＲＦ１１Ｔ，ＲＦ１３Ｔが所定の組み合わせとなった場合のみならず、冗長信号ＲＲＥＤＭＳＢが活性化した場合においても、イコライズ信号ＢＬＥＱ０Ｂをハイレベルに非活性化させる。

サブワード制御回路６４０についても、図９に示したサブワード制御回路６２０と類似しているが、さらに冗長信号ＲＲＥＤＦ０Ｂに基づいてサブワード線選択信号ＦＸ０Ｂを生成する点において相違する。サブワード制御回路６４０は、図１０に示す回路構成により、プリデコード信号ＲＦ０Ｂ，ＲＦ８Ｔ，ＲＦ１１Ｔ，ＲＦ１３Ｔが所定の組み合わせとなった場合のみならず、冗長信号ＲＲＥＤＦ０Ｂが活性化した場合においても、サブワード線選択信号ＦＸ０Ｂをローレベルに活性化させる。

メインワードドライバ５００及びアレイコントロール回路６００によって生成される各種信号は、図１に示すメモリセルアレイ７００に供給される。メモリセルアレイ７００には、それぞれサブワード線ＳＷＬ及び冗長サブワード線ＲＳＷＬを駆動する複数のサブワードドライバＳＷＤ，ＳＷＤＲと、ビット線ＢＬに接続された複数のセンスアンプＳＡが設けられている。サブワード線ＳＷＬとビット線ＢＬとの交点には通常メモリセルＭＣが配置され、冗長サブワード線ＲＳＷＬとビット線ＢＬとの交点には冗長メモリセルＲＭＣが配置されている。尚、実際のメモリセルアレイ７００には、冗長ビット線なども設けられているが、これらについては図示しない。

図１１は、サブワードドライバＳＷＤの回路図である。

図１１に示すように、サブワードドライバＳＷＤは、メインワード線ＭＷＬ０Ｂのレベルを反転させるインバータ７１０と、サブワード線選択信号ＦＸ０Ｂに基づいてインバータ７１０に電圧供給するインバータ７１１と、サブワード線選択信号ＦＸ０Ｂに基づいてサブワード線ＳＷＬをリセットするリセットトランジスタ７１２によって構成されている。かかる構成により、メインワード線ＭＷＬ０Ｂ及びサブワード線選択信号ＦＸ０Ｂの両方がローレベルに活性化すると、対応するサブワード線ＳＷＬがハイレベルに駆動される。その他の場合には、ローレベルに固定される。

図１２は、サブワードドライバＳＷＤＲの回路図である。図１２に示すように、サブワードドライバＳＷＤＲは、メインワード線ＭＷＬ０Ｂ及びサブワード線ＳＷＬの代わりに、冗長メインワード線ＲＭＷＬ０Ｂ及び冗長サブワード線ＲＳＷＬが用いられる他は、図１１に示したサブワードドライバＳＷＤと同じ回路構成を有している。

図１３は、センスアンプＳＡの回路図である。

図１３に示すように、センスアンプＳＡは、ビット線対ＢＬＴ，ＢＬＢに接続されたセンス回路部７２０と、センス回路部７２０をイコライズするイコライズ回路７３０と、センス回路部７２０を駆動するドライバ回路７４０とを有しており、アクセスされた通常メモリセルＭＣ又は冗長メモリセルＲＭＣのデータを増幅する役割を果たす。

センス回路部７２０は、クロスカップルされたフリップフロップ回路であり、一方の入出力ノードａ１がビット線ＢＬＴに接続され、他方の入出力ノードａ２がビット線ＢＬＢに接続されている。また、イコライズ回路７３０は、イコライズ信号ＢＬＥＱ０Ｂに応答して活性化する回路であり、イコライズ信号ＢＬＥＱ０Ｂがローレベルになると、センス回路部７２０の入出力ノードａ１，ａ２を同電位ＶＢＬＰにイコライズする。この時、センス回路部７２０に動作電圧を供給する配線ＰＣＳ，ＮＣＳも同電位にイコライズされる。

ドライバ回路７４０は、配線ＰＣＳ，ＮＣＳを介してセンス回路部７２０に動作電圧を供給する回路であり、配線ＰＣＳに接続されたトランジスタ７４１，７４２と、配線ＮＣＳに接続されたトランジスタ７４３によって構成されている。

トランジスタ７４１は、タイミング信号ＳＡＰ１Ｔに応答して配線ＰＣＳにオーバードライブ電位ＶＯＤ（＞ＶＡＲＹ）を供給するトランジスタであり、センス動作の初期においてオンする。トランジスタ７４２は、タイミング信号ＳＡＰ２Ｔに応答して配線ＰＣＳにアレイ電位ＶＡＲＹ（メモリセルのハイ側電位）を供給するトランジスタであり、トランジスタ７４１によるオーバードライブの終了後にオンする。トランジスタ７４３は、タイミング信号ＳＡＮに応答して配線ＮＣＳに接地電位ＶＳＳ（メモリセルのロー側電位）を供給するトランジスタであり、センス動作中において常時オンする。上述の通り、タイミング信号ＳＡＰ１Ｔ，ＳＡＰ２Ｔ，ＳＡＮは、図１及び図３に示すセンスアンプ動作信号ＳＡＴを構成する。

このような回路構成により、イコライズ回路７３０が非活性状態となり、ドライバ回路７４０が活性状態となると、ビット線対ＢＬＴ，ＢＬＢを介したメモリセルＭＣ，ＲＭＣに対するデータの読み出し及び書き込みが可能となる。

図１４は、通常メモリセルＭＣ及び冗長メモリセルＲＭＣの回路図である。

図１４に示すように、通常メモリセルＭＣ及び冗長メモリセルＲＭＣは同じ回路構成を有しており、いずれも、ビット線ＢＬ（ＢＬＴ又はＢＬＢ）に直列接続されたセルトランジスタＣＴ及びストレージキャパシタＳＣによって構成されている。通常メモリセルＭＣにおいては、セルトランジスタＣＴのゲート電極がサブワード線ＳＷＬに接続されており、冗長メモリセルＲＭＣにおいては、セルトランジスタＣＴのゲート電極が冗長サブワード線ＲＳＷＬに接続されている。かかる構成により、サブワード線ＳＷＬ又は冗長サブワード線ＲＳＷＬが活性化すると、対応するセルトランジスタＣＴがオンし、ストレージキャパシタＳＣがビット線ＢＬに接続される。これにより、ビット線ＢＬを介した電荷の授受を行うことが可能となる。

以上が本実施形態による半導体記憶装置の回路構成である。このような回路構成により、ヒット信号ＲＨＩＴＯＲのレベルが確定する前の段階においては、ロウアドレスＲＡＤＴが不良アドレスであるか否かにかかわらず、サブワードドライバＳＷＤは通常メモリセルへのアクセス動作を実行することができる。また、ロウアドレスＲＡＤＴが不良アドレスである場合には、サブワードドライバＳＷＤＲは冗長メモリセルへのアクセス動作を実行することができる。

次に、本実施形態による半導体記憶装置のチップ上における好ましいレイアウトについて説明する。

図１５は、本実施形態による半導体記憶装置のチップ上における好ましいレイアウトの一例を説明するための模式的な平面図である。

図１５に示すように、本例においては、メモリセルアレイ７００が８つのバンクＢＡＮＫ０〜ＢＡＮＫ７に分割されている。各バンクには、ロウメインデコーダＸＤＥＣ、カラムデコーダＹＤＥＣ、リードライトアンプＲＷＡＭＰ、ロウヒューズＲＦ、ロウプリデコーダＲＰ、カラムヒューズＣＦ、カラムプリデコーダＣＰがそれぞれ割り当てられている。

このうち、ロウメインデコーダＸＤＥＣは、図１に示したメインワードドライバ５００とアレイコントロール回路６００を含む回路ブロックである。また、ロウヒューズＲＦは、図１に示した救済判定回路３００及び救済アドレスデコーダ４００を含む回路ブロックである。さらに、ロウプリデコーダＲＰは、図１に示したロウプリデコーダ１００及びクロック制御回路２００を含む回路ブロックである。また、偶数バンクＢＡＮＫ０，２，４，６と奇数バンクＢＡＮＫ１，３，５，７との間の領域には、図１に示したアドレス端子１０及びコマンド端子２０を含む複数の外部端子が配置されている。

図１５に示すように、ロウメインデコーダＸＤＥＣ、ロウプリデコーダＲＰ及びロウヒューズＲＦは、いずれも列方向を長手方向とする形状を有している。そして、ロウプリデコーダＲＰ及びロウヒューズＲＦは、列方向に互いに隣接して配置されており、いずれもロウメインデコーダＸＤＥＣに対して平行に配置されている。また、リードライトアンプＲＷＡＭＰについても列方向を長手方向とする形状を有しており、ロウメインデコーダＸＤＥＣに対して平行に配置されている。

図１６は、各バンクにおけるメモリマット構成を説明するための模式図である。

図１６に示すように、本実施形態においては各バンクがロウメインデコーダＸＤＥＣによって２分割されており、それぞれ３３行×１６列のメモリマットＭＡＴ又はＲＭＡＴによって構成されている。図１６に示すメモリマットのうち、網掛け表示しているのが冗長サブワード線ＲＳＷＬを含むメモリマットＲＭＡＴ（冗長メモリマット）であり、その他が冗長サブワード線ＲＳＷＬを含まないメモリマットＭＡＴ（通常メモリマット）である。

本実施形態においては、一つのメモリマットＭＡＴに２５６本のサブワード線ＳＷＬと５１２本のビット線ＢＬが割り当てられており、これらの交点に通常メモリセルＭＣが配置されている。これに対し、メモリマットＲＭＡＴには８本の冗長サブワード線ＲＳＷＬが追加されており、冗長サブワード線ＲＳＷＬとビット線ＢＬとの交点に冗長メモリセルＲＭＣが配置されている。

尚、実際には冗長ビット線など、カラム系の冗長回路も含まれているが、これらについての説明は省略する。

冗長サブワード線ＲＳＷＬを含むメモリマットＲＭＡＴは、図１６に示す最も左側の行を０行目とすると、１，３，５，７，９，１１，１３，１５行目に配置されている。同じ行に配置されたメモリマットＲＭＡＴは、同じ冗長メインワード線ＲＭＷＬ０Ｂによって選択されるメモリマットである。また、図１６に示すように、メモリマットＲＭＡＴが配置された行の下部には、ロウヒューズＲＦが配置されており、ロウヒューズＲＦに含まれる各ヒューズセット３１０（図５参照）及び制御回路４１０（図６参照）は、対応する行又はその近傍に配置されている。これにより、冗長信号ＲＲＥＤＭＳＢ，ＲＲＥＤＦ０Ｂを引き回すことなく、ほぼ直線的に配置することが可能となる。

このように、メモリマットＲＭＡＴをメモリセルアレイの一部のエリア（図１６では左側のエリア）に偏在させているのは、メモリマットＲＭＡＴが配置された各行と、これに対応するヒューズセット３１０との列方向における位置をほぼ一致させるためである。ここで、図１６に示すように、メモリマットＲＭＡＴを１行おきに配置しているのは、チップ上におけるヒューズセット３１０の占有面積が比較的大きいことから、メモリマットＲＭＡＴを１行おきに配置することによって、対応する両者の位置をほぼ揃えることが可能となるからである。したがって、ヒューズセット３１０のサイズがより大きい場合には、メモリマットＲＭＡＴを例えば２行おきに配置しても構わないし、逆に、ヒューズセット３１０のサイズがより小さい場合には、メモリマットＲＭＡＴを連続して配置しても構わない。

また、ロウプリデコーダＲＰは、ロウヒューズＲＦに隣接して配置されている。これは、本実施形態による半導体記憶装置では、後述するようにロウヒューズＲＦに含まれる救済判定回路３００による判定動作と、ロウプリデコーダＲＰによる通常メモリセルＭＣへのアクセス動作が並列に実行されることから、ロウプリデコーダＲＰからロウメインデコーダＸＤＥＣへの距離と、ロウヒューズＲＦからロウメインデコーダＸＤＥＣへの距離ができるだけ等しいことが望まれるからである。

つまり、一般的な半導体記憶装置においては、まず救済判定回路による判定動作を行い、これが完了してから、ロウプリデコーダによるデコード動作が行われる。このため、救済判定回路をアドレスラッチ回路の近傍に配置し、ロウプリデコーダをロウメインデコーダの近傍に配置することが望ましい。しかしながら、本実施形態においてこのような配置を採用すると、ロウプリデコーダＲＰからロウメインデコーダＸＤＥＣへの距離と比べて、ロウヒューズＲＦからロウメインデコーダＸＤＥＣへの距離が非常に長くなってしまい、並列動作による高速アクセスの効果が低減してしまう。

これに対し、本実施形態では、図１６に示したレイアウトにより、ロウプリデコーダＲＰからロウメインデコーダＸＤＥＣへの距離と、ロウヒューズＲＦからロウメインデコーダＸＤＥＣへの距離がほぼ等しくなることから、並列動作による高速アクセスを効果的に実行することが可能となる。

尚、図１６に示すように、ロウプリデコーダＲＰの隣にはカラムヒューズＣＦ及びカラムプリデコーダＣＰが並べて配置されている。そして、これらロウヒューズＲＦ、ロウプリデコーダＲＰ、カラムヒューズＣＦ、カラムプリデコーダＣＰと、メモリマットＭＡＴ，ＲＭＡＴとの間には、リードライトアンプＲＷＡＭＰが配置されている。

図１７は、図１６に示す領域Ｃの主要部をより詳細に示す拡大図である。

図１７に示すように、メモリマットＲＭＡＴが配置された各行の上には、それぞれ２本の冗長信号ＲＲＥＤＭＳＢと８本の冗長信号ＲＲＥＤＦ０Ｂ（合計１０本）の信号線が敷設される。メモリマットＲＭＡＴが配置された行は８行存在することから、これら冗長信号の本数は全部で８０本となる。一方、偶数行のメモリマットＭＡＴの上には、リードライトアンプＲＷＡＭＰに接続されたメインＩ／Ｏ線ＭＩＯがそれぞれ８本敷設されている。その他、ロウプリデコーダＲＰからロウメインデコーダＸＤＥＣへ向かって、約４０本の信号線が敷設されている。このように、冗長信号ＲＲＥＤＭＳＢ，ＲＲＥＤＦ０Ｂの配線を、対応するメモリマットＲＭＡＴ上に配置すれば、配線長を最短とすることが可能となる。

図１８は、ロウメインデコーダＸＤＥＣを構成する回路のレイアウトを示す模式図である。

図１８に示すように、ロウメインデコーダＸＤＥＣには、３３個のメインワードドライバＭＷＤ，ＭＷＤＲと、隣接するドライバ回路間に配置されたコントロール回路ＡＲＡＣ，ＡＲＡＣＲによって構成されている。これらメインワードドライバＭＷＤ，ＭＷＤＲ及びコントロール回路ＡＲＡＣ，ＡＲＡＣＲの回路構成については、それぞれ図７〜図１０に示したとおりである。

メインワードドライバＭＷＤは、それぞれ６４本のメインワード線ＭＷＬ０Ｂ及び６４本のメインワード線ＭＷＬ０Ｂを駆動する回路である。メインワードドライバＭＷＤＲは、これに加えて、２本の冗長メインワード線ＲＭＷＬ０Ｂ及び２本の冗長メインワード線ＲＭＷＬ１Ｂを駆動する。

３３個のメインワードドライバＭＷＤ，ＭＷＤＲは、図１６に示したメモリマットＭＡＴ，ＲＭＡＴの各行にそれぞれ対応している。したがって、冗長サブワード線ＲＳＷＬを含むメモリマットＲＭＡＴに対応する行には、メインワードドライバＭＷＤＲが割り当てられている。その他の行には、メインワードドライバＭＷＤが割り当てられている。

図１９は、メモリマットＭＡＴ，ＲＭＡＴの構成を説明するための図であり、図１６に示した領域Ｄを拡大して表示している。

図１９に示すように、列方向に隣接するメモリマットＭＡＴ，ＲＭＡＴ間には複数のセンスアンプＳＡが配置されている。図１３を用いて説明したように、センスアンプＳＡは、一対のビット線ＢＬＴ，ＢＬＢに接続され、これらの電位差を増幅する回路である。本実施形態による半導体記憶装置は、いわゆるオープンビットタイプのレイアウトであり、したがって、これら一対のビット線ＢＬＴ，ＢＬＢは、互いに異なるメモリマットＭＡＴ，ＲＭＡＴに割り当てられている。つまり、隣接する２つのメモリマットは、同じセンスアンプを共用することになる。

また、メモリマットＭＡＴの行方向にはサブワードドライバＳＷＤが配置され、メモリマットＲＭＡＴの行方向にはサブワードドライバＳＷＤＲが配置されている。サブワードドライバＳＷＤ，ＳＷＤＲの回路構成については、それぞれ図１１及び図１２に示したとおりである。

このようなレイアウトにより、あるメモリマットＭＡＴ，ＲＭＡＴに属するサブワード線ＳＷＬが選択されると、隣接するメモリマットＭＡＴ，ＲＭＡＴに属するビット線ＢＬが参照側のビット線として用いられることになる。この点を考慮して、本実施形態では、対応する救済元メモリマットと救済先メモリマットを異ならせ、且つ、互いに隣接しないように割り当てている。ここで、「救済元メモリマット」とは、ヒューズセット３１０に記憶された不良アドレスに対応するメモリマットＭＡＴ又はＲＭＡＴを指し、「救済先メモリマット」とは、当該不良アドレスにより活性化するミスヒット信号ＰＲＭＩＳＴによってアクセスされるメモリマットＲＭＡＴを指す。

したがって、図１９に示す中央のメモリマットＭＡＴの置換先としては、列方向に隣接する左右のメモリマットＲＭＡＴ以外のメモリマットＲＭＡＴ（すなわち、図１９には示されない他のメモリマットＲＭＡＴ）が割り当てられる。このような割り当てを行っているのは、ロウヒューズＲＦに含まれる救済判定回路３００の判定動作を待つことなく、ロウアドレスＲＡに対応する通常メモリセルＭＣへのアクセスを並列に実行するからである。

つまり、本実施形態では、救済判定回路３００によって不良アドレスが検出された場合、救済元となるサブワード線ＳＷＬと救済先となる冗長サブワード線ＲＳＷＬの両方が活性化する期間が存在するため、両者を同一のメモリマットに割り当てられないのはもちろんのこと、同じセンスアンプＳＡを共用する隣接メモリマットに割り当てることもできない。このような割り当てを行うと、一対のビット線ＢＬＴ，ＢＬＢに対して２本のサブワード線（救済元のサブワード線ＳＷＬと救済先の冗長サブワード線ＲＳＷＬ）が同時に選択されてしまうからである。このような不具合を避けるため、本実施形態では上記のような割り当てを行っているのである。

センスアンプＳＡの出力は、図２０に示すＹスイッチＹＳＷを介してローカルＩ／Ｏ線ＬＩＯに供給される。図２０に示す例では、ＹスイッチＹＳＷによって、一つのセンスアンプブロックが４対のローカルＩ／Ｏ線ＬＩＯ（ＬＩＯＴ，ＬＩＯＢ）に接続される。ローカルＩ／Ｏ線ＬＩＯに供給されたリードデータは、図２１に示すサブアンプＳＡＭＰを介してメインＩ／Ｏ線ＭＩＯに供給される。図２１に示すサブアンプＳＡＭＰは、メモリマットの非選択時においては、信号ＬＩＯＥＱＢ，ＬＩＯＲＥＡＤ，ＬＩＯＷＲＩＴがローレベル、信号ＬＩＯＰＲＥＢがハイレベルとなる。一方、メモリマットの選択時には、信号ＬＩＯＥＱＢがハイレベルとなり、信号ＬＩＯＰＲＥＢ，ＬＩＯＲＥＡＤ，ＬＩＯＷＲＩＴによって制御を行う。サブアンプＳＡＭＰによってローカルＩ／Ｏ線ＬＩＯに接続されるメインＩ／Ｏ線ＭＩＯは、上述の通り、リードライトアンプＲＷＡＭＰに接続される。

以上が本実施形態による半導体記憶装置のチップ上における好ましいレイアウトの一例である。

図２２は、本実施形態による半導体記憶装置のチップ上における好ましいレイアウトの他の例を説明するための模式的な平面図である。

図２２に示す例においては、メモリセルアレイ７００が４つのバンクＢＡＮＫ０〜ＢＡＮＫ３に分割されている。そして、ロウメインデコーダＸＤＥＣは、メモリセルアレイの第１の辺（列方向における辺）に沿って配置されており、リードライトアンプＲＷＡＭＰはメモリセルアレイの第１の辺と直交する第２の辺（行方向における辺）に沿って配置されている。

また、本例においても、ロウヒューズＲＦとロウプリデコーダＲＰは並べて配置され、ロウメインデコーダＸＤＥＣに対するこれらの距離がほぼ等しく設定されている。しかしながら、図１５に示したレイアウトとは異なり、ロウメインデコーダＸＤＥＣとロウヒューズＲＦ及びロウプリデコーダＲＰが隣接して配置され、これらの間にリードライトアンプＲＷＡＭＰなどが介在していない。

かかるレイアウトにより、ロウメインデコーダＸＤＥＣとロウヒューズＲＦ及びロウプリデコーダＲＰとの距離が非常に短くなることから、これらを接続する配線の負荷容量が大幅低減され、より高速なアクセスが可能となるとともに、消費電力が低減される。しかも、ロウメインデコーダＸＤＥＣと、ロウヒューズＲＦ及びロウプリデコーダＲＰとの間には、リードライトアンプＲＷＡＭＰが介在していないことから、リードライトアンプＲＷＡＭＰを避けるよう、プリデコード信号や冗長信号の配線を引き回す必要がなくなる。

このように、図２２に示すレイアウトによれば、より高速なアクセスと低消費電力化を実現することが可能となる。

次に、本実施形態による半導体記憶装置の動作について説明する。

図２３は、通常動作時において不良アドレスを検出しなかった場合の動作を説明するためのタイミング図である。

図２３に示すように、まずアクティブコマンドＡＣＴの発行と同時にロウアドレスＲＡが入力されると、時刻ｔ１１においてアクティブ信号ＭＳＡＣＴ、ヒューズイネーブル信号ＲＦＵＥＴ及びタイミング信号Ｒ１ＡＣＴが活性化し、センス停止信号ＳＡＯＦＦＴが非活性化する。これにより、救済判定回路３００による判定動作が開始されるとともに、メインワードドライバ５００内のノードＡ０，Ａ１・・・のプリチャージが停止される。尚、これら信号の変化タイミングが完全に一致する必要はなく、所定の時間差を持って順次変化しても構わない。

ここで、救済判定回路３００による判定動作にはある程度の時間がかかるため、この時点ではヒット信号ＲＨＩＴＯＲのレベルは確定しない。

次に、時刻ｔ１２において、タイミング信号Ｒ２ＡＣＴが活性化する。これにより、メインワードドライバ５００内のノードＡ０，Ａ１・・・のディスチャージが許可される。このため、プリデコード信号ＲＦ２Ｔ，ＲＦ５Ｔ，ＲＦ８Ｔ，ＲＦ１１Ｔ，ＲＦ１３Ｔが確定すると、いずれかのメインワード線ＭＷＬ０Ｂが活性化する。

さらに、タイミング信号Ｒ２ＡＣＴの活性化に応答して、アレイコントロール回路６００によるイコライズ信号ＢＬＥＱ０Ｂの非活性化と、サブワード線選択信号ＦＸ０Ｂの活性化が許可される。このため、プリデコード信号ＲＦ０Ｂ，ＲＦ８Ｔ，ＲＦ１１Ｔ，ＲＦ１３Ｔが確定すると、所定のイコライズ信号ＢＬＥＱ０Ｂが非活性化するとともに、サブワード線選択信号ＦＸ０Ｂが活性化する。

これらにより、ロウアドレスＲＡＤＴに対応したサブワード線ＳＷＬが活性化され、対応する通常メモリセルＭＣが選択される。但し、この時点においても、ヒット信号ＲＨＩＴＯＲのレベルは確定していない。このため、活性化されたメインワード線ＭＷＬ０Ｂは、不良アドレスに対応したメインワード線ＭＷＬ０Ｂである可能性があり、活性化されたサブワード線ＳＷＬは、不良アドレスに対応したサブワード線ＳＷＬである可能性がある。このように、サブワードドライバＳＷＤは、ロウアドレスＲＡＤＴが不良アドレスであるか否かにかかわらず、通常メモリセルＭＣへのアクセスを先行して行う。

その後、時刻ｔ１３にて救済判定回路３００による判定動作が完了し、ヒット信号ＲＨＩＴＯＲのレベルが確定する。図２３は不良アドレスを検出しなかった場合の動作を示していることから、時刻ｔ１３においてもヒット信号ＲＨＩＴＯＲはローレベルを維持している。このため、メインワード線ＭＷＬ０Ｂやサブワード線選択信号ＦＸ０Ｂのリセットなどは行われず、そのままアクセス動作が継続される。

その後、時刻ｔ１４においてセンスアンプＳＡ内のドライバ回路７４０が活性化し、センス動作が開始される。これにより、選択された通常メモリセルＭＣに対するデータの読み出し又は書き込みが実行される。

このように、本実施形態では、救済判定回路３００による判定動作を待つことなく、ロウアドレスＲＡに対応する通常メモリセルＭＣへのアクセスを実行している。つまり、救済判定回路３００による判定動作と、通常メモリセルＭＣへの実際のアクセス動作を並列に実行している。これにより、ロウアドレスＲＡが供給されてからセンスアンプＳＡを活性化させるまでの期間Ｔ１を短縮することが可能となる。したがって、アクティブコマンドの投入から、リードコマンド又はライトコマンドの投入までの期間（ｔＲＣＤ）を短縮することが可能となり、ランダムＲＡＳアクセスが高速化される。

図２４は、通常動作時において不良アドレスを検出した場合の動作を説明するためのタイミング図である。

図２４に示すように、救済判定回路３００による判定動作の結果、ロウアドレスＲＡＤＴが不良アドレスであることが検出されると、いずれかのミスヒット信号ＲＲＭＩＳＴが非活性化し、時刻ｔ１３においてヒット信号ＲＨＩＴＯＲがハイレベルに変化する。

これにより、メインワードドライバＭＷＤ，ＭＷＤＲは、時刻ｔ１２において既にディスチャージされていたノードＡ０，Ａ１・・・を再びプリチャージ状態に戻す。つまり、先行して活性化させたメインワード線ＭＷＬ０Ｂをリセットする。また、いずれかの冗長信号ＲＲＥＤＭＳＢが活性化することから、メインワードドライバＭＷＤＲ内のノードＢ０，Ｂ１のディスチャージが許可され、いずれかの冗長メインワード線ＲＭＷＬ０Ｂが活性化する。

これにより、ロウアドレスＲＡＤＴに対応したサブワード線ＳＷＬ、つまり、救済元のサブワード線ＳＷＬがリセットされ、代わりに、サブワードドライバＳＷＤＲが救済先の冗長サブワード線ＲＳＷＬを活性化させる。

既に説明したとおり、救済先の冗長サブワード線ＲＳＷＬが属するメモリマットＲＭＡＴは、救済元のサブワード線ＳＷＬが属するメモリマットＭＡＴ，ＲＭＡＴとは異なり、且つ、隣接しないメモリマットである。このため、一対のビット線ＢＬＴ，ＢＬＢに対して２本のサブワード線（救済元のサブワード線ＳＷＬと救済先の冗長サブワード線ＲＳＷＬ）が選択されることがなく、正しく置換動作を行うことが可能となる。

そして、時刻ｔ１４においてセンス動作が開始されると、冗長メモリセルＲＭＣに対するデータの読み出し又は書き込みが実行される。

尚、本実施形態においては、救済元のサブワード線ＳＷＬが一旦活性化されるため、このサブワード線ＳＷＬに接続されたメモリセルＭＣのデータは破壊されてしまう。しかしながら、これらのメモリセルＭＣは使用されない（アクセスできない）メモリセルであることから、データが破壊されても問題はない。この観点から言えば、センス動作を開始する前に、救済元のサブワード線ＳＷＬをリセットすることは必須でなく、ローカルＩ／Ｏ線ＬＩＯやメインＩ／Ｏ線ＭＩＯ上にてデータの衝突が生じない限り、救済先及び救済元ともセンス動作を実行しても構わない。しかしながら、救済元に対してセンス動作を実行すると無駄な消費電力が増大することから、本実施形態のように、センス動作の開始前に救済元のサブワード線ＳＷＬをリセットすることが好ましい。

図２５は、リフレッシュモードにエントリしている場合の動作を説明するためのタイミング図である。図２５では、不良アドレスを検出した場合を示しているが、ヒット信号ＲＨＩＴＯＲがローレベルに固定される他は、不良アドレスを検出しなかった場合も同様である。

図２５に示すように、リフレッシュ動作時においては、タイミング信号Ｒ１ＡＣＴ，Ｒ２ＡＣＴの活性化が一定期間遅延される。具体的には、ヒット信号ＲＨＩＴＯＲのレベルが決まる時刻ｔ１３以降に、これらタイミング信号Ｒ１ＡＣＴ，Ｒ２ＡＣＴが活性化する。図２５に示す例では、時刻ｔ１４においてタイミング信号Ｒ１ＡＣＴを活性化させ、時刻ｔ１５においてタイミング信号Ｒ２ＡＣＴを活性化させている。これに伴い、センス動作の開始タイミングも、時刻ｔ１６まで遅延される。このような遅延は、図３に示したクロック制御回路２００の動作による。

これにより、リフレッシュ動作時においては、ヒット信号ＲＨＩＴＯＲのレベルが確定した後に、サブワード線ＳＷＬ又は冗長サブワード線ＲＳＷＬの選択が行われることになる。つまり、一般的な半導体記憶装置と同様、救済判定回路３００による判定動作の結果を待って、サブワード線ＳＷＬ又は冗長サブワード線ＲＳＷＬが活性化される。したがって、サブワードドライバＳＷＤは、ロウアドレスＲＡＤＴが不良アドレスであれば通常メモリセルＭＣへのアクセスを実行しない。

このように、高速アクセスが要求されないリフレッシュ動作時においては、並列動作が行われず、救済判定回路３００による判定動作の結果を待って、サブワード線ＳＷＬ又は冗長サブワード線ＲＳＷＬを活性化させている。このため、リフレッシュ動作時における消費電力を低減することが可能となる。このような並列動作の停止は、リフレッシュ動作時に限らず、高速アクセスが要求されない各種の動作モード（例えばテストモード）において実行することが可能である。

次に、不良アドレスの救済が可能か否かの判定方法について説明する。

図２６は、不良アドレスの救済が可能か否かの判定方法を示すフローチャートであり、各バンクが図１６に示したメモリマット構成を有している場合の判定方法である。このような判定は、製造段階におけるウェハテスト時において行うことができる。

また、図２７に示すように、各メモリマットはブロックＡ，Ｂ，Ｃに分類されている。ブロックＡは、不良アドレスが存在する場合に、救済先として任意のメモリマットＲＭＡＴを選択可能なブロックである。一方、ブロックＢ，Ｃは、不良アドレスが存在する場合に、救済先のメモリマットＲＭＡＴが一部制限されるブロックである。

具体的には、ブロックＡは、冗長サブワード線ＲＳＷＬを持たないメモリマットＭＡＴによって（ビット線方向に）挟まれたメモリマットＭＡＴにより構成されるブロックである。このようなブロックＡは、全部で１５ブロック存在する。

また、ブロックＢは、１つの救済先のメモリマットＲＭＡＴが使用できないブロックであり、全部で１０ブロック存在する。尚、上端のブロックＢと下端のブロックＢは、合わせて１ブロックとカウントしている。このようなブロックＢは、メモリマットＲＭＡＴ自体或いは、冗長サブワード線ＲＳＷＬを持つメモリマットＲＭＡＴに片側だけ（ビット線方向に）隣接するメモリマットＭＡＴにより構成されるブロックである。

また、ブロックＣは、２つの救済先のメモリマットＲＭＡＴが使用できないブロックであり、全部で７ブロック存在する。このようなブロックＣは、２つのメモリマットＲＭＡＴに（ビット線方向に）挟まれたメモリマットＭＡＴが該当する。

図２６に示すように、判定においては、まず１バンク当たりの不良アドレスが６４アドレス以下であるか否かを判断する（ステップＳ１１）。これは、不良アドレスの数が、救済判定回路３００に含まれるヒューズセット３１０の数（６４個）を超えていないかどうかの判断である。その結果、１バンク当たりの不良アドレスが６４アドレスを超えていれば（ステップＳ１１：ＮＯ）、救済不能であることから、フェイル判定を行う（ステップＳ１２）。フェイル判定となった半導体記憶装置は、不良品として廃棄されるか、或いは、当該バンクを使用不可とした状態で出荷される。

一方、１バンク当たりの不良アドレスが６４アドレス以下であれば（ステップＳ１１：ＹＥＳ）、ブロックＢに属するメモリマットＭＡＴ，ＲＭＡＴの不良アドレスが５６アドレス以下であるか否かを判断する（ステップＳ１３）。これは、ブロックＢにおいては、５６アドレスを超える不良アドレスが存在すると、救済先のメモリマットＲＭＡＴが不足するからである。その結果、ブロックＢに含まれる不良アドレスが５６アドレスを超えていれば（ステップＳ１３：ＮＯ）、救済不能であることから、フェイル判定を行う（ステップＳ１２）。

これに対し、ブロックＢに含まれる不良アドレスが５６アドレス以下であれば（ステップＳ１３：ＹＥＳ）、ブロックＣに属するメモリマットＭＡＴの不良アドレスが４８アドレス以下であるか否かを判断する（ステップＳ１４）。これは、ブロックＣにおいては、４８アドレスを超える不良アドレスが存在すると、救済先のメモリマットＲＭＡＴが不足するからである。その結果、ブロックＣに含まれる不良アドレスが４８アドレスを超えていれば（ステップＳ１４：ＮＯ）、救済不能であることから、フェイル判定を行う（ステップＳ１２）。

これに対し、ブロックＣに含まれる不良アドレスが４８アドレス以下であれば（ステップＳ１４：ＹＥＳ）、パス判定を行う（ステップＳ１５）。パス判定となった半導体記憶装置は、不良アドレスの救済が可能な半導体記憶装置である。

そして、救済元のメモリマットＭＡＴ，ＲＭＡＴが救済先のメモリマットＲＭＡＴと異なり且つ隣接しないよう、それぞれの不良アドレスを対応するヒューズセット３１０に記録する（ステップＳ１６）。このように、本実施形態においては、不良アドレスの発生場所によって救済可能な不良アドレス数が異なるが、上記のフローにしたがって救済の可否を判定すれば、簡単に判定を行うことが可能となる。

以上説明したように、本実施形態によれば、救済判定回路３００による判定動作を待つことなく、ロウアドレスＲＡに対応する通常メモリセルＭＣへのアクセスを実行していることから、ロウアドレスＲＡが供給されてからセンスアンプＳＡを活性化させるまでの期間Ｔ１を短縮することが可能となる。したがって、アクティブコマンドの投入から、リードコマンド又はライトコマンドの投入までの期間（ｔＲＣＤ）を短縮することが可能となる。

しかも、救済先のメモリマットとして、救済元のメモリマットＭＡＴ，ＲＭＡＴと異なり、且つ、隣接しないメモリマットＲＭＡＴを割り当てていることから、通常メモリセルＭＣへのアクセスを先行して行っても、リード動作及びライト動作を正しく実行することが可能となる。

さらに、リフレッシュ動作時のように、高速アクセスが要求されない動作モードにおいては並列動作を停止させていることから、このような動作モードにおける消費電力を低減することも可能となる。

また、本実施形態では、ロウプリデコーダＲＰとロウヒューズＲＦが隣接して配置され、これにより、ロウプリデコーダＲＰからロウメインデコーダＸＤＥＣへの距離と、ロウヒューズＲＦからロウメインデコーダＸＤＥＣへの距離がほぼ等しくなるようレイアウトされている。これにより、上記のような並列動作による高速アクセスを効果的に行うことが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、フラッシュメモリ、相変化メモリ（ＰＲＡＭ）、可変抵抗メモリ（ＲＲＡＭ）など、他の種類の半導体記憶装置に適用することも可能である。

また、上記実施形態においては、救済先のメモリマットとして、救済元のメモリマットと異なり、且つ、隣接しないメモリマットを割り当てているが、本発明がこれに限定されるものではない。つまり、図２８に示すフォールデッドビットタイプのように、隣接する２つのメモリマットにて同じセンスアンプを共用しない回路構成の場合は、救済先のメモリマットとして、救済元のメモリマットと異なるメモリマットであれば、どのメモリマットを割り当てても構わない。さらには、図２９に示すシェアードセンスタイプのように、隣接する２つのメモリマットにて同じセンスアンプを共用するものの、スイッチＳＷによる切り替えにより、選択側となるビット線と参照側となるビット線が同じメモリマットに割り当てられる回路構成である場合も、フォールデッドビットタイプ同様である。つまり、本発明においては、救済先のメモリマットとして、救済元のメモリマットと隣接しないメモリマットを割り当てることは必須でない。

さらに、上記実施形態においては、ロウアドレスＲＡＤＴが不良アドレスである場合、通常メモリセルへのアクセスを途中で中止しているが、Ｉ／Ｏ線上などにおいてデータの衝突が生じない限り、通常メモリセルへのアクセスを途中で中止することは必須でない。

さらに、上記実施形態においては、ロウアドレスに基づいてワード線を置換する場合について説明したが、本発明は、カラムアドレスに基づいてビット線を置換する場合にも適用可能である。カラムアドレスに基づくビット線の置換は、オンさせるＹスイッチＹＳＷを変更することにより行うことができる。したがって、カラムアドレスに基づくビット線の置換に本発明を適用した場合、アクセスが要求されたカラムアドレスが不良アドレスであるか否かにかかわらず、通常メモリセルに対応するＹスイッチＹＳＷをオンさせ、アクセスが要求されたカラムアドレスが不良アドレスである場合には、冗長メモリセルに対応するＹスイッチＹＳＷをオンさせればよい。

この場合、図３０に示すように、救済元のメモリマットがメモリマットＭＡＴ０であるとすれば、救済先のメモリマットとしては、救済元のメモリマットＭＡＴ０とローカルＩ／Ｏ線ＬＩＯを共用しないメモリマット（例えばＲＭＡＴ２）を割り当てればよい。つまり、アドレス救済のために活性化させる冗長カラム選択線（ＲＹＳ）としては、ＲＹＳ１ではなくＲＹＳ２を割り当てればよい。これによれば、通常メモリセルに対応するＹスイッチＹＳＷ０と、冗長メモリセルに対応するＹスイッチＹＳＷ２の両方をオンさせても、ローカルＩ／Ｏ線ＬＩＯ上におけるデータの衝突は生じず、正常なアクセス動作が確保される。

また、上記実施形態において説明したレイアウトは一例であり、本発明による半導体記憶装置のレイアウトがこれらに限定されるものではない。

本発明の好ましい実施形態による半導体記憶装置の主要部の構成を示すブロック図である。 ロウプリデコーダ１００の回路図である。 クロック制御回路２００の回路図である。 クロック制御回路２００の動作を説明するための信号波形図である。 救済判定回路３００の回路図である。 救済アドレスデコーダ４００の回路図である。 メインワードドライバＭＷＤの回路図である。 メインワードドライバＭＷＤＲの回路図である。 コントロール回路ＡＲＡＣの回路図である。 コントロール回路ＡＲＡＣＲの回路図である。 サブワードドライバＳＷＤの回路図である。 サブワードドライバＳＷＤＲの回路図である。 センスアンプＳＡの回路図である。 通常メモリセルＭＣ及び冗長メモリセルＲＭＣの回路図である。 本発明の好ましい実施形態による半導体記憶装置のチップ上における好ましいレイアウトの一例を説明するための模式的な平面図である。 各バンクにおけるメモリマット構成を説明するための模式図である。 図１６に示す領域Ｃの主要部をより詳細に示す拡大図である。 ロウメインデコーダＸＤＥＣを構成する回路のレイアウトを示す模式図である。 メモリマットＭＡＴ，ＲＭＡＴの構成を説明するための図である。 ＹスイッチＹＳＷの回路図である。 サブアンプＳＡＭＰの回路図である。 本発明の好ましい実施形態による半導体記憶装置のチップ上における好ましいレイアウトの他の例を説明するための模式的な平面図である。 通常動作時において不良アドレスを検出しなかった場合の動作を説明するためのタイミング図である。 通常動作時において不良アドレスを検出した場合の動作を説明するためのタイミング図である。 リフレッシュモードにエントリしている場合の動作を説明するためのタイミング図である。 不良アドレスの救済が可能か否かの判定方法を示すフローチャートである。 各バンクにおけるブロックＡ，Ｂ，Ｃの分類を説明するための図である。 フォールデッドビットタイプの半導体記憶装置を示す模式図である。 シェアードセンスタイプの半導体記憶装置を示す模式図である。 カラムアドレスに基づいてビット線を置換する場合の好ましい置換方法を説明するための図である。

符号の説明

１０ アドレス端子
２０ コマンド端子
３０ アドレスラッチ回路
４０ コマンドデコーダ
１００ ロウプリデコーダ
１１０，１２０，１３０，１４０，１５０ デコーダ
２００ クロック制御回路
２０１〜２０６，２３１，２４１ ディレイ回路
２１１ ＮＯＲ回路
２１２ ＯＲ回路
２２０ センスアンプ制御回路
２３０，２４０ パルス生成回路
２３２，２４２ ＮＡＮＤ回路
２５０ フリップフロップ回路
３００ 救済判定回路
３１０ ヒューズセット
３２０ インバータ
４００ 救済アドレスデコーダ
４１０ 制御回路
４２０ ＮＡＮＤ回路
５００ メインワードドライバ
５１０，５４０ ドライバ回路
５１１，５４１ プリチャージトランジスタ
５１２，５４２ ディスチャージパス
５１３ ラッチ回路
５１４ レベル変換回路
５２０，５５０ プリチャージ制御回路
５２１〜５２４，５３２〜５３５，５５１，５５２，５６２〜５６４ 論理回路
５２５，５５３ レベル変換回路
５３０，５６０ ディスチャージ制御回路
５３１，５６１ インバータ
６００ アレイコントロール回路
６１０，６３０ イコライズ制御回路
６２０，６４０ サブワード制御回路
７００ メモリセルアレイ
７１０，７１１ インバータ
７１２ リセットトランジスタ
７２０ センス回路部
７３０ イコライズ回路
７４０ ドライバ回路
７４１〜７４３ トランジスタ
ＡＲＡＣ，ＡＲＡＣＲ コントロール回路
ＢＬ ビット線
ＣＦ カラムヒューズ
ＣＰ カラムプリデコーダ
ＣＴ セルトランジスタ
ＭＡＴ，ＲＭＡＴ メモリマット
ＭＣ 通常メモリセル
ＭＷＤ，ＭＷＤＲ メインワードドライバ
ＲＦ ロウヒューズ
ＲＭＣ 冗長メモリセル
ＲＰ ロウプリデコーダ
ＲＳＷＬ 冗長サブワード線
ＲＷＡＭＰ リードライトアンプ
ＳＡ センスアンプ
ＳＡＭＰ サブアンプ
ＳＣ ストレージキャパシタ
ＳＷＤ，ＳＷＤＲ サブワードドライバ
ＸＤＥＣ ロウメインデコーダ
ＹＤＥＣ カラムデコーダ
ＹＳＷ Ｙスイッチ

Claims (18)

1. 通常メモリセル及び不良のある前記通常メモリセルを置換するための冗長メモリセルの一方又は両方を含む複数のメモリマットと、
   アクセスが要求されたアドレスが不良アドレスであるか否かにかかわらず、前記通常メモリセルにアクセスする第１の回路と、
   前記アドレスが不良アドレスである場合に、前記アドレスが示す通常メモリセルとは異なるメモリマットに属する冗長メモリセルにアクセスする第２の回路と、を備えることを特徴とする半導体記憶装置。
2. 一対のビット線の電位差を増幅するセンスアンプをさらに備え、
   前記第２の回路は、前記アドレスが不良アドレスである場合に、前記アドレスが示す通常メモリセルに対応する第１のビット線が割り当てられたメモリマット及び前記第１のビット線に対して参照側となる第２のビット線が割り当てられたメモリマットとは異なるメモリマットに属する冗長メモリセルにアクセスすることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記アドレスが不良アドレスである場合に、前記通常メモリセルへのアクセスを中止させる中止信号生成回路をさらに備えることを特徴とする請求項２に記載の半導体記憶装置。
4. 階層化されたメインワード線及びサブワード線をさらに備え、
   前記通常メモリセル又は前記冗長メモリセルは、対応する前記サブワード線の活性化により選択され、
   前記中止信号生成回路は、前記サブワード線が活性化した後、前記センスアンプが活性化する前に、前記通常メモリセルへのアクセスを中止させることを特徴とする請求項３に記載の半導体記憶装置。
5. 所定の動作モードにエントリしている場合、前記第１の回路は、前記アドレスが不良アドレスであれば前記通常メモリセルにアクセスしないことを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
6. 前記所定の動作モードには、少なくともリフレッシュモードが含まれていることを特徴とする請求項５に記載の半導体記憶装置。
7. 前記アドレスをプリデコードするプリデコーダと、
   前記プリデコーダにより生成されるプリデコード信号に基づき、前記第１及び第２の回路を制御するメインデコーダと、
   前記アドレスが不良アドレスであるか否かを判定する救済判定回路と、をさらに備え、
   前記メインデコーダ、前記プリデコーダ及び前記救済判定回路は、いずれも第１の方向を長手方向とする形状を有しており、
   前記プリデコーダ及び前記救済判定回路は、前記第１の方向に互いに隣接して配置されており、いずれも前記メインデコーダに対して平行に配置されていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体記憶装置。
8. 前記メインデコーダは、それぞれ前記第１及び第２の回路を制御する第１及び第２のメインワードドライバを複数備え、
   前記救済判定回路は、複数の前記第２のメインワードドライバにそれぞれ対応するヒューズセットを複数備え、
   対応する前記第２のメインワードドライバ及び前記ヒューズセットの前記第１の方向における位置は、ほぼ一致していることを特徴とする請求項７に記載の半導体記憶装置。
9. 前記第２のメインワードドライバと前記ヒューズセットとを接続する配線は、対応するメモリマット上に配置されていることを特徴とする請求項８に記載の半導体記憶装置。
10. 前記通常メモリセル及び前記冗長メモリセルを含むメモリセルアレイから読み出されたデータを増幅するアンプをさらに備え、
    前記アンプは、前記第１の方向を長手方向とする形状を有しており、前記メインデコーダに対して平行に配置されていることを特徴とする請求項７乃至９のいずれか一項に記載の半導体記憶装置。
11. 前記メモリセルアレイの少なくとも一部は、前記メインデコーダと前記アンプとの間に配置されていることを特徴とする請求項１０に記載の半導体記憶装置。
12. 前記通常メモリセル及び前記冗長メモリセルを含むメモリセルアレイから読み出されたデータを増幅するアンプをさらに備え、
    前記メインデコーダは、前記メモリセルアレイの前記第１の方向に延在する第１の辺に沿って配置されており、
    前記アンプは、前記メモリセルアレイの前記第１の辺と直交する第２の辺に沿って配置されていることを特徴とする請求項７乃至９のいずれか一項に記載の半導体記憶装置。
13. 前記プリデコーダ及び前記救済判定回路は、いずれも前記メインデコーダに隣接して配置されていることを特徴とする請求項１２に記載の半導体記憶装置。
14. 通常メモリセル及び不良のある前記通常メモリセルを置換するための冗長メモリセルを含む複数のメモリマットと、前記通常メモリセルにアクセスする第１の回路と、前記冗長メモリセルにアクセスする第２の回路とを備える半導体記憶装置の制御方法であって、
    アクセスが要求されたアドレスが不良アドレスであるか否かにかかわらず、前記第１の回路によって前記通常メモリセルにアクセスする第１のステップと、
    前記アドレスが不良アドレスである場合に、前記第２の回路によって前記アドレスが示す通常メモリセルとは異なるメモリマットに属する冗長メモリセルにアクセスする第２のステップと、を備え、
    前記第１及び第２のステップを並列に実行することを特徴とする半導体記憶装置の制御方法。
15. 前記アドレスが不良アドレスである場合に、前記通常メモリセルへのアクセスを中止させる第３のステップをさらに備えることを特徴とする請求項１４に記載の半導体記憶装置の制御方法。
16. 前記半導体記憶装置は、階層化されたメインワード線及びサブワード線を有しており、
    前記通常メモリセル又は前記冗長メモリセルは、対応する前記サブワード線の活性化により選択され、
    前記第３のステップは、前記サブワード線が活性化した後、センスアンプが活性化する前に行われることを特徴とする請求項１５に記載の半導体記憶装置の制御方法。
17. 請求項１乃至１２のいずれか一項に記載の半導体記憶装置において、不良アドレスが発生した場合、救済先として第１の数のメモリマットのいずれかを選択可能な第１のブロックと、不良アドレスが発生した場合、救済先として前記第１の数よりも少ない第２の数のメモリマットのいずれかを選択可能な第２のブロックに前記複数のメモリマットが分類された半導体記憶装置における不良アドレスの救済可否判定方法であって、
    前記第１のブロックに含まれる不良アドレスが前記第１の数以下であるか否かを判断するステップと、
    前記第２のブロックに含まれる不良アドレスが前記第２の数以下であるか否かを判断するステップと、を備えることを特徴とする不良アドレスの救済可否判定方法。
18. 前記複数のメモリマットは、冗長メモリセルを含まない通常メモリマットと、冗長メモリセルを含む冗長メモリマットとを有し、
    前記第１のブロックは、冗長メモリマット及び前記ビット線方向に隣接する片側のメモリマットが冗長メモリマットである通常メモリマットを含み、
    前記第２のブロックは、前記ビット線方向に隣接する両側のメモリマットが冗長メモリマットである通常メモリマットを含むことを特徴とする請求項１７に記載の不良アドレスの救済可否判定方法。

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