JP2000357396A - 不揮発性メモリ装置 - Google Patents
不揮発性メモリ装置Info
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- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 メモリワードへのアクセス時間が大幅に短縮
した行冗長性技術を有する不揮発性メモリを実現する。 【解決手段】 行及び列に配列したメモリセルを有し、
マトリックスセルの少なくとも１個のセクタ（１００）
と、アドレス信号をデコードすると共に行及び列をそれ
ぞれ起動させる行デコーダ（Ｄ）及び列デコーダと、冗
長性セルの少なくとも１個のセクタ（110)とを具え、前
記マトリックスセルのセクタの行を前記冗長性セルのセ
クタの行により置き換えることができる不揮発性メモリ
装置において、前記マトリックスセルのセクタ（１０
０）のための局部列デコーダ（Ｌ）と、前記冗長性セル
のセクタ（１１０）のための局部列デコーダ（Ｌ）とを
具え、これらマトリックスセル用の及び冗長性セル用の
局部列デコーダ（Ｌ）が、前記冗長性セルのセクタ（１
１０）の行が前記マトリックスセルのセクタ（１００）
の行と同時に起動されるように外部信号により制御され
ることを特徴とする
した行冗長性技術を有する不揮発性メモリを実現する。 【解決手段】 行及び列に配列したメモリセルを有し、
マトリックスセルの少なくとも１個のセクタ（１００）
と、アドレス信号をデコードすると共に行及び列をそれ
ぞれ起動させる行デコーダ（Ｄ）及び列デコーダと、冗
長性セルの少なくとも１個のセクタ（110)とを具え、前
記マトリックスセルのセクタの行を前記冗長性セルのセ
クタの行により置き換えることができる不揮発性メモリ
装置において、前記マトリックスセルのセクタ（１０
０）のための局部列デコーダ（Ｌ）と、前記冗長性セル
のセクタ（１１０）のための局部列デコーダ（Ｌ）とを
具え、これらマトリックスセル用の及び冗長性セル用の
局部列デコーダ（Ｌ）が、前記冗長性セルのセクタ（１
１０）の行が前記マトリックスセルのセクタ（１００）
の行と同時に起動されるように外部信号により制御され
ることを特徴とする
Description
【０００１】
【産業上の利用分野】本発明は不揮発性メモリ装置に関
するものである。特に、本発明は行冗長性を有する不揮
発性メモリ装置に関するものである。
するものである。特に、本発明は行冗長性を有する不揮
発性メモリ装置に関するものである。
【０００２】
【従来の技術】不揮発性半導体メモリ装置（ＥＰＲＯＭ
又はフラッシュメモリ）においては、メモリセルのマト
リックス中に含まれる全てのセルが種々の動作中（読
出、書込、消去）に正確に動作する必要がある。実際
に、不動作のセルが１個存在するだけでも（ビット故
障）メモリ装置全体が使用できなくなってしまう。この
ようなメモリセルの故障は、例えば互いに短絡した導電
層の存在、プロセスパラメータの変化、誘電体層の欠陥
のような技術プロセスに起因している。従って、メモリ
装置内においてビット故障を検出し訂正できる適当な方
策を利用し、メモリ装置の生産の歩留りを向上させる必
要がある。この目的のため、ビット故障の認識及び訂正
を行う回路策が用いられている。従来の用いられている
技術では、メモリマトリックスを構成するメモリセルに
加えて損傷しているメモリセルを置換する目的のメモリ
セルが用いられている。この冗長性セルと称されている
メモリセルは、デバイス内に既に存在する回路とは別の
回路により適切に制御される。特に、メモリを構築する
見地において、単一のビット故障が存在する場合におい
てもマトリックスの対応する行又は列に置き換わる冗長
性メモリセルで構成される行全体又は列全体をを用いる
必要がある。このように、故障訂正の容量と冗長処理回
路に必要とされるエリァとの間で調和を図る必要があ
る。
又はフラッシュメモリ）においては、メモリセルのマト
リックス中に含まれる全てのセルが種々の動作中（読
出、書込、消去）に正確に動作する必要がある。実際
に、不動作のセルが１個存在するだけでも（ビット故
障）メモリ装置全体が使用できなくなってしまう。この
ようなメモリセルの故障は、例えば互いに短絡した導電
層の存在、プロセスパラメータの変化、誘電体層の欠陥
のような技術プロセスに起因している。従って、メモリ
装置内においてビット故障を検出し訂正できる適当な方
策を利用し、メモリ装置の生産の歩留りを向上させる必
要がある。この目的のため、ビット故障の認識及び訂正
を行う回路策が用いられている。従来の用いられている
技術では、メモリマトリックスを構成するメモリセルに
加えて損傷しているメモリセルを置換する目的のメモリ
セルが用いられている。この冗長性セルと称されている
メモリセルは、デバイス内に既に存在する回路とは別の
回路により適切に制御される。特に、メモリを構築する
見地において、単一のビット故障が存在する場合におい
てもマトリックスの対応する行又は列に置き換わる冗長
性メモリセルで構成される行全体又は列全体をを用いる
必要がある。このように、故障訂正の容量と冗長処理回
路に必要とされるエリァとの間で調和を図る必要があ
る。
【０００３】メモリ装置において用いられる冗長性セル
の構成形式の選択（行冗長性、列冗長性、並びに行及び
列冗長性）は、固定された集積化技術プロセスに対する
マトリックス中に存在する欠陥の分布及び類似性に関す
る情報と基本的に関係する。
の構成形式の選択（行冗長性、列冗長性、並びに行及び
列冗長性）は、固定された集積化技術プロセスに対する
マトリックス中に存在する欠陥の分布及び類似性に関す
る情報と基本的に関係する。
【０００４】図１は、行冗長技術を用いるフラッシュ型
の不揮発性メモリの簡単化したアーキテクチャを示す。
このアーキテクチャは、一般的に行及び列として構成さ
れているセルマトリックス１と、行アドレスをデコード
するための行デコーダブロック２と、列アドレスをデコ
ードするための列デコーダブロック３と、読出回路（セ
ンス増幅器）を含む読出ブロック４と、出力バッファ５
とから構成される。限定するものではなく一例として、
アーキテクチャは全てのマトリックスセクタ中に等しく
分布するビット故障を訂正するための単一の冗長性セク
タ７を有するものとする。フラッシュメモリにおいて、
セルマトリックスは、予め固定した容量を有する種々の
ユニット又はセクタに分割される。セクタへの選択的な
アクセスは、セクタを行又は列により構築すると共に各
セクタのソースラインを物理的に分離することにより得
られる。第１の場合、列が全てのセクタにより共有さ
れ、セクタの選択は行アドレスを利用することにより行
われ、第２の場合においては行がセクタにより共有され
その選択は列アドレスにより行われる。さらに、全体行
（列）を用いて構成される階層構造、すなわち全体行が
単一セクタの局部ライン（列）が接続される全てのセク
タ中で共有され、選択されたセクタだけがイネーブルさ
れる階層構造として構成することも可能である。
の不揮発性メモリの簡単化したアーキテクチャを示す。
このアーキテクチャは、一般的に行及び列として構成さ
れているセルマトリックス１と、行アドレスをデコード
するための行デコーダブロック２と、列アドレスをデコ
ードするための列デコーダブロック３と、読出回路（セ
ンス増幅器）を含む読出ブロック４と、出力バッファ５
とから構成される。限定するものではなく一例として、
アーキテクチャは全てのマトリックスセクタ中に等しく
分布するビット故障を訂正するための単一の冗長性セク
タ７を有するものとする。フラッシュメモリにおいて、
セルマトリックスは、予め固定した容量を有する種々の
ユニット又はセクタに分割される。セクタへの選択的な
アクセスは、セクタを行又は列により構築すると共に各
セクタのソースラインを物理的に分離することにより得
られる。第１の場合、列が全てのセクタにより共有さ
れ、セクタの選択は行アドレスを利用することにより行
われ、第２の場合においては行がセクタにより共有され
その選択は列アドレスにより行われる。さらに、全体行
（列）を用いて構成される階層構造、すなわち全体行が
単一セクタの局部ライン（列）が接続される全てのセク
タ中で共有され、選択されたセクタだけがイネーブルさ
れる階層構造として構成することも可能である。
【０００５】メモリ装置のテスト工程中に欠陥セルが識
別される。欠陥セルが存在する場合、オンチィップ制御
回路によりマトリックスの行全体が冗長性行で置換さ
れ、最終のユーザに対して冗長性行へのアクセスを完全
に行えるようにする。この操作は、ＵＰＲＯＭ（消去不
能な書込可能なＲＯＭ）１０と称される不揮発性メモリ
セルにより欠陥を有する行のアドレスを永久に記憶する
ことにより構成される。この冗長性の行と関連するＵＰ
ＲＯＭセルは、テスト工程中に設定されたアドレスを永
久的に含むのに好適なレジスタとして構成される。この
ようにして、各メモリへのアクセスにおいて、選択され
た行アドレスは冗長性レジスタの内容と比較される必要
がある。各レジスタは行アドレスを記憶し、読出、書込
又は消去処理を実行する前に対応する冗長性行を選択す
ることができる。
別される。欠陥セルが存在する場合、オンチィップ制御
回路によりマトリックスの行全体が冗長性行で置換さ
れ、最終のユーザに対して冗長性行へのアクセスを完全
に行えるようにする。この操作は、ＵＰＲＯＭ（消去不
能な書込可能なＲＯＭ）１０と称される不揮発性メモリ
セルにより欠陥を有する行のアドレスを永久に記憶する
ことにより構成される。この冗長性の行と関連するＵＰ
ＲＯＭセルは、テスト工程中に設定されたアドレスを永
久的に含むのに好適なレジスタとして構成される。この
ようにして、各メモリへのアクセスにおいて、選択され
た行アドレスは冗長性レジスタの内容と比較される必要
がある。各レジスタは行アドレスを記憶し、読出、書込
又は消去処理を実行する前に対応する冗長性行を選択す
ることができる。
【０００６】セクタ当たり予め定めた数の行、すなわち
対応する行を置換することによりセクタ中の再生可能な
ビット故障の最大数に対して最大の訂正性能を達成する
ため、セクタ中の行の数に等しい数の冗長性の行を固定
する必要がある（１対１の対応関係）。実際に、この選
択は冗長管理回路の占める面積が大きくなるため欠点と
なる。従って、訂正の性能とシリコン基板上での占める
面積との調和を図るため、冗長性行の数はセクタ行の値
よりも小さなな値に固定する。このように、冗長性行
は、予め定めた数のセクタ行の組内の予め定めた行だけ
を置換することができる（従って、セクタ中の行と冗長
性行との間には多数対１個の対応関係が存在する）。こ
の選択により、マトリックスの全てのセクタに等しく分
布するビット故障を訂正することができる。
対応する行を置換することによりセクタ中の再生可能な
ビット故障の最大数に対して最大の訂正性能を達成する
ため、セクタ中の行の数に等しい数の冗長性の行を固定
する必要がある（１対１の対応関係）。実際に、この選
択は冗長管理回路の占める面積が大きくなるため欠点と
なる。従って、訂正の性能とシリコン基板上での占める
面積との調和を図るため、冗長性行の数はセクタ行の値
よりも小さなな値に固定する。このように、冗長性行
は、予め定めた数のセクタ行の組内の予め定めた行だけ
を置換することができる（従って、セクタ中の行と冗長
性行との間には多数対１個の対応関係が存在する）。こ
の選択により、マトリックスの全てのセクタに等しく分
布するビット故障を訂正することができる。
【０００７】従来のアーキテクチャを用いる場合、冗長
性の行はマトリックスセクタの同一の行デコーディング
信号によりプリデコードされる。この行デコードは行ア
ドレスの十分な数のビットを取り出し、行選択のＮｍ信
号（Ｐ０，Ｐ１，....ＰＮｍ−１）を発生する。従来技
術の技術デコーディングアーキテクチャにおいて、前述
したデコーディング信号により等しい数の選択トランジ
スタ（典型的には、ｎチャネルＭＯＳトランジスタ）が
イネーブルされその行を下流側に位置するプリデコーデ
ィングロジックに接続する。同様な方法により、冗長性
の行はＮｒ信号ＰＲｏ，ＰＲ１，....．ＰＲＮｒ−１に
より選択される。図２及び図３に示す２個のケースが発
生し、この場合階層的な行デコーディングとする。
性の行はマトリックスセクタの同一の行デコーディング
信号によりプリデコードされる。この行デコードは行ア
ドレスの十分な数のビットを取り出し、行選択のＮｍ信
号（Ｐ０，Ｐ１，....ＰＮｍ−１）を発生する。従来技
術の技術デコーディングアーキテクチャにおいて、前述
したデコーディング信号により等しい数の選択トランジ
スタ（典型的には、ｎチャネルＭＯＳトランジスタ）が
イネーブルされその行を下流側に位置するプリデコーデ
ィングロジックに接続する。同様な方法により、冗長性
の行はＮｒ信号ＰＲｏ，ＰＲ１，....．ＰＲＮｒ−１に
より選択される。図２及び図３に示す２個のケースが発
生し、この場合階層的な行デコーディングとする。
【０００８】Ｎｍ＞Ｎｒの場合、セクタ２１０の各冗長
性行はマトリックスセクタ２００のＮｍ／Ｎｒ行のグル
ープ１０により共有され、冗長性行の選択信号はライン
１０の少なくとも１個の行が起動する場合だけ起動し、
従ってＰＲ０＝Ｐ０又はＰ１又はＰ２....又はＰ（Ｎｍ
／Ｎｒ−１）となる（図２）。
性行はマトリックスセクタ２００のＮｍ／Ｎｒ行のグル
ープ１０により共有され、冗長性行の選択信号はライン
１０の少なくとも１個の行が起動する場合だけ起動し、
従ってＰＲ０＝Ｐ０又はＰ１又はＰ２....又はＰ（Ｎｍ
／Ｎｒ−１）となる（図２）。
【０００９】Ｎｍ＝Ｎｒの場合、マトリックスセクタ２
００の行及びセクタ２１０の行は共に同一の信号により
デコードされるので、マトリックスセクタ２００の単一
の行はセクタ２１０の各冗長性の行と関連し、従って例
えばＰＲ０＝Ｐ０となる（図３）。この方法により最大
の訂正性能を発揮することができる。
００の行及びセクタ２１０の行は共に同一の信号により
デコードされるので、マトリックスセクタ２００の単一
の行はセクタ２１０の各冗長性の行と関連し、従って例
えばＰＲ０＝Ｐ０となる（図３）。この方法により最大
の訂正性能を発揮することができる。
【００１０】行冗長性技術を利用するフラッシュメモリ
アーキテクチャにおいて、従来技術の解決策によれば、
冗長性のセル及びマトリックスのセルは同一のビットラ
インを共有する。冗長性セルは専用のセクタとして又は
各マトリックスセクタ内に分布したものとして実現する
ことができる。さらに、冗長性セルは、これらのセルが
関連するマトリックス行のうちの１つの行と電気的に順
次共有されるべきソースラインを共有する。フラッシュ
メモリのアーキテクチャにおいては、冗長性セルは関連
する１つのセクタと同時にキャンセルされる必要がある
ため、この条件は必須のものである。
アーキテクチャにおいて、従来技術の解決策によれば、
冗長性のセル及びマトリックスのセルは同一のビットラ
インを共有する。冗長性セルは専用のセクタとして又は
各マトリックスセクタ内に分布したものとして実現する
ことができる。さらに、冗長性セルは、これらのセルが
関連するマトリックス行のうちの１つの行と電気的に順
次共有されるべきソースラインを共有する。フラッシュ
メモリのアーキテクチャにおいては、冗長性セルは関連
する１つのセクタと同時にキャンセルされる必要がある
ため、この条件は必須のものである。
【００１１】行冗長性技術を利用するアーキテクチャに
おけるメモリワードのアクセス時間は、この技術を用い
ないメモリアーキテクチャにより得られるアクセス時間
よたも一層長くなる。このアクセス時間は、例えば物理
的な実現に起因する理想に反する効果により生ずる相互
接続線に沿う信号伝搬の遅延及並びに行アドレスと冗長
性行の順次選択とを比較するのに必要な時間に依存す
る。
おけるメモリワードのアクセス時間は、この技術を用い
ないメモリアーキテクチャにより得られるアクセス時間
よたも一層長くなる。このアクセス時間は、例えば物理
的な実現に起因する理想に反する効果により生ずる相互
接続線に沿う信号伝搬の遅延及並びに行アドレスと冗長
性行の順次選択とを比較するのに必要な時間に依存す
る。
【００１２】図４は、行冗長性を有しない場合の外部ア
ドレスとの交換に基づいて評価したメモリのワードへの
アクセスの時間線図を示す。アクセス時間は、アドレス
信号の収集（バッファイン）と、行アドレス及び列アド
レスのデコーディング（デコーディング）と、選択した
ワード線のプリチャージィング（ワード線プリチャージ
ィング）及び選択した列ラインのプリチャージィング
（ビットラインプリチャージィング）と、セル内容の順
次読出（センシング）とを含む。データはバッファアウ
トにより出力に転送される。
ドレスとの交換に基づいて評価したメモリのワードへの
アクセスの時間線図を示す。アクセス時間は、アドレス
信号の収集（バッファイン）と、行アドレス及び列アド
レスのデコーディング（デコーディング）と、選択した
ワード線のプリチャージィング（ワード線プリチャージ
ィング）及び選択した列ラインのプリチャージィング
（ビットラインプリチャージィング）と、セル内容の順
次読出（センシング）とを含む。データはバッファアウ
トにより出力に転送される。
【００１３】図５に示す行冗長性の場合、予め定めた時
間がかかるため（ＵＰＲＯＭの評価）アクセス時間は一
層長くなり、従ってワード線プリチャージィングを行う
前に選択した行に対する冗長性の条件を決定することが
内部回路について必要となる。
間がかかるため（ＵＰＲＯＭの評価）アクセス時間は一
層長くなり、従ってワード線プリチャージィングを行う
前に選択した行に対する冗長性の条件を決定することが
内部回路について必要となる。
【００１４】
【発明が解決しようとする課題】従来技術の方策は、外
部から課せられる各アドレス変化に対する単一行（当該
単一行が冗長性でない場合には選択された行、或いはそ
の反対の場合には冗長性の行）のプリチャージィングを
行うことである。この読出技術は、同一のビットライン
中の２個のセルの同時選択を回避する列共有の条件の結
果である。この理由により、従来のアーキテクチャを用
いる場合、アクセス時間に課せられる結果として列をリ
チャージィングする前に冗長性のために待機する必要が
ある。
部から課せられる各アドレス変化に対する単一行（当該
単一行が冗長性でない場合には選択された行、或いはそ
の反対の場合には冗長性の行）のプリチャージィングを
行うことである。この読出技術は、同一のビットライン
中の２個のセルの同時選択を回避する列共有の条件の結
果である。この理由により、従来のアーキテクチャを用
いる場合、アクセス時間に課せられる結果として列をリ
チャージィングする前に冗長性のために待機する必要が
ある。
【００１５】上述した従来技術の欠点より、本発明の目
的は、メモリワードへのアクセス時間が現在の不揮発性
メモリよりも大幅に短縮された行冗長性技術を用いた不
揮発性メモリを実現することにある。
的は、メモリワードへのアクセス時間が現在の不揮発性
メモリよりも大幅に短縮された行冗長性技術を用いた不
揮発性メモリを実現することにある。
【００１６】
【課題を解決する手段】本発明によれば、この目的は、
行及び列に配列したメモリセルを有し、マトリックスセ
ルの少なくとも１個のセクタと、アドレス信号をデコー
ドすると共に行及び列をそれぞれ起動させる行デコーダ
及び列デコーダと、冗長性セルの少なくとも１個のセク
タとを具え、前記マトリックスセルのセクタの行を前記
冗長性セルのセクタの行により置き換えることができる
不揮発性メモリ装置において、前記マトリックスセルの
セクタのための局部列デコーダと、前記冗長性セルのセ
クタのための局部列デコーダとを具え、これらマトリッ
クスセル用の及び冗長性セル用の局部列デコーダが、前
記冗長性セルのセクタの行が前記マトリックスセルのセ
クタの行と同時に起動されるように外部信号により制御
されることを特徴とする不揮発性メモリ装置により達成
される。
行及び列に配列したメモリセルを有し、マトリックスセ
ルの少なくとも１個のセクタと、アドレス信号をデコー
ドすると共に行及び列をそれぞれ起動させる行デコーダ
及び列デコーダと、冗長性セルの少なくとも１個のセク
タとを具え、前記マトリックスセルのセクタの行を前記
冗長性セルのセクタの行により置き換えることができる
不揮発性メモリ装置において、前記マトリックスセルの
セクタのための局部列デコーダと、前記冗長性セルのセ
クタのための局部列デコーダとを具え、これらマトリッ
クスセル用の及び冗長性セル用の局部列デコーダが、前
記冗長性セルのセクタの行が前記マトリックスセルのセ
クタの行と同時に起動されるように外部信号により制御
されることを特徴とする不揮発性メモリ装置により達成
される。
【００１７】本発明により、メモリワードへのアクセス
時間が、現在の不揮発性メモリに比べて相当短縮された
行冗長性を利用する不揮発性メモリを実現することが可
能になる。
時間が、現在の不揮発性メモリに比べて相当短縮された
行冗長性を利用する不揮発性メモリを実現することが可
能になる。
【００１８】本発明の構成及び作用効果は、添付した図
面に一例として図示した実施例の詳細な説明から明らか
にする。
面に一例として図示した実施例の詳細な説明から明らか
にする。
【００１９】
【発明の実施の形態】添付図面特に図７を参照するに、
本発明の実施例による行冗長性方法を用いるフラッシュ
メモリアーキテクチャの詳細を示す。図７において、マ
トリックスセクタ１００及び専用セクタ１１０として構
成した予め定めた数の冗長性の行を示す。このメモリア
ーキテクチャはマトリックスセクタ及び冗長性セクタ１
１０の両方に対する局部列デコーダを用いる。このメモ
リアーキテクチャは階層構造の行及び列構成を用い、従
って図７はデコーダＤに接続した適当な２個の全体行Ｗ
Ｌ０，ＷＬ１を示し、このデコーダは行アドレス及び２
個の全体列ＭＢＬ０，ＭＢＬ１をデコードする。４個の
局部列ＬＢＬ０〜ＬＢＬ３は全体列ＭＢＬ０，ＭＢＬ１
に接続する。局部列は、選択されたセクタに対応する信
号ＭＡＴＲＩＸＳＥＣＴ，ＲＥＤＳＥＣＴにより条件付
けられた適当な列デコーダＬによりデコードされる。こ
の局部列デコーダＬは、図面上図示されていない適当な
全体行デコーダからの信号ＹＯ０〜ＹＯ３をデコードす
る。このセクタ選択信号は図示されていないデコーディ
ングロジックにより外部信号から得られる。行デコーデ
ィング信号はマトリックスセクタ１００及び冗長性セク
タ１１０の両方により共有される。この構成において、
各セクタ行は、同一のプリデコーディング信号に対応す
る冗長性行によってだけ置き換えることができる。マト
リックスセクタ行のデコーディング信号の数は冗長性行
のデコーディング信号の数よりも一般的に多く、Ｎｍ＞
Ｎｒであり、或いは予め定めた数の冗長性行についての
訂正性能を最大にするためマトリックスセクタ行のデコ
ーディング信号の数は冗長性行の選択信号の数に等しく
することができ、Ｎｍ＝Ｎｒとする。
本発明の実施例による行冗長性方法を用いるフラッシュ
メモリアーキテクチャの詳細を示す。図７において、マ
トリックスセクタ１００及び専用セクタ１１０として構
成した予め定めた数の冗長性の行を示す。このメモリア
ーキテクチャはマトリックスセクタ及び冗長性セクタ１
１０の両方に対する局部列デコーダを用いる。このメモ
リアーキテクチャは階層構造の行及び列構成を用い、従
って図７はデコーダＤに接続した適当な２個の全体行Ｗ
Ｌ０，ＷＬ１を示し、このデコーダは行アドレス及び２
個の全体列ＭＢＬ０，ＭＢＬ１をデコードする。４個の
局部列ＬＢＬ０〜ＬＢＬ３は全体列ＭＢＬ０，ＭＢＬ１
に接続する。局部列は、選択されたセクタに対応する信
号ＭＡＴＲＩＸＳＥＣＴ，ＲＥＤＳＥＣＴにより条件付
けられた適当な列デコーダＬによりデコードされる。こ
の局部列デコーダＬは、図面上図示されていない適当な
全体行デコーダからの信号ＹＯ０〜ＹＯ３をデコードす
る。このセクタ選択信号は図示されていないデコーディ
ングロジックにより外部信号から得られる。行デコーデ
ィング信号はマトリックスセクタ１００及び冗長性セク
タ１１０の両方により共有される。この構成において、
各セクタ行は、同一のプリデコーディング信号に対応す
る冗長性行によってだけ置き換えることができる。マト
リックスセクタ行のデコーディング信号の数は冗長性行
のデコーディング信号の数よりも一般的に多く、Ｎｍ＞
Ｎｒであり、或いは予め定めた数の冗長性行についての
訂正性能を最大にするためマトリックスセクタ行のデコ
ーディング信号の数は冗長性行の選択信号の数に等しく
することができ、Ｎｍ＝Ｎｒとする。
【００２０】冗長性セルのソースラインは相互に接続す
ると共に図示されていないセレクタ回路により電源に電
気的に接続する。
ると共に図示されていないセレクタ回路により電源に電
気的に接続する。
【００２１】図６において、本発明におけるワードへの
アクセスの時間線図を示す。従来技術とは異なり、行及
び列のアドレスのデコーディングに続く工程において、
アドレスされたメモリ行のプリチャージング（ワード線
プリチャージング）及び対応する冗長性行のプリチャー
ジング（ＵＰＲＯＭの評価）の両方を同時に行う。これ
は可能なものである。この理由は、マトリックスセクタ
１００及び冗長性セクタ１１０は同一のビット線を共有
しないからである。対応する冗長性行は、マトリックス
の行と関連しマトリックスラインに欠陥がある場合にマ
トリックス行と置き換えられる行を表す。マトリックス
セル又は対応する冗長性セルの選択は、冗長性ロジック
回路が必要とする時間の最終端においてだけ列を選択す
ることにより行われる。このようにして、プリチャージ
ングが、アドレスとＵＰＲＯＭレジスタの内容とを比較
しながら同時に行われるので、その行は比較のエンドに
おいて読出操作を実行するために必要な値に既にプリチ
ャージされることになる。
アクセスの時間線図を示す。従来技術とは異なり、行及
び列のアドレスのデコーディングに続く工程において、
アドレスされたメモリ行のプリチャージング（ワード線
プリチャージング）及び対応する冗長性行のプリチャー
ジング（ＵＰＲＯＭの評価）の両方を同時に行う。これ
は可能なものである。この理由は、マトリックスセクタ
１００及び冗長性セクタ１１０は同一のビット線を共有
しないからである。対応する冗長性行は、マトリックス
の行と関連しマトリックスラインに欠陥がある場合にマ
トリックス行と置き換えられる行を表す。マトリックス
セル又は対応する冗長性セルの選択は、冗長性ロジック
回路が必要とする時間の最終端においてだけ列を選択す
ることにより行われる。このようにして、プリチャージ
ングが、アドレスとＵＰＲＯＭレジスタの内容とを比較
しながら同時に行われるので、その行は比較のエンドに
おいて読出操作を実行するために必要な値に既にプリチ
ャージされることになる。
【００２２】次に、外乱効果を制限するため、用いられ
ない行の選択解除を行う。実際には、選択されたマトリ
ックス行（又は、冗長性の行）が有効に冗長にされた場
合これらの行の放電を行う。図８及び図９において、冗
長にされたマトリックス行に対するワード線及びビット
線電圧の時間線図を示し（図８）、冗長にされないマト
リックス行のワード線及びビット線電圧の時間線図を示
す（図９）。
ない行の選択解除を行う。実際には、選択されたマトリ
ックス行（又は、冗長性の行）が有効に冗長にされた場
合これらの行の放電を行う。図８及び図９において、冗
長にされたマトリックス行に対するワード線及びビット
線電圧の時間線図を示し（図８）、冗長にされないマト
リックス行のワード線及びビット線電圧の時間線図を示
す（図９）。
【図１】 従来のフラッシュ型の不揮発性メモリ装置の
線図である。
線図である。
【図２】 従来の冗長性方法による行を示す線図であ
る。
る。
【図３】 本発明による冗長性方法による行を示す線図
である。
である。
【図４】 行冗長性が存在しない場合のメモリワードへ
のアクセス時間を示す時間線図である。
のアクセス時間を示す時間線図である。
【図５】 行冗長性がある場合の従来技術によるメモリ
ワードへのアクセス時間を示す時間線図である。
ワードへのアクセス時間を示す時間線図である。
【図６】 行冗長性がある場合の本発明によるメモリワ
ードへのアクセス時間を示す時間線図である。
ードへのアクセス時間を示す時間線図である。
【図７】 本発明の実施例によるメモリアーキテクチャ
の詳細を示す線図である。
の詳細を示す線図である。
【図８】 冗長性が形成されたマトリックスの場合の本
発明によるワード線の電圧を示す時間線図である。
発明によるワード線の電圧を示す時間線図である。
【図９】 冗長性が形成されていないマトリックスの場
合の本発明によるワード線の電圧を示す時間線図であ
る。
合の本発明によるワード線の電圧を示す時間線図であ
る。
１００ マトリックスセクタ １１０ 冗長性セクタ Ｄ デコーダ Ｌ 列デコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレッサンドロ マンストレッタ イタリア国 パヴィア 27043 ブローニ ヴィア エセグィティ 31 (72)発明者 リノ ミケローニ イタリア国 コモ 22078 トゥラーテ ヴィア ルイニ 11
Claims (7)
- 【請求項１】 行及び列に配列したメモリセルを有し、
マトリックスセルの少なくとも１個のセクタ（１００）
と、アドレス信号をデコードすると共に行及び列をそれ
ぞれ起動させる行デコーダ（Ｄ）及び列デコーダと、冗
長性セルの少なくとも１個のセクタ（110)とを具え、前
記マトリックスセルのセクタの行を前記冗長性セルのセ
クタの行により置き換えることができる不揮発性メモリ
装置において、 前記マトリックスセルのセクタ（１００）のための局部
列デコーダ（Ｌ）と、前記冗長性セルのセクタ（１１
０）のための局部列デコーダ（Ｌ）とを具え、これらマ
トリックスセル用の及び冗長性セル用の局部列デコーダ
（Ｌ）が、前記冗長性セルのセクタ（１１０）の行が前
記マトリックスセルのセクタ（１００）の行と同時に起
動されるように外部信号により制御されることを特徴と
する不揮発性メモリ装置。 - 【請求項２】 全体行（ＷＬ０，ＷＬ１）及び全体列
（ＭＢＬ０，ＭＢＬ１）を具え、全体列（ＭＢＬ０，Ｍ
ＢＬ１）が、前記局部列デコーダ（Ｌ）によりデコード
される局部列（ＬＢＬ０〜ＬＢＬ３）に接続されている
ことを特徴とする請求項１に記載の不揮発性メモリ装
置。 - 【請求項３】 前記列デコーダ（Ｌ）が、全体列デコー
ダからの信号（ＹＯ０〜ＹＯ３）をデコードすることを
特徴とする請求項２に記載の不揮発性メモリ装置。 - 【請求項４】 前記マトリックスセルのセクタ（１０
０）の行デコーディング信号の数を前記冗長性セルのセ
クタ（１１０）の行デコーディング信号の数に等しく
し、不揮発性メモリ装置の訂正性能を最大にしたことを
特徴とする請求項３に記載の不揮発性メモリ装置。 - 【請求項５】 前記マトリックスセルのセクタ（１０
０）の行デコーディング信号の数を前記冗長性セルのセ
クタ（１１０）の行デコーディング信号の数よりも多く
したことを特徴とする請求項３に記載の不揮発性メモリ
装置。 - 【請求項６】 前記マトリックスセルのセクタ（１０
０）の行と前記冗長性セルのセクタ（１１０）の行とが
同一のデコーディング信号を有することを特徴とする請
求項４又は５に記載の不揮発性メモリ装置。 - 【請求項７】 前記マトリックスセルのセクタ（１０
０）の列デコーダ（Ｌ）及び前記冗長性セルセクタ（１
１０）の列デコーダ（Ｌ）が適当な回路からの信号（Ｍ
ＡＴＲＩＸＳＥＣＴ，ＲＥＤＳＥＣＴ）により調整され
ることを特徴とする請求項６に記載の不揮発性メモリ装
置。
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- 1999-05-12 DE DE69909969T patent/DE69909969D1/de not_active Expired - Lifetime
-
2000
- 2000-05-12 JP JP2000139757A patent/JP4757978B2/ja not_active Expired - Fee Related
- 2000-05-12 US US09/570,332 patent/US6301152B1/en not_active Expired - Lifetime
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