JPH0380500A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体記憶装置に関し、特に、半導体記憶装置
に於いて欠陥メモリセルを救済するための構成の改良に
関する。

（従来の技術） 半導体記憶装置に於いては、製造時に僅かな欠陥メモリ
セルが発生することを避けるのは容易なことではない。

このため、半導体記憶装置には通常、欠陥メモリセルを
救済するための冗長メモリセルを含む冗長回路が設けら
れる 第３図に従来の半導体記憶装置の一例を模式的に示す。

半導体記憶装置に於いては様々な理由からメモリセルを
複、数のブロックにまとめることが行われるが、第３図
の半導体記憶装置ではロウデコーダ１０２に隣接して２
個のメモリセルブロック１０１．１０３が設けられてい
る。メモリセルブロック１０１．１０３のそれぞれは複
数のメモリセル列を有している。メモリセルブロック１
０１及び１０３にそれぞれ対応してコラムデコーダ１０
６及び１０７が配設されている。コラムデコ−ダ１０６
．１０７は、入力されるアドレス（図示せず）に応じて
、対応するメモリセルブロックの複数のメモリセル列を
選択する。このようにコラムデコーダによって複数のメ
モリセル列がｉｆｆ択される方式を、以下では「インタ
ーリーブ」方式と称する。コラムデコーダ１０６．１０
７によって選択されたメモリセル列から出力されるデー
タは、センスアンプ１１０及び出力回路１１１を経て外
部へ出力される。

従来では、第３図に示すように、冗長メモリセルフロッ
ク１０４．１０５がメモリセルブロック１０１．１０３
に１対ｌに対応して設けられている。メモリセルブロッ
ク１０１に欠陥メモリセルが存在する場合には、その欠
陥メモリセルを含むメモリセル列及びそのメモリセル列
と同時に選択されるメモリセル列は、冗長メモリセルブ
ロック１０４内のメモリセル列で代替される。メモリセ
ルブロック１０３内の欠陥メモリセルは、冗長メモリセ
ルブロック１０５内の冗長メモリセルによって救済され
る。冗長メモリセルブロック１０４及び１０５の冗長メ
モリセル列の内のコラムデコーダ１０８及び１０９によ
ってそれぞれ選択された冗長メモリセル列から出力され
るデータは、センスアンプ１１０に入力される。

（発明が解決しようとする課題） 上述したようなインターリーブ方式を採用した従来の半
導体記憶装置では、正規のメモリセルブロック１０１．
１０３の出力及び冗長メモリセルフロック１０４．１０
５の出力が同一のセンスアンプ１１０に入力されている
ため、各冗長メモリセルブロックは、少なくともコラム
デコーダ１０６又は１０７によって選択されるメモリセ
ル列の数と同数の冗長メモリセル列を包含する必要があ
った。

従って、冗長メモリセルブロック１０４．１゜５を含む
冗長回路によってチップ上の大きな面積が占有され、チ
ップ面積が大きくなるという問題が生じていた。又、従
来の半導体記憶装置では冗長メモリセルブロック用のコ
ラムデコーダ１０８．１０９が必須であったので、それ
らのコラムデコーダ１０８．１０９によってアクセス時
間が長くなるという問題もあった。

本発明はこのような現状に鑑みてなされたものであって
、その目的とするところは、インターリーブ方式を採用
する場合に於いても従来よりも極めて少ない冗長メモリ
セル列を備えるだけで欠陥メモリセルの救済を行うこと
ができ、必要とするチップ面積が従来のものよりも小さ
くて済む半導体記憶装置を提供することにある。

（課題を解決するための手段） 本発明の半導体記憶装置は、複数のメモリセル列を有す
る少なくとも１個のメモリセルブロックと、少なくとも
１個の冗長メモリセル列を有する冗長メモリセルブロッ
クと、該メモリセルブロックのメモリセル列の内の複数
個のメモリセル列を選択するコラムデコーダと、該コラ
ムデコーダによって選択されたメモリセル列から出力さ
れるデータを増幅するセンスアンプ群と、該冗長メモリ
セルブロックから出力されるデータを増幅する冗長メモ
リセル用センスアンプと、該センスアンプ群の内の任意
のセンスアンプの出力を該冗長メモリセル用センスアン
プの出力で置き換えることができる置換手段とを備えて
おり、そのことにより上記目的が達成される。

本発明の半導体記憶装置の一構成例を第１図に示す。第
１図の半導体記憶装置では、ロウデコーダ２に隣接して
２個のメモリセルブロック１，３が設けられているが、
メモリセルブロックの数は任意である。コラムデコーダ
５及び６は、メモリセルブロック１及び３のメモリセル
列の内のｎ個のメモリセル列をそれぞれ選択する。コラ
ムデコーダ５及び６によって選択されたメモリセル列の
出力データはセンスアンプ８に与えられる。

メモリセルブロック１に隣接して冗長メモリセルブロッ
ク４が配設されている。冗長メモリセルブロック４の冗
長メモリセル列の内の冗長メモリセル用コラムデコーダ
７によって選択された冗長メモリセル列から出力される
データは、冗長メモリセル用センスアンプ９に与えられ
る。冗長メモリセル用コラムデコーダ７は必須ではなく
、例えば冗長メモリセルブロック４に含まれる冗長メモ
リセル列が１個である場合には冗長メモリセル用コラム
デコーダ７を設ける必要はない。

センスアンプ８のｎ個の出力及び冗長メモリセル用セン
スアンプ９の出力は置換手段１０に入力される。置換手
段１０は、センスアンプ８のｎ個の出力の内の任意の出
力を冗長メモリセル用センスアンプ９の出力で置き換え
ることができる。置換が行われた場合には、置換された
センスアンプ８の出力の代わりに冗長メモリセル用セン
スアンプ９の出力が置換手段１０を介して出力回路１１
に与えられる。置換されなかったセンスアンプ８の出力
は、そのまま出力回路１１に与えられる。

従って、メモリセルブロック１又は３の内の選択された
メモリセル列に欠陥メモリセルが含まれている場合に、
該欠陥メモリセルを含むメモリセル列に対応するセンス
アンプ８の出力のみを冗長メモリセル用センスアンプ９
の出力で置き換えることによって、欠陥メモリセルの救
済が行われる。

従来では冗長メモリセルブロック４は少なくともセンス
アンプ８の並列出力数ｎと同数の冗長メモリセル列を有
する必要があったが、本発明の半導体記憶装置では、救
済すべき欠陥メモリセル数に見合った数の冗長メモリセ
ル列が設けられていればよく、最低限必要な冗長メモリ
セル列の数は１である。

尚、冗長回路が使用された場合に冗長メモリセルブロッ
ク４を選択するようにロウデコーダ２を制御するための
信号が置換手段１０から出力されている。

（実施例） 本発明を実施例について以下に説明する。

第２図に本発明の一実施例を模式的に示す。本実施例は
８ビツトのデータを並列に出力するインターリーブ方式
の半導体記憶装置である。又、冗長メモリセルブロック
２４は１個の冗長メモリセル列を有している。

ロウデコーダ２２に隣接して２個のメモリセルブロック
２１及び２３が配設されている。コラムデコーダ２５及
び２６は、メモリセルブロック２１及び２３に含まれる
メモリセル列の中からそれぞれ８個のメモリセル列を選
択する。コラムデコーダ２５．２６によって選択された
メモリセル列から出力される８個のデータは、センスア
ンプ２８１〜２８８の内の対応するセンスアンプに入力
される。センスアンプ２８１〜２８８の出力端には置換
回路４０内のトランスファゲート３０１〜３０Ｂがそれ
ぞれ接続されている。置換回路４ｏには他に、８個のト
ランスファゲート３１１〜３１８，８個のインバータ３
２１〜３２ｓ、８本のラインｌ１０１〜ｌ１０ｅを有す
るＩ１０バス３３、及び制御回路３４が含まれている。

トランスファゲート３０１〜３０．の１番目（１＝１〜
８）のトランスファゲート３０１の出力端はＩ１０バス
３３の１番目のラインＩ　／　Ｏ＋及び出力回路３５１
〜３５８の１番目の出力回路３５１に接続されている。

冗長メモリセルブロック２４の出力は冗長メモリセル用
センスアンプ２９に入力される。センスアンプ２９の出
力側には８個のトランスファゲート３１１〜３１ｇが配
設されている。センスアンプ２９から８個のトランスフ
ァゲート３１１〜３１ｇへは、同一のデータが出力され
る。１番目（１＝１〜８）のトランスファゲート３１＋
の出力端は、Ｉ１０バス３３のｉ番目のラインエ１０１
に接続されている。

トランスファゲート３０．〜３０８のゲート端子には、
制御回路３４に接続されているセンスアンプ選択信号線
３６１〜３６８がそれぞれ接続されている。ｉ番目（Ｉ
＝１〜８）のセンスアンプ選択信号線３６＋はまた、１
番目のインバータ３２１の入力端に接続されている。１
番目のインバータ３２１の出力端は、センスアンプ２９
に接続されている１番目のトランスファゲート３１１の
ゲート端子に接続されている。

１番目のセンスアンプ２８＋に対応するメモリセル列に
欠陥メモリセルが含まれているとして、本実施例の動作
を説明する。

欠陥メモリセルを含むメモリセル列がコラムデコーダ２
５又は２６によって選択された場合には、制御回路３４
は、トランスファゲート３０１に接続されているセンス
アンプ選択信号線３６１上の信号をローレベルにし、ト
ランスファゲート３０１をオフさせる。他のトランスフ
ァゲート３０２〜３０ｓに接続されているセンスアンプ
選択信号線３６２〜３６８上の信号はハイレベルにされ
、トランスファゲート３０２〜３０８はオンする。従っ
て、センスアンプ２８１の出力データは、トランスファ
ゲート３０１によって遮断され、他のセンスアンプ２８
２〜２８８の出力データは出力回路３５２〜３５８にそ
れぞれ入力される。

上記センスアンプ選択信号線３６１〜３６ｓ上の信号は
インバータ３２１〜３２８によってそれぞれ反転させら
れるので、冗長メモリセル用センスアンプ２９に接続さ
れているトランスファゲートの内、トランスフ１ゲート
３１１のみがオンし、他のトランスファゲート３１２〜
３１８はオフする。従って、冗長メモリセル用センスア
ンプ２９の出力データは、トランスフ１ゲート３１１を
介してＩ１０バス３３のラインＩ１０．に伝達され、そ
の結果、出力回路３５１に入力される。

このようにして、センスアンプ２８１の出力が冗長メモ
リセル用センスアンプ２９の出力で置き換えられ、欠陥
メモリセルを含むメモリセル列のみが、冗長メモリセル
ブロック２４の冗長メモリセル列によって救済される。

（発明の効果） 本発明によれば、従来に比較して格段に少ない冗長メモ
リセル列を備えることによって欠陥メモリセルの救済を
行うことができ、必要とするチップ面積が小さくて済む
半導体記憶装置が提供される。本発明の半導体記憶装置
では、冗長メモリセルプロ・ｙりが１個の冗長メモリセ
ル列を有する場合には冗長メモリセル用コラムデコーダ
は必要でなく、その分アクセス時間が短縮される。

４　　　　　の　　　な号　Ｈ 第１図は本発明の半導体記憶装置の一構成例を示すブロ
ック図、第２図は本発明の一実施例を模式的に示す図、
第３図は従来の半導体記憶装置の一例のブロック図であ
る。

１．３・・・メモリセルブロック、４・・・冗長メモリ
セルブロック、５．６・・・コラムデコーダ、８・・・
センスアンプ、９・・・冗長メモリセル用センスアンプ
、ｌＯ・・・置換手段、１１・・・出力回路。

以上

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリセル列を有する少なくとも１個のメモ
   リセルブロックと、 少なくとも１個の冗長メモリセル列を有する冗長メモリ
   セルブロックと、 該メモリセルブロックのメモリセル列の内の複数個のメ
   モリセル列を選択するコラムデコーダと、該コラムデコ
   ーダによって選択されたメモリセル列から出力されるデ
   ータを増幅するセンスアンプ群と、 該冗長メモリセルブロックから出力されるデータを増幅
   する冗長メモリセル用センスアンプと、該センスアンプ
   群の内の任意のセンスアンプの出力を該冗長メモリセル
   用センスアンプの出力で置き換えることができる置換手
   段と を備えた半導体記憶装置。