JPH04254998A - 半導体メモリ用冗長回路 - Google Patents
半導体メモリ用冗長回路Info
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- JPH04254998A JPH04254998A JP3014644A JP1464491A JPH04254998A JP H04254998 A JPH04254998 A JP H04254998A JP 3014644 A JP3014644 A JP 3014644A JP 1464491 A JP1464491 A JP 1464491A JP H04254998 A JPH04254998 A JP H04254998A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 230000002950 deficient Effects 0.000 claims description 26
- 230000007547 defect Effects 0.000 abstract description 5
- 238000003491 array Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ用冗長回路
に関し、特に不良のメモリセルを冗長メモリセルで置換
し半導体メモリを救済する半導体メモリ用冗長回路に関
する。
に関し、特に不良のメモリセルを冗長メモリセルで置換
し半導体メモリを救済する半導体メモリ用冗長回路に関
する。
【０００２】
【従来の技術】従来の半導体メモリ用冗長回路は、一例
として図３に示すように、それぞれ複数の冗長メモリセ
ルを備え通常のメモリセルアレイに不良のメモリセルが
存在しこの不良のメモリセルを含むアドレスが選択され
たときこの不良のメモリセルを含むアドレスに代って選
択使用される複数の冗長アレイ回路３１〜３４と、それ
ぞれ複数のプログラミング素子を備えて各冗長アレイ回
路３１〜３４と対応して設けられ前記不良のメモリセル
を含むアドレスに従ってプログラミング素子をプログラ
ミングしこの不良のメモリセルを含むアドレスが入力さ
れたとき冗長アレイ選択信号Ｓ１１〜Ｓ１４を出力して
冗長アレイ回路３１〜３４のうちの１つを選択する複数
の冗長デコード回路１１〜１４とを有する構成となって
いた。
として図３に示すように、それぞれ複数の冗長メモリセ
ルを備え通常のメモリセルアレイに不良のメモリセルが
存在しこの不良のメモリセルを含むアドレスが選択され
たときこの不良のメモリセルを含むアドレスに代って選
択使用される複数の冗長アレイ回路３１〜３４と、それ
ぞれ複数のプログラミング素子を備えて各冗長アレイ回
路３１〜３４と対応して設けられ前記不良のメモリセル
を含むアドレスに従ってプログラミング素子をプログラ
ミングしこの不良のメモリセルを含むアドレスが入力さ
れたとき冗長アレイ選択信号Ｓ１１〜Ｓ１４を出力して
冗長アレイ回路３１〜３４のうちの１つを選択する複数
の冗長デコード回路１１〜１４とを有する構成となって
いた。
【０００３】冗長デコード回路１１〜１４は具体的には
図４に示すような構成となっており、不良のメモリセル
を含むアドレスに従ってプログラミング素子のヒューズ
Ｆ１１〜Ｆ１ｎ，Ｆ２１〜Ｆ２ｎ切断しプログラミング
を行う。
図４に示すような構成となっており、不良のメモリセル
を含むアドレスに従ってプログラミング素子のヒューズ
Ｆ１１〜Ｆ１ｎ，Ｆ２１〜Ｆ２ｎ切断しプログラミング
を行う。
【０００４】図５は不良のメモリセルを含むアドレスが
選択されたときの冗長アレイ選択信号Ｓ１１〜Ｓ１４の
波形図である。この例では、不良のメモリセルを含むア
ドレスが２つ存在する場合を示す。不良のメモリセルを
含むアドレスが入力されると、冗長デコード回路１１，
１２は冗長アレイ選択信号Ｓ１１，Ｓ１２をアクティブ
レベル“１”にし、冗長アレイ回路３１，３２を選択す
る。なお、冗長アレイ回路３３，３４は未使用のままで
ある。
選択されたときの冗長アレイ選択信号Ｓ１１〜Ｓ１４の
波形図である。この例では、不良のメモリセルを含むア
ドレスが２つ存在する場合を示す。不良のメモリセルを
含むアドレスが入力されると、冗長デコード回路１１，
１２は冗長アレイ選択信号Ｓ１１，Ｓ１２をアクティブ
レベル“１”にし、冗長アレイ回路３１，３２を選択す
る。なお、冗長アレイ回路３３，３４は未使用のままで
ある。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
メモリ用冗長回路は、通常のメモリセルアレイに不良の
メモリセルが存在する場合、複数の冗長セルアレイ３１
〜３４のうちの１つをそれぞれ対応して設けられた冗長
デコード回路１１〜１４により選択使用する構成となっ
ているので、選択使用される冗長アレイ回路（例えば３
１）に不良が発生した場合、未使用の冗長アレイ回路（
例えば３３，３４）があっても、この未使用の冗長アレ
イ回路に再置換するとマルチセレクト状態となって半導
体メモリの不良の救済ができず、歩留りが低いという問
題点があった。
メモリ用冗長回路は、通常のメモリセルアレイに不良の
メモリセルが存在する場合、複数の冗長セルアレイ３１
〜３４のうちの１つをそれぞれ対応して設けられた冗長
デコード回路１１〜１４により選択使用する構成となっ
ているので、選択使用される冗長アレイ回路（例えば３
１）に不良が発生した場合、未使用の冗長アレイ回路（
例えば３３，３４）があっても、この未使用の冗長アレ
イ回路に再置換するとマルチセレクト状態となって半導
体メモリの不良の救済ができず、歩留りが低いという問
題点があった。
【０００６】本発明の目的は、冗長アレイ回路に不良が
発生しても未使用の冗長アレイ回路に再置換することに
より、マルチセレクト状態になることなく半導体メモリ
を救済し歩留りを向上させることができる半導体メモリ
用冗長回路を提供することにある。
発生しても未使用の冗長アレイ回路に再置換することに
より、マルチセレクト状態になることなく半導体メモリ
を救済し歩留りを向上させることができる半導体メモリ
用冗長回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体メモリ用
冗長回路は、それぞれ複数の冗長メモリセルを備え、通
常のメモリセルアレイに不良のメモリセルが存在しこの
不良のメモリセルを含むアドレスが選択されたときこの
不良のメモリセルを含むアドレスに代って選択使用され
る複数の冗長アレイ回路と、それぞれ複数のプログラミ
ング素子を備えて前記各冗長アレイ回路と対応して設け
られ前記不良のメモリセルを含むアドレスに従って前記
プログラミング素子をプラグラミングしこの不良のメモ
リセルを含むアドレスが入力されたとき冗長アレイ選択
信号を出力する複数の冗長デコード回路と、これら各冗
長デコード回路からの冗長アレイ選択信号に従って、前
記冗長デコード回路がそれぞれ異なるアドレスでプログ
ラミングされているときはそれぞれ対応する前記冗長ア
レイ回路を選択し前記複数の冗長デコード回路のうちの
少なくとも２つが同一のアドレスでプログラミングされ
ているときはこれら少なくとも２つの冗長デコード回路
と対応する前記冗長アレイ回路の１つを所定の論理に従
って選択する冗長アレイ選択回路とを有している。
冗長回路は、それぞれ複数の冗長メモリセルを備え、通
常のメモリセルアレイに不良のメモリセルが存在しこの
不良のメモリセルを含むアドレスが選択されたときこの
不良のメモリセルを含むアドレスに代って選択使用され
る複数の冗長アレイ回路と、それぞれ複数のプログラミ
ング素子を備えて前記各冗長アレイ回路と対応して設け
られ前記不良のメモリセルを含むアドレスに従って前記
プログラミング素子をプラグラミングしこの不良のメモ
リセルを含むアドレスが入力されたとき冗長アレイ選択
信号を出力する複数の冗長デコード回路と、これら各冗
長デコード回路からの冗長アレイ選択信号に従って、前
記冗長デコード回路がそれぞれ異なるアドレスでプログ
ラミングされているときはそれぞれ対応する前記冗長ア
レイ回路を選択し前記複数の冗長デコード回路のうちの
少なくとも２つが同一のアドレスでプログラミングされ
ているときはこれら少なくとも２つの冗長デコード回路
と対応する前記冗長アレイ回路の１つを所定の論理に従
って選択する冗長アレイ選択回路とを有している。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１０】この実施例が図３に示された従来の半導体
メモリ用冗長回路と相違する点は、順次配列された冗長
デコード回路１１〜１４と冗長アレイ回路３１〜３４と
の間に、冗長デコード回路１２〜１４の出力信号（Ｓ１
２〜Ｓ１４）をそれぞれ反転するインバータＩＶ２１〜
ＩＶ２３と、冗長デコード回路１１の出力信号（Ｓ１１
）及びインバータＩＶ２１〜ＩＶ２３の出力信号の論理
積をとり冗長アレイ回路３１の冗長アレイ選択信号Ｓ２
１とするＡＮＤゲートＡＧ２１と、冗長デコード回路１
２の出力信号（Ｓ１２）及びインバータＩＶ２２，ＩＶ
２３の出力信号の論理積をとり冗長アレイ回路３２の冗
長アレイ回路３２の冗長アレイ選択信号Ｓ２２とするＡ
ＮＤゲートＡＧ２２と、冗長デコード回路１３の出力信
号（Ｓ１３）及びインバータＩＶ２３の論理積をとり冗
長アレイ回路３３の冗長アレイ選択信号Ｓ２３とするＡ
ＮＤゲートＡＧ２３とを備え、かつ冗長デコード回路１
４の出力信号（Ｓ１４）を冗長アレイ回路３４の冗長ア
レイ選択信号Ｓ２４とし、これら各冗長デコード回路１
１〜１４の出力信号の冗長アレイ選択信号Ｓ１１〜Ｓ１
４に従って、冗長デコード回路１１〜１４がそれぞれ異
なるアドレスでプログラミングされているときはそれぞ
れ対応する冗長アレイ回路（３１〜３４）を選択し、こ
れら冗長デコード回路１１〜１４のうち少なくとも２つ
が同一のアドレスでプログラミングされているときはこ
れら少なくとも２つの冗長デコード回路と対応する冗長
アレイ回路の１つを配列順に選択する冗長アレイ選択回
路を設けた点にある。
メモリ用冗長回路と相違する点は、順次配列された冗長
デコード回路１１〜１４と冗長アレイ回路３１〜３４と
の間に、冗長デコード回路１２〜１４の出力信号（Ｓ１
２〜Ｓ１４）をそれぞれ反転するインバータＩＶ２１〜
ＩＶ２３と、冗長デコード回路１１の出力信号（Ｓ１１
）及びインバータＩＶ２１〜ＩＶ２３の出力信号の論理
積をとり冗長アレイ回路３１の冗長アレイ選択信号Ｓ２
１とするＡＮＤゲートＡＧ２１と、冗長デコード回路１
２の出力信号（Ｓ１２）及びインバータＩＶ２２，ＩＶ
２３の出力信号の論理積をとり冗長アレイ回路３２の冗
長アレイ回路３２の冗長アレイ選択信号Ｓ２２とするＡ
ＮＤゲートＡＧ２２と、冗長デコード回路１３の出力信
号（Ｓ１３）及びインバータＩＶ２３の論理積をとり冗
長アレイ回路３３の冗長アレイ選択信号Ｓ２３とするＡ
ＮＤゲートＡＧ２３とを備え、かつ冗長デコード回路１
４の出力信号（Ｓ１４）を冗長アレイ回路３４の冗長ア
レイ選択信号Ｓ２４とし、これら各冗長デコード回路１
１〜１４の出力信号の冗長アレイ選択信号Ｓ１１〜Ｓ１
４に従って、冗長デコード回路１１〜１４がそれぞれ異
なるアドレスでプログラミングされているときはそれぞ
れ対応する冗長アレイ回路（３１〜３４）を選択し、こ
れら冗長デコード回路１１〜１４のうち少なくとも２つ
が同一のアドレスでプログラミングされているときはこ
れら少なくとも２つの冗長デコード回路と対応する冗長
アレイ回路の１つを配列順に選択する冗長アレイ選択回
路を設けた点にある。
【００１１】次に、この実施例の動作について説明する
。
。
【００１２】図２（Ａ），（Ｂ）はそれぞれこの実施例
の動作を説明するための冗長アレイ選択信号Ｓ１１〜Ｓ
１４，Ｓ２１〜Ｓ２４のタイミング図である。
の動作を説明するための冗長アレイ選択信号Ｓ１１〜Ｓ
１４，Ｓ２１〜Ｓ２４のタイミング図である。
【００１３】従来の技術の説明と同様に、通常のメモリ
セルアレイに不良のメモリセルを含むアドレスが２つあ
り、冗長アレイ回路３１，３２が置換使用される場合に
ついて説明する（冗長アレイ回路３３，３４は未使用）
。
セルアレイに不良のメモリセルを含むアドレスが２つあ
り、冗長アレイ回路３１，３２が置換使用される場合に
ついて説明する（冗長アレイ回路３３，３４は未使用）
。
【００１４】冗長デコード回路１１，１２がそれぞれ対
応する不良のメモリセルを含むアドレスによりプログラ
ミングされる。今、１つの不良のメモリセルを含むアド
レス（ＡＤ）が入力され、冗長デコード回路１１からア
クティブレベル“１”の冗長アレイ選択信号Ｓ１１が出
力されたとすると、冗長デコード回路１２は他のアドレ
スによりプログラミングされ、冗長デコード回路１３，
１４はプログラミングされていないので、これら冗長デ
コード回路１２〜１４からの冗長アレイ選択信号Ｓ１２
〜Ｓ１４はインアクティブレベル“０”であるため、Ａ
ＮＤゲートＡＧ２１からアクティブレベル“１”の冗長
アレイ選択信号Ｓ２１が出力され冗長アレイ回路３１が
選択される。同様に他の不良のメモリセルを含むアドレ
スが入力されたときには冗長アレイ選択信号Ｓ２２がア
クティブレベルになり冗長アレイ回路３２が選択される
。この様子を示したものが図２（Ａ）である。
応する不良のメモリセルを含むアドレスによりプログラ
ミングされる。今、１つの不良のメモリセルを含むアド
レス（ＡＤ）が入力され、冗長デコード回路１１からア
クティブレベル“１”の冗長アレイ選択信号Ｓ１１が出
力されたとすると、冗長デコード回路１２は他のアドレ
スによりプログラミングされ、冗長デコード回路１３，
１４はプログラミングされていないので、これら冗長デ
コード回路１２〜１４からの冗長アレイ選択信号Ｓ１２
〜Ｓ１４はインアクティブレベル“０”であるため、Ａ
ＮＤゲートＡＧ２１からアクティブレベル“１”の冗長
アレイ選択信号Ｓ２１が出力され冗長アレイ回路３１が
選択される。同様に他の不良のメモリセルを含むアドレ
スが入力されたときには冗長アレイ選択信号Ｓ２２がア
クティブレベルになり冗長アレイ回路３２が選択される
。この様子を示したものが図２（Ａ）である。
【００１５】次に、選択された冗長アレイ回路３１に不
良が発生した場合について説明する。
良が発生した場合について説明する。
【００１６】この場合、冗長デコード回路１３を、冗長
デコード回路１１をプログラミングしたアドレスでプロ
グラミングする。すると、このアドレスが入力されると
、冗長デコード回路１１，１３から同時にアクティブレ
ベルの冗長アレイ選択信号Ｓ１１，Ｓ１３が出力される
。冗長アレイ選択信号Ｓ１３はインバータＩＶ２２を介
してＡＮＤゲートＡＧ２１に入力されるので、冗長アレ
イ選択信号Ｓ２１はインアクティブレベルのままとなり
、冗長アレイ回路３１は非選択状態となる。
デコード回路１１をプログラミングしたアドレスでプロ
グラミングする。すると、このアドレスが入力されると
、冗長デコード回路１１，１３から同時にアクティブレ
ベルの冗長アレイ選択信号Ｓ１１，Ｓ１３が出力される
。冗長アレイ選択信号Ｓ１３はインバータＩＶ２２を介
してＡＮＤゲートＡＧ２１に入力されるので、冗長アレ
イ選択信号Ｓ２１はインアクティブレベルのままとなり
、冗長アレイ回路３１は非選択状態となる。
【００１７】一方、冗長アレイ選択信号Ｓ１３はＡＮＤ
ゲートＡＧ２３を通過し冗長アレイ選択信号Ｓ２３をア
クティブレベルとし、冗長アレイ回路３３を選択する。 こうして、冗長アレイ回路３１が不良であっても冗長ア
レイ回路３３に再置換し、マルチセレクト状態にならず
に半導体メモリを救済することができる。この様子を図
２（Ｂ）に示す。更に、冗長アレイ回路３３に不良が発
生した場合には、冗長アレイ回路３４に再々置換するこ
とができる。すなわち、歩留りが大幅に改善される。
ゲートＡＧ２３を通過し冗長アレイ選択信号Ｓ２３をア
クティブレベルとし、冗長アレイ回路３３を選択する。 こうして、冗長アレイ回路３１が不良であっても冗長ア
レイ回路３３に再置換し、マルチセレクト状態にならず
に半導体メモリを救済することができる。この様子を図
２（Ｂ）に示す。更に、冗長アレイ回路３３に不良が発
生した場合には、冗長アレイ回路３４に再々置換するこ
とができる。すなわち、歩留りが大幅に改善される。
【００１８】
【発明の効果】以上説明したように本発明は、複数の冗
長デコード回路とこれらとそれぞれ対応する複数の冗長
アレイ回路との間に、各冗長デコード回路がそれぞれ異
なるアドレスでプログラミングされているときはそれぞ
れ対応する冗長アレイ回路を選択し、同一のアドレスで
プログラミングされているときは所定の論理に従って対
応する冗長アレイ回路のうちの１つを選択する冗長アレ
イ選択回路を設けることにより、選択された冗長アレイ
回路に不良が発生した場合、この冗長アレイ回路を非選
択状態にして未使用の冗長アレイ回路を選択使用するこ
とができるので、マルチセレクト状態になることなく半
導体メモリを救済することができ、歩留りを向上させる
ことができる効果がある。
長デコード回路とこれらとそれぞれ対応する複数の冗長
アレイ回路との間に、各冗長デコード回路がそれぞれ異
なるアドレスでプログラミングされているときはそれぞ
れ対応する冗長アレイ回路を選択し、同一のアドレスで
プログラミングされているときは所定の論理に従って対
応する冗長アレイ回路のうちの１つを選択する冗長アレ
イ選択回路を設けることにより、選択された冗長アレイ
回路に不良が発生した場合、この冗長アレイ回路を非選
択状態にして未使用の冗長アレイ回路を選択使用するこ
とができるので、マルチセレクト状態になることなく半
導体メモリを救済することができ、歩留りを向上させる
ことができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
冗長アレイ選択信号のタイミング図である。
冗長アレイ選択信号のタイミング図である。
【図３】従来の半導体メモリ用冗長回路の一例を示すブ
ロック図である。
ロック図である。
【図４】図３に示された半導体メモリ用冗長回路の冗長
デコード回路の具体例を示す回路図である。
デコード回路の具体例を示す回路図である。
【図５】図３に示された半導体メモリ用冗長回路の動作
を説明するための冗長アレイ選択信号のタイミング図で
ある。
を説明するための冗長アレイ選択信号のタイミング図で
ある。
１１〜１４ 冗長デコード回路
２０ 冗長アレイ選択回路
３１〜３４ 冗長アレイ回路
ＡＧ２１〜ＡＧ２３ ＡＮＤゲートＦ１１〜Ｆ１
４，Ｆ２１〜Ｆ２４ ヒューズＩＶ１０，ＩＶ１
１〜ＩＶ１ｎ，ＩＶ２１〜ＩＶ２３ インバータ
４，Ｆ２１〜Ｆ２４ ヒューズＩＶ１０，ＩＶ１
１〜ＩＶ１ｎ，ＩＶ２１〜ＩＶ２３ インバータ
Claims (3)
- 【請求項１】 それぞれ複数の冗長メモリセルを備え
、通常のメモリセルアレイに不良のメモリセルが存在し
この不良のメモリセルを含むアドレスが選択されたとき
この不良のメモリセルを含むアドレスに代って選択使用
される複数の冗長アレイ回路と、それぞれ複数のプログ
ラミング素子を備えて前記各冗長アレイ回路と対応して
設けられ前記不良のメモリセルを含むアドレスに従って
前記プログラミング素子をプラグラミングしこの不良の
メモリセルを含むアドレスが入力されたとき冗長アレイ
選択信号を出力する複数の冗長デコード回路と、これら
各冗長デコード回路からの冗長アレイ選択信号に従って
、前記冗長デコード回路がそれぞれ異なるアドレスでプ
ログラミングされているときはそれぞれ対応する前記冗
長アレイ回路を選択し前記複数の冗長デコード回路のう
ちの少なくとも２つが同一のアドレスでプログラミング
されているときはこれら少なくとも２つの冗長デコード
回路と対応する前記冗長アレイ回路の１つを所定の論理
に従って選択する冗長アレイ選択回路とを有することを
特徴とする半導体メモリ用冗長回路。 - 【請求項２】 各冗長デコード回路及び対応する各冗
長アレイ回路が順次配列され、前記複数の冗長デコード
回路のうちの少なくとも２つが同一のアドレスでプログ
ラミングされているとき、これら冗長デコード回路と対
応する前記冗長アレイ回路のうちの１つを冗長アレイ選
択回路により配列順に選択する構成とした請求項１記載
の半導体メモリ用冗長回路。 - 【請求項３】 複数の冗長デコード回路及び冗長アレ
イ回路が配列順にそれぞれ第１〜第Ｎ（Ｎは２以上の整
数）の番号をもち、冗長アレイ選択回路が、前記第Ｋ（
Ｋは１〜（Ｎ−１））の冗長デコード回路の出力信号、
及び前記第（Ｋ＋１）〜第Ｎの冗長デコード回路の出力
信号の反転信号の論理積の信号により前記第Ｋの冗長ア
レイ回路を選択し、第Ｎの冗長デコード回路の出力信号
により第Ｎの冗長アレイ回路を選択する回路である請求
項２記載の半導体メモリ用冗長回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014644A JPH04254998A (ja) | 1991-02-06 | 1991-02-06 | 半導体メモリ用冗長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014644A JPH04254998A (ja) | 1991-02-06 | 1991-02-06 | 半導体メモリ用冗長回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04254998A true JPH04254998A (ja) | 1992-09-10 |
Family
ID=11866906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014644A Pending JPH04254998A (ja) | 1991-02-06 | 1991-02-06 | 半導体メモリ用冗長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04254998A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06131896A (ja) * | 1992-10-14 | 1994-05-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5617364A (en) * | 1994-06-30 | 1997-04-01 | Fujitsu Limited | Semiconductor memory device |
| US5677882A (en) * | 1994-10-12 | 1997-10-14 | Nec Corporation | Semiconductor memory having redundancy memory decoder circuit |
| JP2006309907A (ja) * | 2005-04-29 | 2006-11-09 | Hynix Semiconductor Inc | 半導体記憶素子のリダンダンシー回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6255239A (ja) * | 1985-09-04 | 1987-03-10 | Mazda Motor Corp | 自動車のミラ−取付構造 |
-
1991
- 1991-02-06 JP JP3014644A patent/JPH04254998A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6255239A (ja) * | 1985-09-04 | 1987-03-10 | Mazda Motor Corp | 自動車のミラ−取付構造 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06131896A (ja) * | 1992-10-14 | 1994-05-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5617364A (en) * | 1994-06-30 | 1997-04-01 | Fujitsu Limited | Semiconductor memory device |
| US5677882A (en) * | 1994-10-12 | 1997-10-14 | Nec Corporation | Semiconductor memory having redundancy memory decoder circuit |
| JP2006309907A (ja) * | 2005-04-29 | 2006-11-09 | Hynix Semiconductor Inc | 半導体記憶素子のリダンダンシー回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970729 |