JPS6135636B2 - - Google Patents
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- JPS6135636B2 JPS6135636B2 JP55004944A JP494480A JPS6135636B2 JP S6135636 B2 JPS6135636 B2 JP S6135636B2 JP 55004944 A JP55004944 A JP 55004944A JP 494480 A JP494480 A JP 494480A JP S6135636 B2 JPS6135636 B2 JP S6135636B2
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- 230000015654 memory Effects 0.000 claims abstract description 57
- 239000011159 matrix material Substances 0.000 claims abstract description 5
- 239000004065 semiconductor Substances 0.000 claims description 17
- 230000004044 response Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 9
- 230000002950 deficient Effects 0.000 description 8
- 230000007704 transition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は予備のメモリーセルにより不良メモ
リーセルを補償する半導体メモリに関するもので
ある。
リーセルを補償する半導体メモリに関するもので
ある。
第１図は従来の半導体メモリを構成する模式図
である。同図において、１は図示せぬメモリーセ
ルがマトリツクス状に配置されたメモリ部、２は
行アドレス線、３は列アドレス線、４は特定のコ
ード化された行アドレス信号の印加に対して
“Ｈ”出力信号を出力し、メモリ部１の１つの行
を駆動する行デコーダ、５は特定のコード化され
た列アドレス信号の印加に対して“Ｈ”出力信号
を出力し、メモリ部１の１つの列を駆動する列デ
コーダである。
である。同図において、１は図示せぬメモリーセ
ルがマトリツクス状に配置されたメモリ部、２は
行アドレス線、３は列アドレス線、４は特定のコ
ード化された行アドレス信号の印加に対して
“Ｈ”出力信号を出力し、メモリ部１の１つの行
を駆動する行デコーダ、５は特定のコード化され
た列アドレス信号の印加に対して“Ｈ”出力信号
を出力し、メモリ部１の１つの列を駆動する列デ
コーダである。
なお、行アドレス信号と“Ｈ”出力信号を出力
する行デコーダ４は１対１の対応をしている。同
様に列アドレス信号と“Ｈ”出力信号を出力する
列デコーダ５は１対１の対応をしている。また、
“Ｈ”出力信号を出力する行デコーダ４と駆動さ
れる行１対１の対応をしている。同様に、“Ｈ”
出力信号を出力する列デコーダ５と駆動される列
は１対１の対応をしている。
する行デコーダ４は１対１の対応をしている。同
様に列アドレス信号と“Ｈ”出力信号を出力する
列デコーダ５は１対１の対応をしている。また、
“Ｈ”出力信号を出力する行デコーダ４と駆動さ
れる行１対１の対応をしている。同様に、“Ｈ”
出力信号を出力する列デコーダ５と駆動される列
は１対１の対応をしている。
次に、上記構成に係る半導体メモリの動作につ
いて簡単に説明する。
いて簡単に説明する。
まず、行デコーダ４は特定のコード化された行
アドレス信号の入力によつて“Ｈ”出力信号を出
力し、メモリ部１の１つの行を駆動する。一方、
列デコーダ５は列アドレス信号の入力によつて
“Ｈ”出力信号を出力し、メモリ部１の１つの列
を駆動する。したがつて、メモリ部１の駆動され
た１つの行と１つの列の交点にある１つのメモリ
ーセルが選択され、書き込み動作あるいは読み出
し動作が行なわれる。
アドレス信号の入力によつて“Ｈ”出力信号を出
力し、メモリ部１の１つの行を駆動する。一方、
列デコーダ５は列アドレス信号の入力によつて
“Ｈ”出力信号を出力し、メモリ部１の１つの列
を駆動する。したがつて、メモリ部１の駆動され
た１つの行と１つの列の交点にある１つのメモリ
ーセルが選択され、書き込み動作あるいは読み出
し動作が行なわれる。
しかしながら、従来の半導体メモリは行アドレ
ス信号と列アドレス信号の組と、選択されるメモ
リーセルが１対１の対応になつており、メモリー
セルの数に冗長性がないため、マトリツクス状に
配置した多数のメモリーセルのうち、１つでも不
良なものがあれば、他の多くの正常なメモリーセ
ルがあるにもかかわらず、そのメモリ部はメモリ
として完全な動作をしないため、不良品と見なさ
れる。このため、従来は第２図に示す半導体メモ
リが提案された。すなわち、第２図は従来の半導
体メモリの構成を示す模式図である。同図におい
て、６および７は予備として設けた予備用行メモ
リ部および予備用列メモリ部、８はメモリ部１の
行を駆動する行デコーダ、９は予備用行メモリ部
６を駆動する予備用行デコーダ、１０はメモリ部
１の列を駆動する列デコーダ、１１は予備用列メ
モリ部７を駆動する予備用列デコーダである。
ス信号と列アドレス信号の組と、選択されるメモ
リーセルが１対１の対応になつており、メモリー
セルの数に冗長性がないため、マトリツクス状に
配置した多数のメモリーセルのうち、１つでも不
良なものがあれば、他の多くの正常なメモリーセ
ルがあるにもかかわらず、そのメモリ部はメモリ
として完全な動作をしないため、不良品と見なさ
れる。このため、従来は第２図に示す半導体メモ
リが提案された。すなわち、第２図は従来の半導
体メモリの構成を示す模式図である。同図におい
て、６および７は予備として設けた予備用行メモ
リ部および予備用列メモリ部、８はメモリ部１の
行を駆動する行デコーダ、９は予備用行メモリ部
６を駆動する予備用行デコーダ、１０はメモリ部
１の列を駆動する列デコーダ、１１は予備用列メ
モリ部７を駆動する予備用列デコーダである。
なお、行デコーダ８および列デコーダ１０には
２つの状態があり、第１の初期状態である特定の
行アドレス信号あるいはある特定の列アドレス信
号の入力に対して“Ｈ”出力信号を発生し、第２
の状態ではレーザ光線によつてある接点での接続
を切断するなど、ある種の操作を施こすことによ
り、いかなる行アドレス信号あるいは列アドレス
信号に対しても“Ｈ”出力信号を発生しない状態
へ遷移する。また、予備用行デコーダ９および予
備用列デコーダ１１には３つの状態があり、第１
の初期状態ではいかなる行アドレス信号あるいは
列アドレス信号の入力に対しても、“Ｈ”出力信
号を発生しない、第２の状態ではレーザ光線によ
つて、ある接点での切断、すなわち任意の１つの
行アドレス信号の入力、あるいは列アドレス信号
の入力に対しても“Ｈ”出力信号を発生する状態
へと遷移し、第３の状態はレーザ光線によつて、
ある接点での切断、すなわちいかなる行アドレス
信号の入力あるいは列アドレス信号の入力に対し
ても“Ｈ”出力信号を発生しない状態へと遷移す
る。ただし、第３の状態から第２の状態への遷移
は不可能であるため、初期状態と第３の状態とは
異なつている。したがつて、行デコーダ８の１つ
を第２の状態にし、それに対応する行アドレス信
号に対して“Ｈ”出力信号を発生する予備用行デ
コーダ９の１つを第２の状態にすることにより、
行デコーダ８を予備用行デコーダ９で代替でき
る。すなわち、メモリーセルの行を予備用行メモ
リ６で代替する。そして、列についても同様にで
きることはもちろんである。この結果、メモリ部
１に不良メモリーセルが含まれている場合、前記
の操作を行なうことにより、不良メモリーセルを
含む行または列の代替として予備の正常な行また
は列を採用し、メモリとして完全な動作をするよ
う修正可能である。
２つの状態があり、第１の初期状態である特定の
行アドレス信号あるいはある特定の列アドレス信
号の入力に対して“Ｈ”出力信号を発生し、第２
の状態ではレーザ光線によつてある接点での接続
を切断するなど、ある種の操作を施こすことによ
り、いかなる行アドレス信号あるいは列アドレス
信号に対しても“Ｈ”出力信号を発生しない状態
へ遷移する。また、予備用行デコーダ９および予
備用列デコーダ１１には３つの状態があり、第１
の初期状態ではいかなる行アドレス信号あるいは
列アドレス信号の入力に対しても、“Ｈ”出力信
号を発生しない、第２の状態ではレーザ光線によ
つて、ある接点での切断、すなわち任意の１つの
行アドレス信号の入力、あるいは列アドレス信号
の入力に対しても“Ｈ”出力信号を発生する状態
へと遷移し、第３の状態はレーザ光線によつて、
ある接点での切断、すなわちいかなる行アドレス
信号の入力あるいは列アドレス信号の入力に対し
ても“Ｈ”出力信号を発生しない状態へと遷移す
る。ただし、第３の状態から第２の状態への遷移
は不可能であるため、初期状態と第３の状態とは
異なつている。したがつて、行デコーダ８の１つ
を第２の状態にし、それに対応する行アドレス信
号に対して“Ｈ”出力信号を発生する予備用行デ
コーダ９の１つを第２の状態にすることにより、
行デコーダ８を予備用行デコーダ９で代替でき
る。すなわち、メモリーセルの行を予備用行メモ
リ６で代替する。そして、列についても同様にで
きることはもちろんである。この結果、メモリ部
１に不良メモリーセルが含まれている場合、前記
の操作を行なうことにより、不良メモリーセルを
含む行または列の代替として予備の正常な行また
は列を採用し、メモリとして完全な動作をするよ
う修正可能である。
しかしながら、従来の半導体メモリでは予備用
行デコーダ９および予備用列デコーダ１１は本来
の行デコーダ８および列デコーダ１０より回路が
複雑であり、しかも、一般に所要面積が行デコー
ダ８および列デコーダ１０より広いため、予備用
行デコーダ９および予備用列デコーダ１１を行デ
コーダ８および列デコーダ１０と同じ並びに配置
することが困難となり、素子面積が増加し、消費
電力がその分だけ増加するなどの欠点があつた。
行デコーダ９および予備用列デコーダ１１は本来
の行デコーダ８および列デコーダ１０より回路が
複雑であり、しかも、一般に所要面積が行デコー
ダ８および列デコーダ１０より広いため、予備用
行デコーダ９および予備用列デコーダ１１を行デ
コーダ８および列デコーダ１０と同じ並びに配置
することが困難となり、素子面積が増加し、消費
電力がその分だけ増加するなどの欠点があつた。
したがつて、この発明の目的は予備用行デコー
ダおよび予備用列デコーダを設けずに、予備用行
メモリ部および予備用列メモリ部をメモリ部の不
良メモリーセルを含む行または列の代替とするこ
とができる修正可能な半導体メモリを提供するも
のである。
ダおよび予備用列デコーダを設けずに、予備用行
メモリ部および予備用列メモリ部をメモリ部の不
良メモリーセルを含む行または列の代替とするこ
とができる修正可能な半導体メモリを提供するも
のである。
このような目的を達成するため、この発明はコ
ード化されたアドレス信号の印加に応じて出力を
発生する行デコーダの出力と行を駆動する行駆動
入力との間に行スイツチ回路を、コード化された
アドレス信号の印加に応じて出力を発生する列デ
コーダの出力と列を駆動する列駆動入力との間に
列スイツチ回路をそれぞれ設け、１つの行および
１つの列を選択的に駆動し、任意の１つのメモリ
ーセルを選択するとき、その選択したメモリーセ
ルが不良ビツトであればそのメモリーセルを含む
行または列を選択せず、前記行スイツチ回路また
は列スイツチ回路の接続状態を変え、予備の行ま
たは予備の列をその代替として選択するものであ
り、以下実施例を用いて説明する。
ード化されたアドレス信号の印加に応じて出力を
発生する行デコーダの出力と行を駆動する行駆動
入力との間に行スイツチ回路を、コード化された
アドレス信号の印加に応じて出力を発生する列デ
コーダの出力と列を駆動する列駆動入力との間に
列スイツチ回路をそれぞれ設け、１つの行および
１つの列を選択的に駆動し、任意の１つのメモリ
ーセルを選択するとき、その選択したメモリーセ
ルが不良ビツトであればそのメモリーセルを含む
行または列を選択せず、前記行スイツチ回路また
は列スイツチ回路の接続状態を変え、予備の行ま
たは予備の列をその代替として選択するものであ
り、以下実施例を用いて説明する。
第３図はこの発明に係る半導体メモリの一実施
例の構成を示す模式図である。同図において、１
２はその詳細な回路を第４図に示すように、行デ
コーダ４の出力と行駆動入力との接続状態を切り
替える行スイツチ回路、１３は第４図に示す回路
と同様に構成され、列デコーダ５の出力と列駆動
入力との接続状態を切り替える列スイツチ回路で
ある。
例の構成を示す模式図である。同図において、１
２はその詳細な回路を第４図に示すように、行デ
コーダ４の出力と行駆動入力との接続状態を切り
替える行スイツチ回路、１３は第４図に示す回路
と同様に構成され、列デコーダ５の出力と列駆動
入力との接続状態を切り替える列スイツチ回路で
ある。
なお、第４図に示す行スイツチ回路１２は予備
用として２行設ける場合であり、１４はその具体
的な回路を第５図に示す第１スイツチ回路、１５
はその具体的な回路を第６図に示す第２スイツチ
回路、１６ａ〜１６ｄは第１行デコーダ出力〜第
４行デコーダ出力、１７ａ〜１７ｆは第１行駆動
端子〜第６行駆動端であり、第１行駆動端子１７
ａ〜第４行駆動端子１７ｄは本来の行駆動端子に
接続し、第５行駆動端子１７ｅおよび第６行駆動
端子１７ｆは予備用駆動端子に接続する。また、
第５図に示す第１スイツチ回路１４および第６図
に示す第２スイツチ回路において、１８ａ〜１８
ｄおよび１９ａ〜１９ｅはレーザ光線による切断
可能なヒユーズ、２０ａ〜２０ｉはここでの消費
電力が素子全体の消費電力と比較して無視できる
程度の高抵抗体、２１ａおよび２１ｂはオア回
路、２２ａ〜２２ｃは第ｎ行デコーダ出力〜第ｎ
−２行デコーダ出力、２３は第ｎ行駆動端子、２
４ａおよび２４ｂは予備用第ｎ−１行駆動端子お
よび予備用第ｎ−２行駆動端子、２５は予備用第
ｎ行駆動端子、２６ａ〜２６ｄはアンド回路であ
る。
用として２行設ける場合であり、１４はその具体
的な回路を第５図に示す第１スイツチ回路、１５
はその具体的な回路を第６図に示す第２スイツチ
回路、１６ａ〜１６ｄは第１行デコーダ出力〜第
４行デコーダ出力、１７ａ〜１７ｆは第１行駆動
端子〜第６行駆動端であり、第１行駆動端子１７
ａ〜第４行駆動端子１７ｄは本来の行駆動端子に
接続し、第５行駆動端子１７ｅおよび第６行駆動
端子１７ｆは予備用駆動端子に接続する。また、
第５図に示す第１スイツチ回路１４および第６図
に示す第２スイツチ回路において、１８ａ〜１８
ｄおよび１９ａ〜１９ｅはレーザ光線による切断
可能なヒユーズ、２０ａ〜２０ｉはここでの消費
電力が素子全体の消費電力と比較して無視できる
程度の高抵抗体、２１ａおよび２１ｂはオア回
路、２２ａ〜２２ｃは第ｎ行デコーダ出力〜第ｎ
−２行デコーダ出力、２３は第ｎ行駆動端子、２
４ａおよび２４ｂは予備用第ｎ−１行駆動端子お
よび予備用第ｎ−２行駆動端子、２５は予備用第
ｎ行駆動端子、２６ａ〜２６ｄはアンド回路であ
る。
次に上記構成に係る半導体メモリの動作につい
て説明する。まず、第１スイツチ回路１４では初
期状態、すなわち、全てのヒユーズ１８ａ，１８
ｂおよび１９ａ〜１９ｃが導通している状態で
は、アンド回路２６ａおよび２６ｂが閉じている
ため、その出力は“Ｌ”レベルになる。このた
め、第ｎ行駆動端子２３は第ｎ行デコーダ出力２
２ａに接続する。次に、ヒユーズ１９ａを切断す
ることにより、第ｎ行駆動端子２３は、“Ｌ”レ
ベルにクランプされる。さらに、ヒユーズ１８
ａ，１９ｂ，１８ｂ，１９ｃを順次切断すると、
第ｎ行駆動端子２３のレベルは順次第ｎ−１行デ
コーダ２２ｂの出力レベル、“Ｌ”レベル、第ｎ
−２行デコーダ２２ｃの出力レベル、“Ｌ”レベ
ルになる。このように、第ｎ行駆動端子２３は初
期状態では第ｎ行デコーダ出力２２ａに接続する
が、ヒユーズ１８ａ〜１９ｃを選択的に切断する
ことにより、第ｎ−１行デコーダ出力２２ａ、第
ｎ−２行デコーダ出力２２ｂ、“Ｌ”レベルにク
ランプする。次に、第２スイツチ回路１５では初
期状態において、予備用第ｎ行駆動端子２５の出
力は、全てのヒユーズ１８ｃ，１８ｄ，１９ｄお
よび１９ｅが導通している状態ではアンド回路２
６ｃおよび２６ｄが閉じているため、“Ｌ”レベ
ルにクランプされている。そして、ヒユーズ１８
ｃ，１８ｄ，１９ｄ，１９ｅを順次切断すると、
この予備用第ｎ駆動端子２５の出力は順次予備用
第ｎ−１行駆動端子２４ａの出力レベル、“Ｌ”
レベル、予備用第ｎ−２行駆動端子２４ｂの出力
レベルになる。このように、予備用第ｎ行駆動端
子２５は初期状態では“Ｌ”レベルにクランプさ
れているが、ヒユーズ１８ｃ，１９ｄ，１９ｄお
よび１９ｅを選択的に切断することにより、予備
用第ｎ−１行駆動端子２４ａ、予備用第ｎ−２行
駆動端子２４ｂに選択的に接続することができ
る。この結果、初期状態では第１スイツチ回路１
２および第２スイツチ回路１３はそれぞれ行デコ
ーダ４の各出力とメモリ部１の行とを１対１に対
応させ、列デコーダ５の各出力とメモリ部１の列
とを１対１に対応させる。そして、メモリ部１に
欠陥のメモリセルがある場合には第１スイツチ回
路１２および第２スイツチ回路１３のヒユーズ１
８ａ〜１８ｄおよび１９ａ〜１９ｅを選択的に切
断することにより、第１スイツチ回路１２および
第２スイツチ回路１３の接続状態を変えて、予備
用行メモリ部６および予備用列メモリ部７のメモ
リーセルを選択することができる。
て説明する。まず、第１スイツチ回路１４では初
期状態、すなわち、全てのヒユーズ１８ａ，１８
ｂおよび１９ａ〜１９ｃが導通している状態で
は、アンド回路２６ａおよび２６ｂが閉じている
ため、その出力は“Ｌ”レベルになる。このた
め、第ｎ行駆動端子２３は第ｎ行デコーダ出力２
２ａに接続する。次に、ヒユーズ１９ａを切断す
ることにより、第ｎ行駆動端子２３は、“Ｌ”レ
ベルにクランプされる。さらに、ヒユーズ１８
ａ，１９ｂ，１８ｂ，１９ｃを順次切断すると、
第ｎ行駆動端子２３のレベルは順次第ｎ−１行デ
コーダ２２ｂの出力レベル、“Ｌ”レベル、第ｎ
−２行デコーダ２２ｃの出力レベル、“Ｌ”レベ
ルになる。このように、第ｎ行駆動端子２３は初
期状態では第ｎ行デコーダ出力２２ａに接続する
が、ヒユーズ１８ａ〜１９ｃを選択的に切断する
ことにより、第ｎ−１行デコーダ出力２２ａ、第
ｎ−２行デコーダ出力２２ｂ、“Ｌ”レベルにク
ランプする。次に、第２スイツチ回路１５では初
期状態において、予備用第ｎ行駆動端子２５の出
力は、全てのヒユーズ１８ｃ，１８ｄ，１９ｄお
よび１９ｅが導通している状態ではアンド回路２
６ｃおよび２６ｄが閉じているため、“Ｌ”レベ
ルにクランプされている。そして、ヒユーズ１８
ｃ，１８ｄ，１９ｄ，１９ｅを順次切断すると、
この予備用第ｎ駆動端子２５の出力は順次予備用
第ｎ−１行駆動端子２４ａの出力レベル、“Ｌ”
レベル、予備用第ｎ−２行駆動端子２４ｂの出力
レベルになる。このように、予備用第ｎ行駆動端
子２５は初期状態では“Ｌ”レベルにクランプさ
れているが、ヒユーズ１８ｃ，１９ｄ，１９ｄお
よび１９ｅを選択的に切断することにより、予備
用第ｎ−１行駆動端子２４ａ、予備用第ｎ−２行
駆動端子２４ｂに選択的に接続することができ
る。この結果、初期状態では第１スイツチ回路１
２および第２スイツチ回路１３はそれぞれ行デコ
ーダ４の各出力とメモリ部１の行とを１対１に対
応させ、列デコーダ５の各出力とメモリ部１の列
とを１対１に対応させる。そして、メモリ部１に
欠陥のメモリセルがある場合には第１スイツチ回
路１２および第２スイツチ回路１３のヒユーズ１
８ａ〜１８ｄおよび１９ａ〜１９ｅを選択的に切
断することにより、第１スイツチ回路１２および
第２スイツチ回路１３の接続状態を変えて、予備
用行メモリ部６および予備用列メモリ部７のメモ
リーセルを選択することができる。
なお、以上はメモリ部１を４行４列とし、予備
用行メモリ部６および予備用列メモリ部７をそれ
ぞれ２行２列とした場合について説明したが、こ
れに限定せず、任意の数の行および列についても
同様にできることはもちろんである。
用行メモリ部６および予備用列メモリ部７をそれ
ぞれ２行２列とした場合について説明したが、こ
れに限定せず、任意の数の行および列についても
同様にできることはもちろんである。
以上、詳細に説明したように、この発明に係る
半導体メモリによれば、予備用行メモリ部および
予備用列メモリ部の選択をスイツチ回路によつて
行なうため、消費電力がわずかになり、しかも素
子面積のわずかな増加のみで、半導体メモリの歩
留りを大幅に向上することができるなどの効果が
ある。
半導体メモリによれば、予備用行メモリ部および
予備用列メモリ部の選択をスイツチ回路によつて
行なうため、消費電力がわずかになり、しかも素
子面積のわずかな増加のみで、半導体メモリの歩
留りを大幅に向上することができるなどの効果が
ある。
第１図は従来の半導体メモリを構成する模式
図、第２図は従来の半導体メモリを構成する他の
模式図、第３図はこの発明に係る半導体メモリの
一実施例の構成を示す模式図、第４図は第３図の
行スイツチ回路を示す図、第５図は第４図の第１
スイツチ回路を示す回路図、第６図は第４図の第
２スイツチ回路を示す回路図である。 １……メモリ部、２……行アドレス線、３……
列アドレス線、４……行デコーダ、５……列デコ
ーダ、６……予備用行メモリ部、７……予備用列
メモリ部、８……行デコーダ、９……予備用行デ
コーダ、１０……列デコーダ、１１……予備用列
デコーダ、１２……行スイツチ回路、１３……列
スイツチ回路、１４……第１スイツチ回路、１５
……第２スイツチ回路、１６ａ〜１６ｄ……第１
行デコーダ出力〜第４行デコーダ出力、１７ａ〜
１７ｆ………第１行駆動端子〜第６行駆動端子、
１８ａ〜１８ｄおよび１９ａ〜１９ｅ……ヒユー
ズ、２０ａ〜２０ｉ……高抵抗体、２１ａおよび
２１ｂ……オア回路、２２ａ〜２２ｃ……第ｎ行
デコーダ出力〜第ｎ−２行デコーダ出力、２３…
…第ｎ行駆動端子、２４ａおよび２４ｂ……予備
用第ｎ−１行駆動端子および予備用第ｎ−２行駆
動端子、２５……予備用第ｎ行駆動端子、２６ａ
〜２６ｄ……アンド回路。なお、同一符号は同一
または相当部分を示す。
図、第２図は従来の半導体メモリを構成する他の
模式図、第３図はこの発明に係る半導体メモリの
一実施例の構成を示す模式図、第４図は第３図の
行スイツチ回路を示す図、第５図は第４図の第１
スイツチ回路を示す回路図、第６図は第４図の第
２スイツチ回路を示す回路図である。 １……メモリ部、２……行アドレス線、３……
列アドレス線、４……行デコーダ、５……列デコ
ーダ、６……予備用行メモリ部、７……予備用列
メモリ部、８……行デコーダ、９……予備用行デ
コーダ、１０……列デコーダ、１１……予備用列
デコーダ、１２……行スイツチ回路、１３……列
スイツチ回路、１４……第１スイツチ回路、１５
……第２スイツチ回路、１６ａ〜１６ｄ……第１
行デコーダ出力〜第４行デコーダ出力、１７ａ〜
１７ｆ………第１行駆動端子〜第６行駆動端子、
１８ａ〜１８ｄおよび１９ａ〜１９ｅ……ヒユー
ズ、２０ａ〜２０ｉ……高抵抗体、２１ａおよび
２１ｂ……オア回路、２２ａ〜２２ｃ……第ｎ行
デコーダ出力〜第ｎ−２行デコーダ出力、２３…
…第ｎ行駆動端子、２４ａおよび２４ｂ……予備
用第ｎ−１行駆動端子および予備用第ｎ−２行駆
動端子、２５……予備用第ｎ行駆動端子、２６ａ
〜２６ｄ……アンド回路。なお、同一符号は同一
または相当部分を示す。
Claims (1)
- １ メモリーセルをマトリツクス状に配置すると
共に少なくとも１つの予備の行および少なくとも
１つの予備の列をあらかじめ設けた半導体メモリ
において、コード化されたアドレス信号の印加に
応じた出力端子に出力を発生する行デコーの複数
の出力端子と行を駆動する行駆動入力との間に設
けられ、この内部に有するヒユーズを切断するこ
とによつて複数の入力信号のうち１つを選択して
出力するとともに入力信号の選択が不要なときは
出力を「Ｌ」レベルにできる行スイツチ回路と、
コード化されたアドレス信号の印加に応じた出力
端子に出力を発生る列デコーダの複数の出力端子
と列を駆動する列駆動入力との間に設けられ、そ
の内部に有するヒユーズを切断することによつて
複数の入力信号のうち１つを選択して出力すると
ともに入力信号の選択が不要なときは出力を
「Ｌ」レベルにできる列スイツチ回路とから成る
ことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP494480A JPS56111194A (en) | 1980-01-18 | 1980-01-18 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP494480A JPS56111194A (en) | 1980-01-18 | 1980-01-18 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56111194A JPS56111194A (en) | 1981-09-02 |
| JPS6135636B2 true JPS6135636B2 (ja) | 1986-08-14 |
Family
ID=11597675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP494480A Granted JPS56111194A (en) | 1980-01-18 | 1980-01-18 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56111194A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194447U (ja) * | 1985-05-23 | 1986-12-03 | ||
| JPS63103536U (ja) * | 1986-12-22 | 1988-07-05 | ||
| JPH0223207Y2 (ja) * | 1985-04-26 | 1990-06-25 | ||
| JPH0236050Y2 (ja) * | 1986-12-25 | 1990-10-02 | ||
| EP0401957A2 (en) | 1989-06-05 | 1990-12-12 | Mitsubishi Denki Kabushiki Kaisha | Circuit for repairing defective bit in semiconductor memory device and repairing method |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB2154032B (en) * | 1984-02-08 | 1988-04-20 | Inmos Ltd | A repairable memory array |
| JPS6161300A (ja) * | 1984-09-03 | 1986-03-29 | Hitachi Ltd | 欠陥救済回路 |
| JPS61264599A (ja) * | 1985-05-16 | 1986-11-22 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63142599A (ja) * | 1986-12-05 | 1988-06-14 | Sony Corp | メモリ装置における不良セルの置換方法 |
| JPS6427099A (en) * | 1987-07-22 | 1989-01-30 | I O Data Kiki Kk | Semiconductor memory device |
| US6819160B2 (en) | 2002-11-13 | 2004-11-16 | International Business Machines Corporation | Self-timed and self-tested fuse blow |
| US9385054B2 (en) * | 2013-11-08 | 2016-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Data processing device and manufacturing method thereof |
| JP7391874B2 (ja) * | 2018-11-08 | 2023-12-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1980
- 1980-01-18 JP JP494480A patent/JPS56111194A/ja active Granted
Cited By (5)
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| EP0401957A2 (en) | 1989-06-05 | 1990-12-12 | Mitsubishi Denki Kabushiki Kaisha | Circuit for repairing defective bit in semiconductor memory device and repairing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56111194A (en) | 1981-09-02 |
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