JPS6161300A

JPS6161300A - 欠陥救済回路

Info

Publication number: JPS6161300A
Application number: JP59182633A
Authority: JP
Inventors: Hiroaki Nanbu; 南部　博昭; Noriyuki Honma; 本間　紀之; Kunihiko Yamaguchi; 邦彦山口; Yoshiki Kawajiri; 良樹川尻; Masaaki Matsumoto; 松本　眞明
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-09-03
Filing date: 1984-09-03
Publication date: 1986-03-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体回路に係り、特にメモリＬＳＩに好適な
欠陥救済回路に関する。

〔発明の背景〕

従来、メモリの欠陥政情においては、あるワード線（ま
たはビット線）に欠陥が発生した時、そのワード線（ま
たはビット線）を直接予備のワード線（またはビット線
）と置き換える方式（例えば、特開昭５１３−１３７１
９３号）が採られていた。しかし、このような方式でま
、欠陥が発生したワード線（またはビット線）と予備の
ワード線（またはビット線）の距離が遠くなると、その
分信号配線長が増加し、アクセス時間が大きくなるとい
う問題があった。

〔発明の目的〕

本発明の目的は、アクセス時間を増加させない欠陥救済
回路を提供することにある。

〔発明の概要〕　　　　　・上記の目的を達成するために、本発明では、欠陥の発生
したワード線（またはビット線）を直接遠くの予備のワ
ード線（またはビット線）と置き換えず、デコードされ
た複数信号線を順次予備のワード線（又はビット線）か
ら隣りのワード線（又はビット線）へと接続してゆくこ
とにより、欠陥のあるワード線（又はビット線）をはず
す。

これにより、間接的に予備のワード線（またはビット線
）と置き換えるようにしている。このため、信号配線長
を著しく小さくできアクセス時間の増加を防げる。

〔発明の実施例〕

以下本発明を実施例によって詳細に説明する。

第１図は１本発明の基本概念を説明するための一実施例
を示した図であり、スイッチ回路Ｓ′をワード線（また
はビット線）駆動回路（Ｄｉ〜Ｄ４）と、ワードａ（ま
たはビット線）　（Ｌ１〜Ｌ５）の間に設けた例を示し
ている。　　　″第１図では、メモリセルＣが５行（ま
たは５列）に配され、そのうち１行（または１列）が予
備行（または予備列）となっている例を示している。

通常は、スイッチ回路Ｓの各スイッチ８１〜Ｓ４）を、
第１図（ａ）に示したような状態にして置く。この時、
駆動回路Ｄ１は、第１行（または第１列）のワード線（
またはビット線）ＬＬを駆動し、以下駆動回路Ｄ２．Ｄ
３．Ｄ４は各々第２行（列）、第３行（列）、第４行（
列）のワード線（ビット線）Ｌ２．Ｌ３．Ｌ４を駆動す
る。今。

−例として、第２行（列）に欠陥が発生した場合を考え
よう。この場合、スイッチ回路Ｓの各スイッチ８２〜Ｓ
４を第１図（ｂ）のように切換えらればよい。このよう
にすると、駆動回路Ｄ１は第１行（列）のワードｉ（ビ
ット線）ＬＬを駆動し。

駆動回路Ｄ２は第３行（列）のワード線（ビット線）Ｌ
３を駆動し、以下駆動回路Ｄ３．Ｄ４は各各第４行（列
）、予備行（予備列）のワード線（ビット線）Ｌ４．Ｌ
５を駆動する。すなわちこの時、どの駆動回路ＣＤｉ〜
Ｄ４）も、欠陥の発生している第２行（列）のワード線
（ビットＢ）Ｌ２を駆動することはなく、その代わりに
予備行（列）のワード線（ビット線）Ｌ５が駆動される
。

第２図は、本発明の他の実施例を示した図であり、第１
図と同様にスイッチ回路ＳＡ及びＳＢをワード線（また
はビット線）駆動回路（Ｄｉ〜Ｄ４）と、ワード線（ま
たはビット１ｌｌｊｌ）　　（Ｌｌ〜Ｌ６）の間に設け
た例を示している。

第２図と第１図の違いは、第１図では予備行（列）が１
個であるのに対し、第２図では予備行（列）を２個にし
、第１行（列）から第４行（列）のうち、任意の２つの
行（列）に欠陥があっても、それを救済できるようにし
ている点である。通常は、スイッチ回路ＳＡ及びＳＢの
各スイッチ（ＳＡＩ〜ＳＡ４及びＳＢＩ〜５Ｂ５）を、
第２図（ａ）に示したような状態にして置く。この時、
駆動回路Ｄｉ、Ｄ２．Ｄ３．Ｄ４は各々第１行（列）、
第２行（列）、第３行（列）、第４行（列）のワード（
ビット線）Ｌｌ、Ｌ、２．Ｌ３．Ｌ４を駆動する。今、
−例として、第２行（列）及び第４行（列）に欠陥が発
生した場合を考えよう。この場合、スイッチ回路ＳＡの
スイッチＳＡ３゜ＳＡ４及びスイッチ回路ＳＢのスイッ
チＳＢ２〜ＳＢ５を例えば第２図（ｂ）のように切換え
ればよい。このようすると、駆動回路Ｄｉ、Ｄ２．Ｄ３
゜Ｄ４は各々第１行（列）、第３行（列）、第１予備行
（列）、第２予備行（列）のワード線（ビット線（Ｌｌ
、Ｌ３．Ｌ５Ｌ、Ｌ６を駆動する。すなわち、この時、
どの駆動回路（Ｄｉ〜Ｄ４）も、欠陥の発生している第
２行（列）及び第４行（列）を駆動することはなく、そ
の代わりに第１予備行（列）及び第２予備行（列）が駆
動される。

餉３図は、本発明の他の実施例を示した図であり、スイ
ッチ回路Ｓをデコーダ（ＤＥＣＩ〜ＤＥＣ４）と。

ワード線（またはビット線）駆動回路（Ｄｉ〜Ｄ５）の
間に設けた例を示している。第３図と第１図の違いは、
スイッチ回路Ｓの挿入されている箇所が違うだけであり
、その他については第３図の場合も第１図の場合と全く
同様である。すなりち、スイッチ回路Ｓの各スイッチ（
Ｓｌ−Ｓ４）が第３図（ａ）のようになっていると、デ
コーダＤＥＣＩは、ワード線（ビットＡＲ）ＬＬを、以
下デコーダＤＥＣ２，ＤＥＣ３，ＤＥＣ４は各々ワード
線（ビット線）Ｌ２．Ｌ３．Ｌ４を選択する。一方、ス
イッチ回路Ｓの各スイッチ（Ｓ２〜Ｓ４）を第３図（ｂ
）のように切換えると、デコーダＤＥＣＩ、　ＤＥＣ２
，ＤＥＣ３゜ＤＥＣ４は各々ワード線（ビット線）ＬＬ
、Ｌ３゜Ｌ４Ｌ、Ｌ５）を選択する。

第４図は本発明の他の実施例を示しており、第１図のス
イッチ回路Ｓの各スイッチ（Ｓｔ〜Ｓ４）をＮチャネル
ＭＯ３）−ランジスタで構成した例を示している。第４
図（ａ）において、通常は、電位ｖＡ　（またはｖｏ）
を高電位、電位Ｖ、（またはＶＤ）を低電位にする。こ
の時ＭＯＳトランジスタＱｌ、Ｑ３．Ｑ５．Ｑ７がオン
し、Ｑ２．Ｑ４゜Ｑ６．Ｑ８がオフする。よって、駆動
回路Ｄ１はｆｔ５１行（列）のワード線（ビット線）Ｌ
Ｌを駆動し、以下駆動回路Ｄ２．Ｄ３．Ｄ４は各々ｆＡ
２行（列）、第３行（列）、第４行（列）のワード線（
ビット線）Ｂ２．Ｂ３．Ｂ４を駆動する。今−例として
、第２行（列）に欠陥が発生した場合を考える。この場
合、第４図（ｂ）に示したようにＭＯＳトランジスタの
ゲートに電位を供給している配線のＡ点及びＢ点を切断
し、電位ｖＡ及びｖ８を高電位、電位Ｖ、及びＶ、、を
低電位にする。

このようにするとＭ　ＯＳ　ｈランジスタＱｌ、Ｑ４゜
Ｑ６．Ｑ８がオンし、Ｑ２．Ｑ３．Ｑ５Ｑ７がオフする
。よって駆動回路Ｄ１は第１行（列）、駆動回路Ｄ２は
第３行（列）、以下駆動回路Ｄ３゜Ｂ４は各々第４行（
列）、予備行（列）を駆動する。すなわち、この時、ど
の駆動回路（Ｄｉ〜Ｄ４）も欠陥の発生している第２行
（列）のワード線（ビット線）Ｂ２を駆動することはな
く、その代わりに予備行（列）のワード線（ビット線）
Ｂ５が駆動される。

第５図は本発明の他の実施例を示しており、第３図のス
イッチ回路Ｓの各スイッチ（Ｓｌ−Ｓ４）をＮチャネル
ＭＯ８）−ランジスタで構成した例を示している。第５
図と第４図の違いはスイッチ回路Ｓの挿入されている箇
所が違うだけであり、その他については第５図の場合も
第４図の場合と同様となる。

なお、第４図及び第５図の例では、スイッチをＮチャネ
ルＭＯＳトランジスタで構成しているが。

スイッチをＰチャネルＭＯ８）−ランジスタで栂成し、
電位ｖＡ、ｖ、、ｖｃ、ｖ、、の極性を逆にしても同様
であることは明らかである。

第６図（ａ）は、本発明のもう一つの実施例を示した図
である。メモリセルＣは、バイポーラトランジスタで構
成したフリップ・フロップ形メモリセルであり、各列に
は、ビット線が２本ずつ（例えば第１列の場合はＢ１と
１丁）ある。スイッチ回路Ｓは、ビット線駆動回路（Ｄ
ｉ〜Ｄ４）と。

ビット線（Ｂｌ〜Ｂ５．Ｂｌ〜Ｂ５）の間に設け、スイ
ッチはｎｐｎバいポーラトランジスタ（Ｑｌ〜Ｑ１６）
で構成している。

第６図（ａ）において、通常のメモリと同様に、第１列
〜第４列が選択されるようにするには、電位ｖ０と電位
ｖｃを等電位にし、かつ電位ｖＡを電位Ｖ、及び電位ｖ
ｃよりも高電位によればよい。

この時、トランジスタＱ１及びＱ３のベース電位（Ｖ、
）の方が、トランジスタＱ２及びＱ４のベース電位（ｖ
ｓ　＝ｖ、）よりも高電位なので、トランジスタＱ１及
びＱ３がオンする。以下同様に。

トランジスタＱ５．Ｑ７Ｑ、Ｑ９．Ｑｌ　１．Ｑ１３゜
Ｑ１５がオンする。よって、この時、ビット線駆動回路
Ｄｉ、Ｄ２．Ｄ３．Ｂ４は各々第１列、第２列、第３列
、第４列のビット線Ｂｌ、Ｂｌ〜Ｂ４．Ｂ４を駆動する
。今、−例として、このメモリの第２列に欠陥が発生し
た場合を考えよう。

この場合、第６図（ｂ）に示したように、トランジスタ
Ｑ２．Ｑ４．Ｑ６．Ｑ８．ＱＩＯ，Ｑ１２゜Ｑ１４．Ｑ
１６（７）ベースに電位ｖ、ｌ（又はｖａ）を供給する
配線のＡ点を切断し、電位ＶＡＴｖ、＋ｖ０の関係を、
電位ｖｃが最も高電位に、電位ｖＡが次に高電位に、電
位Ｖ、が最も低電位になるように設定すればよい。この
時、トランジスタＱ１及びＱ３のベース電位（ｖＡ）の
方が、トランジスタＱ２及びＱ４のベース電位（Ｖ、）
よりも高電位なので、トランジスタＱ１及びＱ３がオン
する。一方、トランジスタＱ５及びＱ７のベース電位（
ＶＡ）の方が、トランジスタＱ６及びＱ８ベース電位（
ｖｏ）よりも低電位なので、トランジスタＱＩＯ，Ｑ１
２．Ｑ１４．Ｑ１６がオンする。よって、この時、ビッ
ト線駆動回路ＤＩ。

Ｂ２．Ｂ３．Ｂ４は各々第１列、第３列、第４列。

予備列のビット線Ｂｌ、丁丁、Ｂ３．■Ｔ〜Ｂ５゜Ｂ５
を駆動する。すなわち、この時、どのビット線駆動回路
（Ｄｉ〜Ｄ４）も、欠陥の発生している第２列のビット
線Ｂ２．Ｂ２を駆動することはなく、その代わりに予（
（ｆｆ列のビット線＋３５．Ｂ５が駆動される。

なお、第６図の実施例では、メモリセルＣが４行４列に
配された例について示しているが、メモリセルＣが何行
及び何列に配されていよいとも、本発明が適用できるこ
とは言うまでもない。

なお以上の実施例では、予備行（列）を１個あるいは２
個設ける例について示してきたが、本発明に従ってＮ個
の予備行（列）を設ければ、Ｎ個の行（列）を救済でき
る事は明らかである。

なお以上の実施例では、予備行（列）をメモリセルアレ
ーの端に配置しているが、一般に予備行（列）はメモリ
セルアレーのどこに配置してもよい。

第７図も本発明の実施例を示した図であり、第６図の電
位ＶＡ、Ｖ、、Ｖ、、の電位レベルの設定方法の一例を
示している。第７図のように電位レベルを設定すると、
第６図（ａ）において、通常のメモリと同様に、第１列
〜ｆｆ１４列を選択する時（図中Ａすなわち、予備列を
選択しない時）と、第６図（ｂ）において、第１列、第
２列、第３列。

第４列、予備列を選択する時（図中Ｂすなわち、予備列
を選択する時）で、電位■。の電位レベルのみ変える必
要があり、電位ＶＡ、Ｖ、は変える必要がない。

第８図も本発明の実施例を示した図であり、第７図に示
したように、予備列を選択しない時と、予備列を選択す
る時で、電位■。の電位レベルを変える方法を示してい
る。第８図において、予備列を選択しない時（第８図（
ａ））、電位Ｖ。の電位レベルは、電位Ｖ。Ｃ９抵抗Ｒ
１，電流ＩＩ。

Ｉ２から決まり、Ｖ、＝Ｖ、。−Ｒｌｘ（Ｉｌ＋Ｉ２）
となる。一方、予備列を選択する時は、第８図（ｂ）に
示したように、配線をＡ点で切断し、電流源Ｉ２を切り
離せばよい。この時、電位ｖｃはＶｃ　＝Ｖｃｃ　　Ｒ
Ｉ　Ｘ　Ｉ　１となる。

第９図も本発明の実施例を示した図であり、第８図と同
様に、第７図に示したように、電位ｖ、。

の電位レベルを変える他の方法を示している。第９図も
本発明の実施例を示した図であり、第８図と同様に、第
７図に示したように電位Ｖ。の電位レベルを変える他の
方法を示している。第９図において、予備列を選択しな
い時（第９図（ａ））。

電位ｖｃの電位レベルは、電位ＶＣＣ＋電位Ｖ。６゜電
位Ｖ□、抵抗Ｒ１，抵抗Ｒ２，抵抗Ｒ３，及びトランジ
スタＱ　、Ｌのベース・エミッタ間電圧Ｖ□から決まり
、となる。一方、予備列を選択する時は、第９図（ｂ）に
示したように、配線Ａ点で切断し、抵抗Ｒ３を切り雛せ
ばよい、この時、電位ｖ、、は。

となる。

なお、第６図〜第９図の実施例では、スイッチをｎｐｎ
バイポーラトランジスタで構成しているが、スイッチを
ｐｎｐトランジスタで構成し、電位ＶＡ、Ｖ、、Ｖ。の
極性を逆にしても同様の議論が成立することは明らかで
ある。

〔発明の効果〕

本発明によれば、欠陥救済を行う際欠陥の発生したワー
ド線（またはビット線）を直接予備のワード線（または
ビット線）とｉ近き換えず、近くの（極端な場合は隣り
の）ワード線（またはビット線）と置き換えるので、信
号配線長の増加によるアクセス時間の増加を招かない６図面のｆｆ９Ｉ車な説明第１図は本発明の一実施例を示した図、第２図〜第９図
は夫々本発明の他の実施例を示した回である。

Ｃ・・・メモリセル、Ｌ・・・ワード線またはビット線
、Ｄ・・・ワード線またはビット線駆動回路、ＤＥＣ・
・（じ第　１２．／Ｓ　　　　Ｃｏ−）ｒ−一仁一一コ（ｂ）第　３　　図（ｂ）第　４　図（シ）「し−−−−−−−−＝ＪＬ　　＋＋　　−−＋＋＋＋　　−Ｊ第　６ｚ（（Ｚ）第　６　口（ｂ）第　７７Ｐ門人間−！−高橋明夫第　ｑ　図（（１）　　　　　　　（ｂ）

Claims

【特許請求の範囲】１、複数のメモリセルが接続された複数の信号線と、該
複数の信号線が接続されたデコーダとを有する半導体記
憶装置において、複数のメモリセルが接続された予備信号線と、該複数の
信号線の中の第１の信号線に欠陥ある場合に、該第１の
信号線と該デコーダとの接続をはずし、その接続位置に
、該第１の信号線と隣接した信号線を接続し、順次接続
位置をずらしてゆき、余つた該デコーダの接続位置に該
予備信号線を接続するスイッチとを有することを特徴と
する欠陥救済回路。