JPS61999A - 半導体メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、主メモリセルアレイと予備メモリセルアレイ
とを有し、主メモリセルアレイの一部が欠陥部となって
いる場合に、その欠陥部に代えて予備メモリセルアレイ
を用いることができるようにされた半導体メモリに対し
て、アドレス信号の伝達制御を行うため設けられる半導
体メモリ制御回路に関する。

背景技術とその問題点 シリコン等の半導体基体上に多数のメモリセルを行列配
置してメモリセルアレイを形成し、各メモリセルにアド
レス信号による制御のもとに情報を記録させることがで
きるようにした半導体メモリの分野においては、大容量
化をはかることが重要課題の１つである。そして、大容
量化が進められるにつれて、１つのチップ上に形成され
るメモリセルの数は極めて大となり、それに伴って、メ
モリセルアレイ中に製造過程での不良メモリセルが混在
する度合いも増大する。そのため、半導体メモリの生産
歩留まりを向上させるべく、１つのチップ上に正規のメ
モリセルアレイ、即ち、主メモリセルアレイと主メモリ
セルアレイに比して小規模な予備メモリセルアレイとを
形成しておき、主メモリセルアレイ内に不良メモリセル
の存在が判明した場合には、その不良メモリセルを含む
主メモリセルアレイの一部を予備メモリセルアレイに置
き換えて、正常な半導体メ早りとして用いることができ
るようにすることが知られている。

このような予備メモリセルアレイによる置き換えは、例
えば、第２図に示される如く、データ伝達線単位で、主
メモリセルアレイ中の不良メモリセルを含むメモリセル
列を、予備のメモリセル列に置き換えることができるよ
うにされた構成がとられて行われる。第２図において、
Ｍ＋　、Ｍｚ　。

・・・Ｍｎは夫々メモリセル列で主メモリセルアレイの
一部を構成し、これらは、スイッチング素子ＳＩ及びＳ
＋　’　、Ｓ２及びＳ２°、・−−８ｎ及びＳｎ’を介
して、共通のデータ伝達線Ｌｄ及びＬｄ”に接続されて
いる。そして、これらメモリセル列Ｍ、、Ｍ２　、　　
・・・Ｍｎに対して、１つの予備メモリセル列ＭＡが備
えられており、この予備メモリセル列ＭＡもスイッチン
グ素子ＳＡ及びＳＡ’　を介して共通のデータ伝達線Ｌ
ｄ及びＬｄ゛に接続されている。スイッチング素子Ｓ、
及びｓ、’　、３２及びＳ２°、−・−８ｎ及びＳｎ”
、及び、ＳＡ及びＳＡ’　は、夫々の制御端に列デコー
ダ１からのデコードされたアドレス信号Ｒ＋　、Ｒｚ　
、　　・・・Ｒｎが供給され、例えば、それらが高レベ
ルをとるときオン状態とされて、データ伝達線により伝
達されるデータが対応するメモリセル列に記録されるよ
うになされるが、この場合、各スイッチング素子と列デ
コーダ１との間に予備メモリ選択回路２が設けられてい
る。

上述の主メモリセルアレイを構成するメモリセル列ＭＩ
　、　Ｍ２　、　　・・・Ｍｎの夫々が、不良メモリセ
ルを含まないものである場合には、予備メモリ選択回路
２のスイッチ３Ａ＋　、３Ａ２．・・・３Ａｎがオン状
態とされて、スイッチ４Ａ’ｌ、４Ａ２．・・・４Ａｎ
がオフ状態とされ、さらに、スイッチ５がオン状態とさ
れる。従って、この場合には、列デコーダ１からのデコ
ードされたアドレス信号Ｒ，，Ｒ２、・・・Ｒｎはスイ
ッチング素子ＳＡ及びＳＡ’　の制御端には供給されず
、スイッチング素子ＳＡ及びＳＡ”　は、それらの制御
端が接地されて、オフ状態に保たれる。即ち、この場合
には、予備メモリセル列ＭＡは用いられない。

一方、メモリセル列Ｍ＋　、Ｍｚ　、　　・・・Ｍｎの
うちのいずれかが不良メモリセルを含むものであること
が判明した場合には、それに対応する予備メモリ選択回
路２のスイッチ３Ａ＋　、３Ａ２　、　　・・・３Ａｎ
のいずれかがオフ状態とされ、また、同じく対応するス
イッチ４　Ａ＋　、　　４　Ａ２　、　　・・・４Ａｎ
のいずれかがオン状態とされて、さらに、スイッチ５が
オフとされる。従って、デコードされたアドレス信号Ｒ
，，Ｒ，，・・・Ｒｎのうちのいずれかが、スイッチ４
Ａ＋　、４Ａ２　、　　・・・４Ａｎのうちのオン状態
とされたものを通じてスイッチング素子ＳＡ及びＳＡ’
　の制御端に供給され、それにより、データ伝達線Ｌｄ
及びＬｄ’　により伝達されるデータが、不良メモリセ
ルを含むメモリセル列に代えて、予備メモリセル列ＭＡ
に記録される。即ち、不良メモリセルを含むメモリセル
列が予備メモリセル列ＭＡに置き換えられるのである。

上述の予備メモリ選択回路２は、具体的には、。

例えば第３図に示される如くの構成とされる。ここでは
、メモリセル列Ｍ、、Ｍｚ　、　　・・・Ｍｎのうちの
１つがメモリセル列Ｍとしてあられされており、また、
これに接続された、スイッチング素子Ｓ１及びｓ、’　
、ｓ２及び３２’、ｕ−−５ｎ及びＳｎ’　のうちの１
組が、スイッチング素子Ｓ及びＳｏであられされていて
、これらスイッチング素子Ｓ及びＳｏはＮチャンネル形
の絶縁ゲート形電界効果トランジスタ（以下、Ｎ−ＭＯ
Ｓという）で形成されている。また、予備メモリセル列
ＭＡに接続されたスイッチング素子ＳＡ及びＳＡ’　も
Ｎ−ＭＯＳで形成されており、共通のデータ伝達線■。

ｄ及びＬｄ”によってデータＤ及び百が伝達されている
。さらに、アドレス端子６には、列デコーダ１からのデ
コードされたアドレス信号Ｒ１＋Ｒ２，・・・Ｒｎのう
ちの１つがアドレス信号Ｒとして供給されている。

そして、予備メモリ選択回路２を構成する部分において
は、アドレス端子６からインバータ７゜Ｎ−ＭＯＳ　８
及びインバータ９及び１０を介して、主メモリセルアレ
イを構成するメモリセル列Ｍに接続されたスイッチング
素子Ｓ及びＳｏを形成するＮ−ＭＯＳの夫々のゲートに
至るアドレス信号路、及び、アドレス端子６からインバ
ータ７、Ｐチャンネル形の絶縁ゲート形電界効果トラン
ジスタ（以下、Ｐ−ＭＯＳという）１１及びインバータ
１２及び１３を介して、予備メモリセル列ＭＡに接続さ
れたスイッチング素子ＳＡ及びＳＡ’　を形成するＮ−
ＭＯＳの夫々のゲートに至るアドレス信号路が形成され
ている。Ｎ−ＭＯＳ　８及びＰ−ＭＯＳ　１１のゲート
は共通接続され、電源子Ｂと接地電位点との間に設けら
れた抵抗１４及び１５で形成されるバイアス回路の接続
点Ｐに得られるバイアス電圧が、インバータ１６を介し
て印加される。また、インバータ９の入力側と接地電位
点との間には抵抗１７が接続されている。さらに、イン
バータ１２の入力側と接地電位点との間には、Ｎ−ＭＯ
Ｓ　１８が接続されており、そのゲートには、電源子Ｂ
と接地電位点との間に設けられた抵抗１９及び２０で形
成されるバイアス回路の接続点Ｑに得られるバイアス電
圧が、″インバータ２１を介して印加される。

上述の抵抗１４及び１９は、製造時には、第４図Ａに示
される如くの、例えば、シリコン基板３０上に酸化シリ
コンの絶縁膜３１を介して設けられた高抵抗の多結晶シ
リコン層３２とその両側に配された低抵抗の多結晶シリ
コン層３３とで構成された抵抗素子により形成されてお
り、この状態では、例えば、１００９以上の極めて高い
抵抗値を有している。そして、このように構成された高
抵抗素子は、これにレーザ光ビームを照射することによ
り、低抵抗の多結晶シリコン層３３から高抵抗の多結晶
シリコン層３２への不純物の拡散を生ぜしめで、第４図
Ｂに余される如く、高抵抗の多結晶シリコン層３２を低
抵抗の多結晶シリコン層３２°に変化せしめた低抵抗素
子とすることができるものとなっている。

主メモリセルアレイを形成するメモリセル列Ｍが不良メ
“モリセルを含まない場合は、抵抗１４及び１９は高抵
抗のまま用いられる。従って、抵抗１４と１５との間の
接続点Ｐには、低レベルのバイアス電圧が得られ、これ
がインバータ１６で反転されて、Ｎ−ＭＯＳ　８及びＰ
−ＭＯＳ　１１のゲートには高レベルのバイアス電圧が
印加される。このため、Ｎ−ＭＯＳ　８はオシとされ、
アドレス端子６からのアドレス信号Ｒは、インバータ７
、　Ｎ−ＭＯＳ　８及びインバータ９及び１０を介して
スイッチング素子Ｓ及びＳｏを形成する夫々のＮ−ＭＯ
Ｓのゲートに供給される。このとき、Ｐ−ＭＯＳ　　１
１はオフとされ、また、抵抗１９と２０との間の接続点
Ｑには低レベルのバイアス電圧が得られ、これがインバ
ータ２１で反転されてＮ−ＭＯＳ　１８のゲートに供給
されてＮ−ＭＯＳ　１　Ｂがオンとされる。これにより
、アドレス端子６からのアドレス信号Ｒがスイッチング
素子ＳＡ及びＳＡ“を形成する夫々のＮ−ＭＯＳのゲー
トに供給されることはない。即ち、予備メモリセル列Ｍ
Ａは選択されない。

一方、主メモリセルアレイを形成するメモリセル列Ｍが
不良メモリセルを含む場合には、抵抗１４及び１９を形
成する第４図Ａに示される如くの抵抗素子にレーザ光ビ
ームが照射されて、これら抵抗素子が第４図Ｂに示され
る如くの低抵抗素子に変化せしめられる。そして、抵抗
１４が低抵抗とされることにより、接続点Ｐに高レベル
のバイアス電圧が得られ、これがインバータ１６により
反転されてＮ−ＭＯＳ　８及びＰ−ＭＯＳ　１１のゲー
トに低レベルのバイアス電圧として供給される。このた
め、アドレス端子６からスイッチング素子Ｓ及びＳ゛を
形成する夫々のＮ−ＭＯＳのゲートに至るアドレス信号
路が遮断される。このとき、Ｐ−ＭＯＳ　１１はオンと
され、また、抵抗１９が低抵抗とされることにより、接
続点Ｑに高レベルのバイアス電圧が得られ、これがイン
バータ２１によって反転されてＮ−ＭＯＳ　１８のゲー
トに低レベルのバイアス電圧が印加されてＮ−ＭＯＳ　
１８がオフとされる。これによって、アドレス端子６か
らのアドレス信号Ｒが、インバータ？、　ｐ−Ｍｃｉｓ
　１１及びインバータ１２及び１３を介してスイッチン
グ素子ＳＡ及びＳＡ”を形成する夫々のＮ−ＭＯＳのゲ
ートに供給される。このとき、抵抗１７の存在によりイ
ンバータ９の入力側の電位は低レベルとされ、従って、
インバータ１０の出力側の電位が低レベルとされて、ス
イッチング素子Ｓ及びＳ゛を形成する夫々のＮ−ＭＯＳ
はオフ状態に維持される。

このようにして、この場合には、メモリセル列Ｍに代え
て予備メモリセル列ＭＡが用いられるのである。

しかしながら、この場合、抵抗１４及び１９が低抵抗と
されるので、電源子Ｂから抵抗１４及び１５を通じて流
れる電流、及び、電源子Ｂから抵抗１９及び２０を通じ
て流れる電流が増加し、抵抗１４．１５．１９及び２０
での消費電力が著しく増大する。即ち、不良メモリセル
を含むメモリセル列Ｍを予備メモリセル列ＭＡに置き換
えることにより、消費電力の大幅な増大をまねくという
不都合が生じてしまうことになる。

発明の目的 斯かる点に鑑み本発明は、主メモリセルアレイと予備メ
モリセルアレイとを備え、主メモリセルアレイの一部が
不良メモリセルを含むものとなっっている場合に、その
不良メモリセルを含む部分を予備メモリセルアレイに置
き換えることができるようにされた半導体メモリにおけ
る、主メモリセルアレイの一部の予備メモリセルアレイ
への置換えを、比較的簡単な構成のもとに、消費電力を
増大せしめることなく行うことができるようにされた半
導体メモリ制御回路を提供することを目的とする。

発明の概要 本発明に係る半導体メモリ制御回路は、半導体メモリの
所定の単位メモリセルアレイの各々とデータ伝達線との
間を断続させる第１のスイッチング素子と、半導体メモ
リの予備メモリセルアレイとデータ伝達線との間を断続
させる第２のスイッチング素子と、第１のスイッチング
素子の制御端とデコードされたアドレス信号が供給され
るアドレス端子との間に接続されたドレイン・ソース間
通路を有するＮチャンネル形もしくはＰチャンネル形の
第１の絶縁ゲート形電界効果トランジスタと、第２のス
イッチング素子の制御端と上述のアドレス端子との間に
接続されたドレイン・ソース間通路を有するＰチャンネ
ル形もしくはＮチャンネル形の第２の絶縁ゲート形電界
効果トランジスタと、ヒユーズ素子とラッチ動作回路部
とを含んで第１及び第２の絶縁ゲート形電界効果トラン
ジスクの各々のゲートに接続され、ヒユーズ素子が通路
形成状態にあるときには第１の絶縁ゲート形電界効果ト
ランジスタをオン状態とするとともに第２の絶縁ゲート
形電界効果トランジスタをオフ状態とする第１のラッチ
電圧を供給して、デコードされたアドレス信号が第１の
スイッチング素子に伝達されるようにし、また、ヒユー
ズ素子が遮断状態にあるときには、第１の絶縁ゲート形
電界効果トランジスタをオフ状態とするとともに第２の
絶縁ゲート形電界効果トランジスタをオン状態とする第
２のラッチ電圧を供給して、デコードさ　　　　　・れ
たアドレス信号が第２のスイッチング素子に伝達される
ようになすアドレス信号路選択部とを備えて構成される
。

このようにされることにより、アドレス信号路選択部に
おけるヒユーズ素子の断続に応じて予備メモリセルアレ
イが選択利用されることになり、所定の予備メモリセル
アレイのいずれかが不良メモリセルを含む欠陥部分を有
する場合に、それに対応するヒユーズ素子を遮断状態と
することによって、欠陥部分を有する所定の単位メモリ
セルアレイを予備メモリセルアレイに置き換える制御を
、消費電力の増加を伴うことなく行うことができる。

実施例 以下、本発明の実施例について述べる。

第１図は、本発明に係る半導体メモリ制御回路の一例の
部分を示す。この第１図に示される部分は、上述の第３
図に示される回路に相当し、第１図においては、第３図
に示される各部及び信号に対応する部分及び信号には、
第３図と共通の符号を付して示し、それらについての重
複説明を省略する。

第１図に示される回路においては、夫々アドレス信号路
中に配されたＮ−ＭＯＳ　８及びＰ−ＭＯＳ　１１のゲ
ートにその出力端が接続されたインバータ１６の入力側
には、２つのＰ−ＭＯＳ　４０及び４１が夫々のドレイ
ン・ソース間通路を並列にして接続され、共通接続され
たドレインが電源子Ｂに接続されるとともに、共通接続
されたソースがヒユーズ４２を介して接地されて構成さ
れたバイアス回路が設けられ、Ｐ−ＭＯＳ　４　’ｏ及
び４１の共通接続されたソースとヒユーズ４２との間の
接続点Ｐ″が、インバータ１６の入力端に接続されてい
る。そして、インパ゛−夕１６の出力端はＰ−ＭＯＳ　
４０のゲートにも接続されている。さらに、インバータ
９の入力側と接地電位点との間にはＰ−ＭＯＳ　４３が
接続されており、そのゲートがインバータ、１６の出力
端に接続されている。

また、Ｎ−ＭＯＳ　１８のゲートにその出力端が接続さ
れたインパーク２１の入力側には、２つのＰ−ＭＯ５４
４及び４５が夫々のドレイン・ソース間通路を並列にし
て接続され・共通接続されたド′イア１が電源子Ｂに接
続されるとともに、共通接続されたソースがヒユーズ４
６を介して接地されて構成されたバイアス回路が設けら
れ、Ｐ−ＭＯＳ　４４及び４５の共通接続されたソース
とヒユーズ４６との間の接続点Ｑ゛が、インバータ２１
の入力端に接続されている。そして、インバータ２１の
出力端はＰ−ＭＯＳ　４４のゲートにも接続されている
。

さらに、電源子Ｂと接地電位点との間に、ゲートが接地
されたＰ−ＭＯＳ　４７とコンデンサ４８との直列接続
が設けられ、Ｐ−ＭＯＳ　４７とコンデンサ４８との間
の接続点Ｕが、インバータ４９及び５０を介してＰ−Ｍ
ＯＳ　４１及び４５のゲートに接続されている。

Ｐ−ＭＯＳ　４７とコンデンサ４８との間の接続点Ｕに
は、電源子Ｂがオンとされてその電圧Ｖｄが第５図Ａに
横軸に時間ｔをもって示される如くに立上るとき、第５
図Ｂに横軸に時間ｔをもって示される如く、電源＋Ｂの
電圧ＶｄがＰ−ＭＯＳ　４７がオンとなる電圧ｖＩに達
した後、コンデンサ４８の充電期間をもって電源子Ｂの
電圧Ｖｄの立上りより遅れて立上る電圧Ｓｊ２が得られ
、これがインパーク４９及び５０を介してＰ−ＭＯＳ　
４１及び４５の夫々のゲートに供給される。

ここで、上述のヒユーズ４２及び４６は、製造時には、
第６図Ａに示される如くの、例えば、シリコン基板５１
上に酸化シリコンの絶縁膜５２を介して設けられた極め
て低抵抗の多結晶シリコン層５３で構成された素子によ
り形成されている。

そして、このように構成されたヒユーズ用素子は、これ
にレーザ光ビームを照射することにより、第６図Ｂに示
される如くの、多結晶シリコン層５３を分断したものと
することができ、この状態で、ヒユーズ４２及び４６は
、遮断状態とされる。

このような構成のもとに主メモリセルアレイを形成する
メモリセル列Ｍが不良メモリセルを含まない場合は、ヒ
ユーズ４２及び４６は遮断状態とされることなく通路形
成状態とされる。従って、このとき接続点Ｐ′及びＱ“
には低レベルのバイアス電圧が得られ、これらがインバ
ータ１６及び２１で夫々反転される。インバータ１６の
出力端に得られる高レベルのバイアス電圧はＮ−ＭＯＳ
８及びＰ−？ＩＯ５１１，４０及び４３の夫々のゲート
に供給され、これによってＮ−ＭＯＳ　８がオンとされ
、Ｐ−ＭＯ５ＩＩ、４０及び４３はオフとされる。これ
によりアドレス端子６からのデコードされたアドレス信
号Ｒは、インバータ７、　Ｎ−ＭＯＳ　８及びインバー
タ９及び１０を介してスイッチング素子Ｓ及びＳｏを形
成する夫々のＮ−ＭＯＳのゲートに供給される。

このときＰ−ＭＯＳ　１１がオフとされるので、アドレ
ス端子６からのアドレス信号Ｒがスイッチング素子ＳＡ
及びＳＡ″を形成する夫々のＮ−ＭＯＳのゲートに供給
されることはない。

また、インバータ２１の出力端に得られる高レベルのバ
イアス電圧は、Ｎ−ＭＯＳ　１８及びＰ−門Ｏ５４４の
夫々のゲートに供給される。これにより、Ｎ’−ＭＯＳ
　１８がオンとされ、Ｐ−ＭＯＳ　４４がオフとされる
。このように、Ｎ−？ｌＯ３１８がオンとされるのでイ
ンパーク１２の入力側の電位は低レベルとされ、従って
、インバータ１３の出力側の電位が低レベルとされ、ス
イッチング素子ＳＡ及びＳＡ”を形成する夫々のＮ−Ｍ
ＯＳはオフ状態に維持される。

このようにして、斯かる場合には、予備メモリセル列Ｍ
Ａは選択されない。

一方、主メモリセルアレイを形成するメモリセル列Ｍが
不良メモリセルを含む場合には、ヒユーズ４２及び４６
を形成する第６図Ａに示される如くのヒユーズ用素子に
レーザ光ビームが照射されて、これらヒユーズ用素子が
第６図Ｂに示される如くの多結晶シリコン層５３が分断
された素子とされ、ヒユーズ４２及び４６が遮断状態と
される。

そして、ヒユーズ４２が遮断状態とされることによ、す
、電源子Ｂがオンとされてその電圧Ｖｄが第５図Ａに示
される如くに立上るに際して、第５図Ｂに示される如く
の、電圧Ｓ７！の立上り時における電圧５ｆｆｉが所定
値■２となるまでの期間Ｔにおいて、Ｐ−ＭＯＳ　４１
がオンとされるとき、接続点Ｐ。

には高レベルのバイアス電圧が得られ、これがインバー
タ１６で反転される。インバータ１６の出力端に得られ
る低レベルのバイアス電圧はＮ−ＭＯＳ８及びＰ−ＭＯ
Ｓ　１１．　４０及び４３の夫々のゲートに供給され、
これによってＮ−ＭＯＳ　８がオフとされ、Ｐ−ＭＯＳ
　Ｌ　１．　４０及び４３はオンとされる。このように
Ｐ−ＭＯＳ　４０がオンとされることにより接続点Ｐ”
には、電圧Ｓβの立上り時における期間Ｔが過ぎてＰ−
ＭＯＳ　４１がオフとさ姪た後にも、高レベルのバイア
ス電圧が維持される。従って、インバータ１６の出力端
には低レベルのバイアス電圧が維持される。即ち、イン
パーク１６及びＰ−ＭＯＳ４０は電圧ラッチ動作を行う
ラッチ回路を形成しているのである。

このようにして、インバータ１６の出力端に低レベルの
バイアス電圧が維持されることにより、Ｎ−ＭＯＳ　８
はオフ状態に維持され、アドレス端子６からのアドレス
信号Ｒはスイッチング素子Ｓ及びＳｏを形成する夫々の
Ｎ−ＭＯＳのゲートには供給されない。このとき、Ｐ−
Ｍ、Ｏ５４３はオン状態に維持されるので、インバータ
９の入力側の電位は低レベルとされ、従って、インバー
タ１０の出力側の電位も低レベルとされて、スイッチン
グ素子Ｓ及びＳｏはオフ状態に維持される。

そしてこのとき、Ｐ−ＭＯＳ　１１はオン状態に維持さ
れ、アドレス端子６からのアドレス信号Ｒが、インバー
タ７、　Ｐ−ＭＯＳ　１１及びインバータ１２及び１３
を介して、スイッチング素子ＳＡ及びＳＡ”を形成する
夫々のＮ　−Ｍ’ＯＳのゲートに供給される。

即ち、予備メモリセル列ＭＡが選択されるのである。

また、ヒユーズ４６が遮断状態とされることにより、電
Ｈ＋Ｂがオンとされてその電圧Ｖｄが第５図Ａに示され
る如くに立上りに際して、第５図Ｂに示される如くの、
電圧Ｓ７！の立上り時における期間Ｔにおいて、Ｐ−Ｍ
ＯＳ　４５がオンとされるとき、接続点Ｑ″には高レベ
ルのバイアス電圧が得られ、これがインバータ２１で反
転される。インバータ２１の出力端に得られる低レベル
のバイアス電圧はＮ−ＭＯＳ　　１８及びＰ−ＭＯＳ　
４４の夫々のゲートに供給され、これによってＮ−ＭＯ
Ｓ　１８がオフと台れ、Ｐ−ＭＯＳ　４４はオンとされ
る。このようにＰ−ＭＯＳ４４がオンとされることによ
り接続点Ｑ”には、電圧ＳＩｌの立上り時における期間
Ｔが過ぎてＰ−ＭＯＳ　４５がオフとされた後にも、高
レベルのバイアス電圧が維持される。従って、インバー
タ２１の出力端には低レベルのバイアス電圧が維持され
る。即ち、インバータ２１及びＰ−ＭＯＳ　４４は電圧
ラッチ動作を行うラッチ回路を形成しているのである。

このようにして、インバータ２１の出力端に低レベルの
バイアス電圧が維持されることにより、Ｎ−ＭＯＳ　１
８はオフ状態に維持される。

上述の如くにして、この場合には、メモリセル列Ｍに代
えて予備メモリセル列ＭＡが用いられるのである。そし
て、斯かる状態において、ヒユーズ４２及び４６は遮断
状態とされているので、Ｐ−ＭＯＳ４０及び４１を含む
回路部、及び、Ｐ−ＭＯＳ　４４及び４５を含む回路部
には電流が流れず、従って、消費電力が増大せしめられ
ることはない。

なお、上述の第１図に示される回路におけるインバータ
７．９．１０及び１６．　Ｎ−ＭＯＳ　８．　Ｐ−ＭＯ
Ｓ　Ｉｌ、４０．４１及び４３．ヒユーズ４２、及び、
スイッチング素子Ｓ及びＳ゛で構成される部分が、主メ
モリセルアレイを構成する各メモグセ１６列に夫々設け
られる。

また、上述の例においては、メモリセル列を単位メモリ
セルアレイとしての置換えがなされるが、例えば、メモ
リセル行を単位メモリセルアレイとする如く他の単位メ
モリセルアレイを用いた置換えがなされるようにされて
もよい。

発明の効果 以上の説明から明らかな如り１１本発明に係る半導体メ
モリ制御回路によれば、主メモリセルアレイと予備メモ
リセルアレイとを備え、主メモリセルアレイの一部が不
良メモリセルを含むものとなっている場合に、その不良
メモリセルを含む部分を予備メモリセルアレイに置き換
えることができるようにされた半導体メモリにおける、
主メモリセルアレイの一部に代えて予備メモリセルアレ
イを用いるようにする置換えを、ヒユーズとラッチ動作
回路部とを組合わせた比較的簡単な構成を用　　　　　
　　　１いて、消費電力の増大を伴うことなく行うこと
ができる。

【図面の簡単な説明】

第１図は本発明に係る半導体メモリ制御回路の一例の部
分を示す接続図、第゛２図は主メモリセルアレイ中の不
良メモリセルを含むメモリセル列を予備のメモリセル列
に置き換えるための構成を示す概略構成図、第３図は第
２図に示されるメモリセル列の置換えに用いられる従来
の半導体メモリ制御回路の部分を示す接続図、第４図Ａ
及びＢは第３図に示される回路に用いられる抵抗素子を
示す斜視図、第５図は第１図に示される例の動作説明に
用いられる電圧波形図、第６図Ａ及びＢは第１図に示さ
れる例に用いられるヒユーズ用素子を示す斜視図である
。 図中、Ｍはメモリセル列、ＭＡは予備メモリセル列、Ｓ
、Ｓ’　、ＳＡ及びＳＡ”はスイッチング素子、８及び
１８はＮ−ＭＯＳ　、１１．　４０．　４１゜４３．４
４．４５及び４７はＰ−ＭＯＳ　、　Ｉ　６及び２１は
インバータ、４２及び４６はヒユーズ、４８はコンデン
サである。

Claims (1)

【特許請求の範囲】
1. 　半導体メモリの所定の単位メモリセル配列の各々とデ
   ータ伝達線との間を断続させる第１のスイッチング素子
   と、上記半導体メモリの予備メモリセル配列と上記デー
   タ伝達線との間を断続させる第２のスイッチング素子と
   、上記第１のスイッチング素子の制御端とデコードされ
   たアドレス信号が供給されるアドレス端子との間に接続
   されたドレイン・ソース間通路を有するＮチャンネル形
   もしくはＰチャンネル形の第１の絶縁ゲート形電界効果
   トランジスタと、上記第２のスイッチング素子の制御端
   と上記アドレス端子との間に接続されたドレイン・ソー
   ス間通路を有するＰチャンネル形もしくはＮチャンネル
   形の第２の絶縁ゲート形電界効果トランジスタと、ヒュ
   ーズ素子とラッチ動作回路部とを含んで形成されて上記
   第１及び第２の絶縁ゲート形電界効果トランジスタの各
   々のゲートに接続されたアドレス信号路選択部とを具備
   して成り、上記アドレス信号路選択部が、上記ヒューズ
   素子が通路形成状態にあるときには、上記ラッチ動作回
   路部から上記第１の絶縁ゲート形電界効果トランジスタ
   をオン状態とするとともに上記第２の絶縁ゲート形電界
   効果トランジスタをオフ状態とする第１のラッチ電圧を
   供給して、上記デコードされたアドレス信号が上記第１
   のスイッチング素子に伝達されるようにし、また、上記
   ヒューズ素子が遮断状態にあるときには、上記ラッチ動
   作回路部から上記第１の絶縁ゲート形電界効果トランジ
   スタをオフ状態とするとともに上記第２の絶縁ゲート形
   電界効果トランジスタをオン状態とする第２のラッチ電
   圧を供給して、上記デコードされたアドレス信号が上記
   第２のスイッチング素子に伝達されるようになす半導体
   メモリ制御回路。