JPS6194291A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6194291A JPS6194291A JP59215867A JP21586784A JPS6194291A JP S6194291 A JPS6194291 A JP S6194291A JP 59215867 A JP59215867 A JP 59215867A JP 21586784 A JP21586784 A JP 21586784A JP S6194291 A JPS6194291 A JP S6194291A
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- JP
- Japan
- Prior art keywords
- group
- wiring
- decoder
- lines
- line
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置、特にそのワード線又はビット
線選択用ゲート回路の信号入力部に関する。
線選択用ゲート回路の信号入力部に関する。
バイポーラ・スタティックＲＡＭのワード線選択用ゲー
ト回路には、第３図に示す構成のものがある。ＭＣＡは
メモリセルアレイで、図示しないが縦、横に延びる各々
一対のワード線及びビット線と、これらのワード線とビ
ット線の各交点に配設されるフリップフロップ型メモリ
セルからなる。
ト回路には、第３図に示す構成のものがある。ＭＣＡは
メモリセルアレイで、図示しないが縦、横に延びる各々
一対のワード線及びビット線と、これらのワード線とビ
ット線の各交点に配設されるフリップフロップ型メモリ
セルからなる。
Ｇｌ、Ｇ２．−・・・・・はワード線（ピント線でも同
様であるが、こ〜ではワード線を取り上げる）選択用の
ゲート回路であり、デコーダラインＤＬより入力信号を
受けてワード線選択出力を生じる（ワード線をＨレベル
にする）。このデコーダラインＤＬはＡ群とＢ群の２群
に分けられており、各群内に複数本の配線があってその
中の１本のみがＬ（ロー）レベル、残りはＨ（ハイ）レ
ベルにされる。
様であるが、こ〜ではワード線を取り上げる）選択用の
ゲート回路であり、デコーダラインＤＬより入力信号を
受けてワード線選択出力を生じる（ワード線をＨレベル
にする）。このデコーダラインＤＬはＡ群とＢ群の２群
に分けられており、各群内に複数本の配線があってその
中の１本のみがＬ（ロー）レベル、残りはＨ（ハイ）レ
ベルにされる。
ゲート回路Ｇｌ、Ｇ２．−−−−・・は２人カッアゲー
トであり、一方の入力はＡ群、他方の入力はＢ群に接続
され、再入力はＬレベルであるゲート回路ｆＪ＜Ｈレベ
ルのワード線選択出力を生じる。本例ではＡ、 Ｂ群内
の・配線は各２本であり、これに図示のように１．２．
３．４の番号を付けると、ゲート回路Ｇ１は２と４がＬ
のとき、同様にゲート回路Ｇ２，０３．Ｇ４は１と４．
２と３．１と３がＬのとき当該ワード線を選択するＨレ
ベル出力を生じる。
トであり、一方の入力はＡ群、他方の入力はＢ群に接続
され、再入力はＬレベルであるゲート回路ｆＪ＜Ｈレベ
ルのワード線選択出力を生じる。本例ではＡ、 Ｂ群内
の・配線は各２本であり、これに図示のように１．２．
３．４の番号を付けると、ゲート回路Ｇ１は２と４がＬ
のとき、同様にゲート回路Ｇ２，０３．Ｇ４は１と４．
２と３．１と３がＬのとき当該ワード線を選択するＨレ
ベル出力を生じる。
この方式では群内の１配線をＬとし、両人力が共にＬの
ものがワード線選択出力を生じるので、群内の配線数を
ｍとするとｍ Ｘ ｍ本のワード線の１本を選択するこ
とができ、デコーダラインはｍ十ｍ本であるから、ｍが
大になる程デコーダラインの節減効果が大になる（デコ
ーダラインをグループ化せずゲート回路Ｇｌ、Ｇ２．・
・・・・・を１人力型とするならデコーダラインの必要
本数はｍｘｍ本）。
ものがワード線選択出力を生じるので、群内の配線数を
ｍとするとｍ Ｘ ｍ本のワード線の１本を選択するこ
とができ、デコーダラインはｍ十ｍ本であるから、ｍが
大になる程デコーダラインの節減効果が大になる（デコ
ーダラインをグループ化せずゲート回路Ｇｌ、Ｇ２．・
・・・・・を１人力型とするならデコーダラインの必要
本数はｍｘｍ本）。
アドレス信号を受けてデコーダラインＤＬを駆動する回
路は第５図の如き構成を有する。本回路は４本の配線を
有するＡ群駆動用で、これに用いられるアドレス信号は
Ａｌ、Ａ２の２ビツトである。Ｑ１〜Ｑ６はトランジス
タ、Ｒ１，Ｒ２はトランジスタ、Ｇ３は定電流源で、こ
のような回路がアドレス信号の各ビットに設けられる。
路は第５図の如き構成を有する。本回路は４本の配線を
有するＡ群駆動用で、これに用いられるアドレス信号は
Ａｌ、Ａ２の２ビツトである。Ｑ１〜Ｑ６はトランジス
タ、Ｒ１，Ｒ２はトランジスタ、Ｇ３は定電流源で、こ
のような回路がアドレス信号の各ビットに設けられる。
Ｇ７゜Ｇ８は、ビットＡ２に対する該回路の出力トラン
ジスタで、Ａ１に対するそれのＧ５．Ｇ６に相当する。
ジスタで、Ａ１に対するそれのＧ５．Ｇ６に相当する。
このＵ路で、基準電圧ｖＲに対してＡ１がＨであるとト
ランジスタＱ１がオン、Ｇ２がオフになり、トランジス
タＱ５はＨ，Ｇ６はＬレベルの入力を受け、Ａ群デコー
ダラインの１．２をＨレベル、３．４ＧＬレベルにする
。アドレス信号ビットＡ２もＨとすると同様にＧ７がＨ
，ＱＢがＬ入力を受け、Ａ群デコーダラインの１と３を
Ｒ１２と４をＬレベルにする。これらはワイヤードオア
の構成になっているので結局１〜３はＨ，４がＬとなり
、群内１配線のみがＬになる。Ａ１＝Ｌ。
ランジスタＱ１がオン、Ｇ２がオフになり、トランジス
タＱ５はＨ，Ｇ６はＬレベルの入力を受け、Ａ群デコー
ダラインの１．２をＨレベル、３．４ＧＬレベルにする
。アドレス信号ビットＡ２もＨとすると同様にＧ７がＨ
，ＱＢがＬ入力を受け、Ａ群デコーダラインの１と３を
Ｒ１２と４をＬレベルにする。これらはワイヤードオア
の構成になっているので結局１〜３はＨ，４がＬとなり
、群内１配線のみがＬになる。Ａ１＝Ｌ。
Ａ２−Ｈなら２が、Ａｌ−Ｈ，Ａ２−Ｌなら３が、Ａ１
＝Ａ２−Ｌなら１がＬとなる。Ｂ群駆動回路も同様であ
る。
＝Ａ２−Ｌなら１がＬとなる。Ｂ群駆動回路も同様であ
る。
ノアゲー）Ｇ１．Ｇ２．−・・・・・は第６図（ａ）に
示すようにトランジスタＱｌｌ〜Ｑ１３、抵抗Ｒ１定電
流源Ｃ８からなり、トランジスタＱ１．１．Ｑ１２のベ
ースが伽）図に示すＡ群、Ｂ群の配線の１つに接続され
、信号ＶＡ、ＶＢを受ける。基準電圧ｖＲｃ対し？ Ｖ
ｐ、及びｖ、がＬならＱｌｌ、Ｇ１２はオフ、Ｇ１３
がオンとなり、出力ＶｏはＨとなる。これが、メモリセ
ルアレイＭＣＡのワード線の１つを駆動する。
示すようにトランジスタＱｌｌ〜Ｑ１３、抵抗Ｒ１定電
流源Ｃ８からなり、トランジスタＱ１．１．Ｑ１２のベ
ースが伽）図に示すＡ群、Ｂ群の配線の１つに接続され
、信号ＶＡ、ＶＢを受ける。基準電圧ｖＲｃ対し？ Ｖ
ｐ、及びｖ、がＬならＱｌｌ、Ｇ１２はオフ、Ｇ１３
がオンとなり、出力ＶｏはＨとなる。これが、メモリセ
ルアレイＭＣＡのワード線の１つを駆動する。
デコーダラインＤＬとゲート回路Ｇｌ、Ｇ２゜・・・・
・・の各２入力端との間は第３図に示すように配線２口
、’１２ 、’２１ ｌ’２２ ｍ ”””・により接
続されるが、配線は分布容量Ｃを持ち、配線の抵抗と時
定数を作って高速動作の妨げになる。この配線寄生容量
を低減すべく第４図に示すように隣り合う各ゲートの一
方の入力端は互いに短絡し、共通配線Ｉｔ１３によりデ
コーダラインＤＩ、の該当配線へ接続する方式が考えら
れている。この配線１１３は第３図の配線ｊ！１２と１
２２に相当するものであるから、１本に共通すれば寄生
容量は半分で済む。なおゲー）Ｇｌ、Ｇ２間の間隔は微
小なので、ゲー）Ｇｌ、Ｇ２の入力端を短絡するための
配線１１４の寄生容量は無視できる。
・・の各２入力端との間は第３図に示すように配線２口
、’１２ 、’２１ ｌ’２２ ｍ ”””・により接
続されるが、配線は分布容量Ｃを持ち、配線の抵抗と時
定数を作って高速動作の妨げになる。この配線寄生容量
を低減すべく第４図に示すように隣り合う各ゲートの一
方の入力端は互いに短絡し、共通配線Ｉｔ１３によりデ
コーダラインＤＩ、の該当配線へ接続する方式が考えら
れている。この配線１１３は第３図の配線ｊ！１２と１
２２に相当するものであるから、１本に共通すれば寄生
容量は半分で済む。なおゲー）Ｇｌ、Ｇ２間の間隔は微
小なので、ゲー）Ｇｌ、Ｇ２の入力端を短絡するための
配線１１４の寄生容量は無視できる。
この第４図の方式により配線寄生容量の低減が可能であ
るが、ゲート回路のもう一方の入力端に対する配線β１
１．１２１．・・・・・・は第３図と同じであるからこ
の配線の寄生容量は不変であり、寄生容量低減対策が不
充分である０本発明はか−る点を改善し、配線容量の一
層の低減を図り、メモリ高速動作化に寄与しようとする
ものである。
るが、ゲート回路のもう一方の入力端に対する配線β１
１．１２１．・・・・・・は第３図と同じであるからこ
の配線の寄生容量は不変であり、寄生容量低減対策が不
充分である０本発明はか−る点を改善し、配線容量の一
層の低減を図り、メモリ高速動作化に寄与しようとする
ものである。
Ｃ問題点を解決するための手段〕
本発明は、２群に分けられ、各群内の配線は１つのみが
他と異なるレベルにされるデコーダラインの各群の１配
線より入力信号を受け、ワード線又はピント線選択出力
を生じる複数のゲート回路を備える半導体記憶装置にお
いて、該ゲート回路とデコーダラインの接続は、隣り合
うゲート回路の信号入力端を互いに短絡し共通配線によ
り前記デコーダラインの各群の１配線に接続することに
より行なってなることを特徴とするものである。
他と異なるレベルにされるデコーダラインの各群の１配
線より入力信号を受け、ワード線又はピント線選択出力
を生じる複数のゲート回路を備える半導体記憶装置にお
いて、該ゲート回路とデコーダラインの接続は、隣り合
うゲート回路の信号入力端を互いに短絡し共通配線によ
り前記デコーダラインの各群の１配線に接続することに
より行なってなることを特徴とするものである。
第１図で説明すると、この図で第３図、第４図と同じ部
分には同じ符号が付しである。これらの図を対比すれば
明らかなように本発明では隣り合うゲート回路Ｇ１とＧ
２．Ｇ２とＧ３．Ｇ３とＧ４．・・・・・・の入力端の
各一方を配線１，４．Ｉｔ２４゜・・・・・・で短絡し
かつこれらを共通配線β１３．１２３゜・・・・・・に
よりデコーダラインＤＬの該当配線へ接続する。このよ
うにすれば、第３図の配線１１！。
分には同じ符号が付しである。これらの図を対比すれば
明らかなように本発明では隣り合うゲート回路Ｇ１とＧ
２．Ｇ２とＧ３．Ｇ３とＧ４．・・・・・・の入力端の
各一方を配線１，４．Ｉｔ２４゜・・・・・・で短絡し
かつこれらを共通配線β１３．１２３゜・・・・・・に
よりデコーダラインＤＬの該当配線へ接続する。このよ
うにすれば、第３図の配線１１！。
１２１、”・・・・・についても寄生容量の半減が可能
となり、全体として大きな寄生容量低減効果が得られる
。
となり、全体として大きな寄生容量低減効果が得られる
。
勿論ゲート回路を第１図のように結線しても、ワード線
選択に支障はない、即ち、図から明らかなように０１は
２と４．Ｇ２は２と３．Ｇ３は１と３．０４は１と４が
ＬのときＨレベル出力を生じ、第３図、第４図と同様で
ある。唯、隣り合うゲート回路の入力端を短絡して共通
配線によりデコーダラインへ接続するという条件から、
アドレス信号ビットＡ１．Ａ２．・・・・・・が変るに
つれて選択されるワード線の順序は、第１図と第３図、
第４図では異なる０例えば第３図ではアドレス信号ビン
）ＡＩ、Ｂｌが００で０１が選択出方を生じるとすると
、１０ではＧ２．０１ｔ’Ｇ３．１１”ｉ’Ｇ４が選択
出力を生じ、この点は第４図も同じであるが、第１図で
は００でＣＩ、０１でＧ２，１１でＧ３．１０でＧ４が
選択出力を生じることになる。しかしメモリでは一般に
アドレス信号ビット群と選択されるワード線とは一対一
対応しているというだけで、実際にどのワード線が選択
されるかはマスクパターン設計者の手に委ねられており
、アドレスが００・・・・−ｏ ｏ、 ｏ ｏ−−−
−・・０１，００・・・・・・１０．００・・・・・・
１１．・・・・・・と変るときワード線が端から１番目
、２番目、３番目、４番目。
選択に支障はない、即ち、図から明らかなように０１は
２と４．Ｇ２は２と３．Ｇ３は１と３．０４は１と４が
ＬのときＨレベル出力を生じ、第３図、第４図と同様で
ある。唯、隣り合うゲート回路の入力端を短絡して共通
配線によりデコーダラインへ接続するという条件から、
アドレス信号ビットＡ１．Ａ２．・・・・・・が変るに
つれて選択されるワード線の順序は、第１図と第３図、
第４図では異なる０例えば第３図ではアドレス信号ビン
）ＡＩ、Ｂｌが００で０１が選択出方を生じるとすると
、１０ではＧ２．０１ｔ’Ｇ３．１１”ｉ’Ｇ４が選択
出力を生じ、この点は第４図も同じであるが、第１図で
は００でＣＩ、０１でＧ２，１１でＧ３．１０でＧ４が
選択出力を生じることになる。しかしメモリでは一般に
アドレス信号ビット群と選択されるワード線とは一対一
対応しているというだけで、実際にどのワード線が選択
されるかはマスクパターン設計者の手に委ねられており
、アドレスが００・・・・−ｏ ｏ、 ｏ ｏ−−−
−・・０１，００・・・・・・１０．００・・・・・・
１１．・・・・・・と変るときワード線が端から１番目
、２番目、３番目、４番目。
・・・・・・と順序よく選択される、必ずそのようにな
っている、というものではない、従って選択順が変ると
いうことは、格別問題にならない。
っている、というものではない、従って選択順が変ると
いうことは、格別問題にならない。
隣り合うゲート回路の入力端を短絡し、共通配線でデコ
ーダラインの該当する配線へ接続する、ということはゲ
ート回路数が多（なっても可能である。第２図はＡ、Ｂ
群が各々４本の配線からなり、従って４Ｘ４＝１６本の
ワード線選択が可能な回路におけるゲート回路Ｇ１．Ｇ
２．・・・・・・の結線状態を示す、各ゲート回路共Ａ
群、Ｂ群から１入力を得、隣り合う入力端は短絡して共
通配線によりデコーダラインの該当配線へ接続している
。
ーダラインの該当する配線へ接続する、ということはゲ
ート回路数が多（なっても可能である。第２図はＡ、Ｂ
群が各々４本の配線からなり、従って４Ｘ４＝１６本の
ワード線選択が可能な回路におけるゲート回路Ｇ１．Ｇ
２．・・・・・・の結線状態を示す、各ゲート回路共Ａ
群、Ｂ群から１入力を得、隣り合う入力端は短絡して共
通配線によりデコーダラインの該当配線へ接続している
。
図面から明らかなように各ノアゲートＧｌ、Ｇ２゜・・
・・・・は次のときＨレベル出力を生じる。
・・・・は次のときＨレベル出力を生じる。
Ｇ１：１と８がＬ Ｇ９：３と８がＬＧ２：１と７
がＬ ＧＩＯ：３と７がＬＧ３：２と７がＬ
０１１：４と７がＬＧ４：２と６がＬ Ｇ１２：４
と６がＬＧ５：１と６がＬ Ｇ１３：３と６がＬＧ
６：１と５がＬ Ｇ１４：３と５がＬＧ７：２と５
がＬ Ｇ１５：４と５がＬＧ８：２と８がＬ
Ｇ１６：４と８がＬなお両端のゲー）ＧｌとＧ１６の外
側入力端のみは、短絡すべき相手がなく、それぞれ独立
配線になる。ゲート回路数が３２．６４．・・・・・・
でも同様に拡張できる。またゲート回路はＬレベル入力
でＨレベル選択出力を生じるが、これはＨレベル入力で
Ｈレベル選択出力を生じるようにしてもよ（、この場合
は当然ゲート回路Ｇｌ、Ｇ２．・・・・・・はアンドゲ
ートになり、デコーダラインは群内の１配線のみがＨで
残りはＬとなる。
がＬ ＧＩＯ：３と７がＬＧ３：２と７がＬ
０１１：４と７がＬＧ４：２と６がＬ Ｇ１２：４
と６がＬＧ５：１と６がＬ Ｇ１３：３と６がＬＧ
６：１と５がＬ Ｇ１４：３と５がＬＧ７：２と５
がＬ Ｇ１５：４と５がＬＧ８：２と８がＬ
Ｇ１６：４と８がＬなお両端のゲー）ＧｌとＧ１６の外
側入力端のみは、短絡すべき相手がなく、それぞれ独立
配線になる。ゲート回路数が３２．６４．・・・・・・
でも同様に拡張できる。またゲート回路はＬレベル入力
でＨレベル選択出力を生じるが、これはＨレベル入力で
Ｈレベル選択出力を生じるようにしてもよ（、この場合
は当然ゲート回路Ｇｌ、Ｇ２．・・・・・・はアンドゲ
ートになり、デコーダラインは群内の１配線のみがＨで
残りはＬとなる。
以上説明したように本発明によればゲート回路とデコー
ダラインとを接続する配線の寄生容量を一層低減するこ
とができ、メモリ高速動作化に寄与することができる。
ダラインとを接続する配線の寄生容量を一層低減するこ
とができ、メモリ高速動作化に寄与することができる。
第１図および第２図は本発明の説明図、第３図〜第６図
は従来回路の説明図である。 図面でＤＬはデコーダライン、Ｇ１．Ｇ２．・・・・・
・はゲート回路、ＭＣＡはメモリセルアレイ、１１４．
１１２４．・・・・・・は短絡用の配線、４１１３゜１
２３、・・・・・・は共通配線である。
は従来回路の説明図である。 図面でＤＬはデコーダライン、Ｇ１．Ｇ２．・・・・・
・はゲート回路、ＭＣＡはメモリセルアレイ、１１４．
１１２４．・・・・・・は短絡用の配線、４１１３゜１
２３、・・・・・・は共通配線である。
Claims (1)
- 【特許請求の範囲】 ２群に分けられ、各群内の配線は１つのみが他と異な
るレベルにされるデコーダラインの各群の１配線より入
力信号を受け、ワード線又はビット線選択出力を生じる
複数のゲート回路を備える半導体記憶装置において、 該ゲート回路とデコーダラインの接続は、隣り合うゲー
ト回路の信号入力端を互いに短絡し共通配線により前記
デコーダラインの各群の１配線に接続することにより行
なってなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215867A JPS6194291A (ja) | 1984-10-15 | 1984-10-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215867A JPS6194291A (ja) | 1984-10-15 | 1984-10-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6194291A true JPS6194291A (ja) | 1986-05-13 |
| JPH0481838B2 JPH0481838B2 (ja) | 1992-12-25 |
Family
ID=16679579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59215867A Granted JPS6194291A (ja) | 1984-10-15 | 1984-10-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194291A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0278094A (ja) * | 1988-09-14 | 1990-03-19 | Hitachi Ltd | 半導体メモリ |
| US7017548B2 (en) | 2001-11-30 | 2006-03-28 | Yamaha Hatsudoki Kabushiki Kaisha | Engine controller |
-
1984
- 1984-10-15 JP JP59215867A patent/JPS6194291A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0278094A (ja) * | 1988-09-14 | 1990-03-19 | Hitachi Ltd | 半導体メモリ |
| US7017548B2 (en) | 2001-11-30 | 2006-03-28 | Yamaha Hatsudoki Kabushiki Kaisha | Engine controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0481838B2 (ja) | 1992-12-25 |
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