JPS583187A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体記憶装置、特にＥＰＲＯＭ装置に関する
。

通常、ＥＰＲＯＭ装置におけるワード線を選択する各デ
コーダは、デプレッション形トラ／ゾスタと、複数のエ
ンホンスメント形トランジスタとからなり、このデプレ
ッシ１ン形トランジスタと複数のエンホンスメント形ト
ランジスタとの接続ノードがワード線に接続されている
。この場合、各エンホンスメント形トランジスタのｆ−
）はアドレス信号を受信している。このようなＦ３ＦＲ
ＯＭ装置においては、エンホンスメント形トランジスタ
がすべてオフ状態の場合に、ワード線電位はノ・イレベ
ルに保持され、従って、ワード線が選択状態となる。

他方、エンホンスメント形トランジスタの１つでもオン
状態である場合には、ワード線電位は低下し、従って、
ワード線は非選択状態になる。

しかしながら、上述の従来形において、選択ワード線に
接続されたデコーダでは、電流が流れないが、他の非選
択ワード線に接続されたデコーダでは、デルッシ曹ン形
トランジスタと少なくとも１つのオン状態のエンホンス
メント形トラン）スタとを介して電流が流れる。この結
果、デコーダで消費される電力が非常に大きいという問
題点があった。

本発明の目的は、デコーダおよびメモリセルアレイを複
数のブロックに分割し、選択セルを含むブロックのみを
アクティブ状態にし、その他のプロック特にワード線デ
コーダをパワーダウンさせるという構想にもとづき、デ
コーダで消費される電力を大幅に低減し、前述の従来形
における問題点を解決することにちる。

以下、図面によシ本発明を従来形と比較して説明する。

第１図は従来のｌＰＲＯＭ装置のブロック回路図である
。第１図において、メモリセルアレイ１ハＭ行、Ｎ列（
Ｍ＝２”　、Ｎ＝２”　）Ｏメ−＋１−ＩＪ−にルから
なる。このメモリセルアレイ１のＭ個のワード線Ｗ１．
　Ｗ２．・・・９ｗＭはローデコーダ部２によって選択
され、他方、メモリセルアレイ１のＮ個のビット線Ｂ、
　、　Ｂ２．・・・、ＢＮはコラムデコーダ部３および
コラムｆ−）部４によって選択される。この場合、ロー
デコーダ部２にはｍ個のローアドレス信号ＲＡ、、ＲＡ
２１・・・、Ｒ〜およびこれらの反転信号ＲＡ１　＊　
ＲＡ２　＋・・・＊ＲＡ１１１が供給され、他方、コラ
ムデコーダ３にはｎ個のコラムアドレス信号ＣＡ１ｔｃ
Ａ２．・・・、ＣＡｒｎおよびこれらの反転信号ＣＡｌ
ｒ　ＣＡ２　ｔ・・・１ＣＡｎ１が供給されている。な
お、第１図において、５はセンスアンプ回路であっ−Ｃ
１オン状態のトランジスタＱ、を介して読出し動作時に
ビット線電位をセンスする。また、Ｄｌｎは書込みデー
タを示す。ＦＤはノ４ワーダウン信号であって、信号Ｐ
Ｄの電位がローのときには、ＥＰＲＯＭ装置全体が・せ
ローダウンし、読出し／書込み動作を不能にするもので
ある。

第２図は第１図のメモリセルアレイｌおよびローデコー
ダ部２の詳細な回路図である。第２図において、メモリ
セルアレイ１の各メモリセルはたとえばＦ１％ｙＤＳ（
フローティングゲートアバランシェ注入Ｍ）Ｓ　）等の
電荷蓄積形であって、１本のワード線および１本のビッ
ト線が接続されている。

次に、ワード線Ｗ、　＋　Ｗ２．・・・ｅ　ｗＩを選択
するだめのローデコーダ部２について説明する。ローデ
コーダ部２は各ワード線Ｗ、　＋　Ｗ２ｍ・・・１ｗＭ
に接続されたワードデコーダＷＤ、　ｌ　ＷＤ２．・・
・、ＷＤＭからな如、各ワードデコーダはデプレッショ
ン形トランジスタＱ０とｍ個のエンホンスメント形トラ
ンジスタＱ１　ｔ　Ｑ２　ｅ・・・喝とからなる。この
場合、たとえば、トランジスタＱ１のダートには、前段
でノ臂ワーダウン信号ド５と論理積をとったアドレス信
号ＲＡ１６るいはＷτ１のいずれか１つが供給され、ト
ランジスタＱ２のダートには、同様のアドレス信号ＲＡ
２あるいはｆτ２のいずれか１つが供給される。以下、
トランジスタＱ３〜Ｑｍのｆ−）も同様である。従って
、アドレス信号Ｒｈ１．ＲＡ、＊・・・、ＲＡＩＴｌ、
Ｒ−の各組合せに対して、１つのみのワードデコーダに
おいて、すべてのトランジスタＱ、〜Ｑｍがオフ状態に
なり、他のワードデコーダにおいては、トランジスタＱ
１〜Ｑｍの少なくとも１つはオン状態となる。たとえば
、アドレス信号ＲＡ、〜ＲＡｎ１の電位がすべてローレ
ベル、従って、アドレス信号ＲＡ１〜「砧の電位がすべ
てハイレベルの場合を想定する。この場合には、ワード
デコーダＷＤ、においてのみ、すべてのトランジスタＱ
１〜Ｑｍがオフ状態となり、従って、ノードＮ、の電位
すなわちワード線Ｗ１の電位はハイレベルとなってワー
ド線Ｗ１が選択されるのに対し、他のワードデコーダＷ
Ｄ２〜ＷＤＭにおいては、少なくとも１つのトランジス
タＱ１〜喝はオン状態とカシ、従って、ノードＮ２〜Ｎ
Ｍの電位はローレベルとなる。つまり、ワード線Ｗ２〜
ｗＭの電位はローレベルと々る。このようにして、選択
ワード線用のワードデコーダにおいては、電流はデグレ
ツシ冒ン形トランジスタＱ０を介してワード線に流れる
が、このワード線の充電後はほとんど流れない。

これに対し、非選択ワード線用のワードデコーダにおい
ては、デグレツシ画ン形トランジスタＱ。と少なくとも
１つのオン状態のエンホンスメント形トランジスタＱ、
〜Ｑｍとを介して常に電流が流れることになる。言い換
えると、ローデコーダ部２のうち、１個のワードデコー
ダでは消費電流は小さいが、他の（Ｍ−１）個のワード
デコーダでは消費電力は大きく、従って、Ｍが大きくな
ればなるほどトータルのデコーダ消費電力は大きく々る
。

このこトハコラムデコーダ部３の場合にも同様である。

なお、トランジスタＱＣＩ　Ｉ　Ｑｃ２　＋・・・ｌ　
ＱＣＮはコラム？−）として作用するものである。また
、・母ワーダウン信号は例えばチップ選択信号等により
決定する制御信号で、チップ自体が選択されていないと
きはローレベルになり、アドレス信号をスヘてローレベ
ルにすることでトランジスタＱ１〜Ｑｍを全てオフにし
て電力消費を小さくするために設けられているものであ
る。

本発明によれば、デコーダおよびメモリセルアレイを複
数のブロックに分割し、選択セルが存在するブロック以
外のブロックに属するデコーダ及びメモリセルアレイの
すべてをノ９ワーダウンさせるようにしている。

第３図は本発明の一実施例としてのＥＰＲ（Ｍ装置のブ
ロック回路図である。第３図においては、ＥＰＲＯＭ装
置を２つのブロックＢＬＫ、　、　ＢＬＫ２に分割して
おる。すなわち、各ブロックのメモリセルアレイ１’−
１＊　ｉ’−２は第１図のメモリセルアレイ１をワード
線に沿って２分割したものであシ、従って、各メモリセ
ルアレイ１’−１、１’−２は沖勺行、Ｎ列のメモリセ
ルを有する。これに伴ない、第１図のローデコーダ部２
もローデコーダ２’−１゜２′−２に分割されるが、コ
ラムデコーダ部３’−１。

３′−２およびコラムｆ−）部４−１．４−２は分割さ
れたものではない。各ブロック内でワード線は百本であ
るので、分割されたローデコーダに入力するアドレス信
号は（ｍ−１）組となる。また、各ブロックＢＬＫ１．
　ＢＬＫ２はブロック選択？−トのトランジスタＱ５１
　＊　Ｑ５□を介して共通にセンスアンプ回路５に接続
されている。また、ブロックＢＬＫ１において、信号Ｂ
Ｋ、は、ローデコーダ部２′−１、コラムデコーダ９３
’−１、ゲートＧ１および！ロン２選択ｆ−）のトラン
ジスタＱ、１をアクティブ状態もしくは・９ワーダウン
状態にするだめのものであり、他方、ブロックＢＬＫ２
において信号ＢＫ２はローデコーダ部２′−２、コラム
デコーダ部３′−２、ダートＧ２および！ロン２選択ｒ
−）のトランジスタＱ３２をアクティブ状態もしくはｉ
’？ワーダウン状態にするためのものである。このよう
なブロック信号ＢＫ１．ＢＫ２により、ブロックＢＬＫ
１のメモリセルアレイ１’−１のメモリセルが選択され
る場合には、！ロックＢＬＫ２のローデコーダ部２’−
２およびコラムデコーダ部３′−２がパワーダウンされ
、（７） 従って、各部２′−２および３′−２の各デコーダには
電流が流れない。また、トランジスタＱＫ２がオフ状態
になることによってブロックＢＬＫ２はセンスアンプ回
路５から切シ離される。逆に、ブロックＢＬＫ２のメモ
リセルアレイ２′−１のメモリセルが選つンされ、従っ
て、各部２′−１および３′−１の各デコーダには電流
が流れない。また、トランジスタＱ３１がオフ状態にな
ることによってブロックＢＬＫ１はセンスアンプ回路５
から切り離される。

なお、トランジスタＱ３１　’　Ｑ５２は書込み動作時
には高電圧のデータ信号りいがセンスアンプ回路５に入
力しないように、すなわち、センスアンプ回路５の保護
を行う働きを兼ねているものである。

次にデコーダ部、たとえばローデコーダ部２′−１のデ
コーダについて説明する。

第４図は第３図のローデコーダ部２′−１の回路図であ
る。第４図の各ワードデコーダＷＤ、’ＩＷＤ２′、・
・・においては、第２図のワードデコーダ（８） ＷＤｌ、ＷＤ２．・・・に対してエンホンスメント形ト
ランジスタＱｍ−）−１が付加されている。これにより
、信号７石もしくは信号ＢＫ、のいずれかがローであれ
ば、トランジスタＱｍ＋１がカットオフされ、従って、
ローデコーダ部２′−１全体において電流がカットオフ
される。また、同時に、コラムデコーダ部３′−１も同
様の構成であるので、コラムデコーダ部３′−１全体に
おいて電流がカットオフされる。

また、第３図のブロックＢＩ、に２においても、各ロー
デコーダ部２’−２およびコラムデコーダ部３′−２は
ブロックＢＬＫ、のローデコーダ部２′−２およびコラ
ムデコーダ部３′−２と同一構成である。従って、本発
明においては、メモリセルアレイ１’−１のメモリセル
を選択する場合には、信号ＢＫ、および信号ＢＫ２を、
それぞれ、ハイレベルおよび口〜レベルにし、この結果
、ブロックＢＬＫ２内のすべてのデコーダをｉｊワーダ
ウンさせる。逆に、メモリセルアレイ１′−２のメモリ
セルを選択する場合には、信号ＢＫ、および信号ＢＫ２
を、それぞれ、ローレベルおよびハイレベルにし、この
結果、グロツクＢＬＫ、内のすべてのデコーダをノ９ワ
ーダウンさせる。

たとえば、ワード線Ｗ１に接続されたメモリセルを選択
する場合には、（ｙＩ／２−１）個のワードデコーダＷ
Ｄ２′〜ＷＤ、／２’には、従来と同様に、電流が流れ
るが、ローデコーダ部２′−２のル４個のワードデコー
ダＷＤＭ／２　＋　１　’〜ＷＤＭ’（図示せず）には
電流は流れない。すなわち、ワードデコーダに関する消
費電力は第１図の場合に比較してほぼ１／２になる。な
お、との場合にも、コラムデコーダのうち半数は・９ワ
ーダウンされる。ただし、本実施例ではコラムについて
分割していないためコラムデコーダ数が第１図の場合の
２倍になっているので、コラムデコーダに関しては消費
電力はほとんど変らない。従って、コラムについてロー
と同様に分割すれば消費電力を減らすことができること
はいうまでもない。

さらに、信号ＢＫ、をローレベルにしてブロックＢＬＫ
、をすべてノ４ワーダウンさせると、ワード線Ｗ、、Ｗ
２・・・が全てハイレベルに且つコラムゲート４−１の
トランジスタＱ（１＋　Ｑｃ２　ｒ・・・が全てオンに
なり、ブロックＢＬＫ、の全メモリセルが選択されたこ
とになる。一般にＥＰＲＯＭではセンスアンプ回路の電
源ｖＤＤからの電流がセルトランジスタを介してｖｏに
流れるか否かで情報を読み出している。

従って、非選択ブロックのセルトランジスタを全て！ロ
ン２選択ｆ−）Ｑ、１によシセンスアンプ回路５から切
り離すことで、選択ブロックの選択されたセルとの情報
の競合及び非選択ブロックのオン状態のセルに流れる電
流を防止することができる。

なお、信号ＢＫ、およびＢ　Ｋ２は、ローデコーダを分
割することによって余ったアドレス信号をデコードする
ことにより、発生させることができる。

本実施例の場合２分割であるので、信号ＲＡｍｔＲＡｒ
ｌｌをそのまｔＢＬＪ（１，ＢＬＫ２として使うことが
できる。

また、上述の実施例においては、ＥＰＲＯＭ装置を２ブ
ロツクに分割しているが、３ブロツクもしくはそれ以上
のブロックに分割することも可能である。乙の場合には
、メモリセルアレイの周辺回路も増加するが、消費電力
の低減度はさらに大きくなる。さらにまた、セルアレイ
を複数ブロックに分割することによシ、ワード線又はビ
ット線の負荷容量が軽減されメモリとして高速化を達成
することもできる。

なお、上記実施例ではＥＰＲＯＭを例にして説明したが
、本発明はＥＰＲＯＭに限られることはなく、例えば一
般的なマスクＲＯＭ　−？　ＦＲＯＭ　（ｆログラマプ
ルＲＯＭ　）等、パワーダウンのために全ワード線をＨ
レベルにしても何ら支障の表いものであれば、本発明が
適用できるものである。

以上説明したように本発明によれば、デコーダに消費さ
れる電力を低減させることができ、前述の従来形におけ
る問題点の解決に役立つものである。

【図面の簡単な説明】

第１図は従来のＥＰＲＯＭ装置のブロック回路図、第２
図は第１図のメモリセルアレイ１およびローデコーダ部
２の詳細な回路図、第３図は本発明の一実施例としての
ＥＰＲＯＭ装置のブロック回路図、第４図は第３図のロ
ーデコーダ部２′−１の回路図である。 １　、１’−１、１’−２・・・メモリセルアレイ、２
゜２′−１＋　２’−２・・・ローデコーダ部、３．３
’−１゜３′−２・・・コラムデコーダ部、４・・・コ
ラムゲート部、５・・・センスアンプ回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士　　青　木　　　朗 弁理士　西舘和之 弁理士　内田幸男 弁理士　　山　口　昭　之

Claims (1)

【特許請求の範囲】
1. １、デコーダおよびメモリセルアレイを複数のブロック
   に分割し、該ブロックをそれぞれブロック選択ｆｆ−）
   を介してセンスアンプに共通に接続し、選択セルを含む
   ブロックのみをアクティブ状態にし、その他のブロック
   を・臂ワーダウン状態にし、選択セルを含むブロックの
   ブロック選択ｙ　−トのみを開いて該センスアンプに接
   続するようにしたことを特徴とする半導体記憶装置。