JPH03105794A - Ｅｐｒｏｍの書き込み回路 - Google Patents
Ｅｐｒｏｍの書き込み回路Info
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- JPH03105794A JPH03105794A JP1244010A JP24401089A JPH03105794A JP H03105794 A JPH03105794 A JP H03105794A JP 1244010 A JP1244010 A JP 1244010A JP 24401089 A JP24401089 A JP 24401089A JP H03105794 A JPH03105794 A JP H03105794A
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- 230000001133 acceleration Effects 0.000 abstract 2
- 230000002950 deficient Effects 0.000 abstract 2
- 230000002265 prevention Effects 0.000 abstract 2
- 239000011159 matrix material Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 206010000060 Abdominal distension Diseases 0.000 description 1
- 208000024330 bloating Diseases 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、ＥＰＲＯＭの書き込み回路に関するものであ
る． 〈口〉従来の技術 第２図は、従来のＥＰＲＯＭの書き込み回路を示してい
る． 第２図において、（１）（２）は、全アドレスを２分割
されたＥＰＲＯＭ−ｔｌ’あル．コれ等ＥＰＲＯＭ（１
）（２）は、例えば全部で１２８Ｋビットの総記憶容量
を有するものとし、６４Ｋビットづつ均等に２分割され
ているものとする。ここで、ＥＰＲＯＭ（１）（２）の
１ワードが８ビットで構成されているものとすると、Ｅ
Ｆ Ｒ ＯＭ（１）（２）の各記憶容量は８Ｋバイト
となり、言い換えればＥＰＲＯＭ＜１）（２〉の全アド
レスは８Ｋアドレスづつ２分割されていることになる．
そこで、Ｅ Ｆ Ｒ ＯＭ（１）（２）（７）全アドレ
ス即ち１６Ｋアドレスをアクセスする場合、１４ビット
のアドレスデータＡ６〜Ａ．が必要となる（２”−１６
３８４）． 前記Ｅ Ｐ Ｒ ＯＭ（１）においては、５１２（＝２
９）本のワード線（３）と１６（−２’）本のビット線
（４）とをマトリクス状に配置したマット（図示せず）
が８枚設けられた構造となっており、各マットにおける
前記ワード線（３〉と前記ビット線（４〉とのマトリク
ス交差位置に６４Ｋ（＋５１２Ｘ１６Ｘ８）個の記憶素
子（図示せず）が設けられているものとする．尚、５１
２本のワード線（３）の選択は各マットにおいて共通で
あり、第２図に示すビット線（４〉は、８枚の各マット
毎に設けた所定の１本のビット線であり、これ等８本の
ビット線は、所定の前記ワード線（３）とマトリクス配
置されているものとする．同様にして、前記ＥＰＲＯＭ
（２）においても、５１２本のワード線（５〉と１６本
のビット，＊（６）とをマトリクス状に配置したマット
が８枚設けられた構造となっており、各マットにおける
前記ワード線（５）と前記ビット線（６〉とのマトリク
ス交差位置に６４Ｋ個の記憶素子（図示せず）が設けら
れているものとする．尚、５１２本のワード線（５）の
選択は各マットにおいて共通であり、第２図に示すビッ
トＲ （６）は、各マット毎に設けた所定の１本のビッ
ト線であり、これ等８本のビット線は、所定の前記ワー
ド！１！（５）とマトリクス配置されているものとする
．以上から明らかな様に、第２図に示すビット線（４）
（６）は、夫ｈ Ｅ Ｆ ＲＯＭ（１）（２）内部の所
定の１アドレスへのデータの書き込み／読み出しに使用
されることになる。また、第２［３！０に示す各Ｅ Ｐ
Ｒ Ｏ Ｍ（１）（２）の８本のビット線（４）｛６
）の組み合わせは、前述したマトリクス配置される１６
本のビット線に対応して１６あることになる。
る． 〈口〉従来の技術 第２図は、従来のＥＰＲＯＭの書き込み回路を示してい
る． 第２図において、（１）（２）は、全アドレスを２分割
されたＥＰＲＯＭ−ｔｌ’あル．コれ等ＥＰＲＯＭ（１
）（２）は、例えば全部で１２８Ｋビットの総記憶容量
を有するものとし、６４Ｋビットづつ均等に２分割され
ているものとする。ここで、ＥＰＲＯＭ（１）（２）の
１ワードが８ビットで構成されているものとすると、Ｅ
Ｆ Ｒ ＯＭ（１）（２）の各記憶容量は８Ｋバイト
となり、言い換えればＥＰＲＯＭ＜１）（２〉の全アド
レスは８Ｋアドレスづつ２分割されていることになる．
そこで、Ｅ Ｆ Ｒ ＯＭ（１）（２）（７）全アドレ
ス即ち１６Ｋアドレスをアクセスする場合、１４ビット
のアドレスデータＡ６〜Ａ．が必要となる（２”−１６
３８４）． 前記Ｅ Ｐ Ｒ ＯＭ（１）においては、５１２（＝２
９）本のワード線（３）と１６（−２’）本のビット線
（４）とをマトリクス状に配置したマット（図示せず）
が８枚設けられた構造となっており、各マットにおける
前記ワード線（３〉と前記ビット線（４〉とのマトリク
ス交差位置に６４Ｋ（＋５１２Ｘ１６Ｘ８）個の記憶素
子（図示せず）が設けられているものとする．尚、５１
２本のワード線（３）の選択は各マットにおいて共通で
あり、第２図に示すビット線（４〉は、８枚の各マット
毎に設けた所定の１本のビット線であり、これ等８本の
ビット線は、所定の前記ワード線（３）とマトリクス配
置されているものとする．同様にして、前記ＥＰＲＯＭ
（２）においても、５１２本のワード線（５〉と１６本
のビット，＊（６）とをマトリクス状に配置したマット
が８枚設けられた構造となっており、各マットにおける
前記ワード線（５）と前記ビット線（６〉とのマトリク
ス交差位置に６４Ｋ個の記憶素子（図示せず）が設けら
れているものとする．尚、５１２本のワード線（５）の
選択は各マットにおいて共通であり、第２図に示すビッ
トＲ （６）は、各マット毎に設けた所定の１本のビッ
ト線であり、これ等８本のビット線は、所定の前記ワー
ド！１！（５）とマトリクス配置されているものとする
．以上から明らかな様に、第２図に示すビット線（４）
（６）は、夫ｈ Ｅ Ｆ ＲＯＭ（１）（２）内部の所
定の１アドレスへのデータの書き込み／読み出しに使用
されることになる。また、第２［３！０に示す各Ｅ Ｐ
Ｒ Ｏ Ｍ（１）（２）の８本のビット線（４）｛６
）の組み合わせは、前述したマトリクス配置される１６
本のビット線に対応して１６あることになる。
（７｝はビット線選択トランジスタとしてのＮチケンネ
ル型ＭＯＳトランジスタ（以下Ｎ−ＭＯＳと称する）で
あり、該Ｎ−ＭＯＳ（７）は、前記ＥＰＲＯＭ（１）の
各ビット線（４）毎に設けられ、前記各Ｎ−ＭＯＳ（７
）のドレイン●ソース路は各ビット線〈４）と接続され
ている．同様に、（８）もビット線選択トランジスタと
してのＮ−ＭＯＳであり、該Ｎ−ＭＯＳ（８）は、前記
ＥＰＲＯＭ（２）の各ビット線（６）毎に設けられ、前
記各Ｎ−ＭＯ Ｓ（８）のドレイン・ソース路は各ビッ
ト線（６〉と接続されている． （９）ハカラムデコーダである．該カラムデコーダ（９
〉には、前記アドレスデータの下位４ビットＡ ＝ Ａ
，Ａ ｔ Ａ ＊が印加される様になっており、該カ
ラムデコーダ（９）からは、下位４ビットデータＡ．Ａ
，Ａ．Ａ．に基づき、前記Ｅ Ｆ ＲＯＭ（１）（２）
の所？アドレスをアクセスするための１６本のデコード
出力が得られることになる．詳しくは、該カラムデコー
ダ（９〉からは、前記ＥＰＲＯＭ（１）の所定アドレス
をアクセスするための１６本のデフード出力と前記ＥＰ
ＲＯＭ（２）の所定アドレスをアクセスするための１６
本のデフード出力とが得られる訳であるが、これ等１６
本づつのデコード出力は共通である．そして、一方にお
ける１６本の各デコード出力は、前記ＥＰＲＯＭ（１）
側における８本の組み合わせの荊記ビット：ｌＩ！（４
）に夫々接続されている８個の前記Ｎ−ＭＯＳ（７）の
ゲートに、共通印加されている．また、他方における１
６本の各デコード出力は、前記ＥＰＲＯＭ（２）側にお
ける８本の組み合わせの前記ビット線（６）に夫々接続
されている８個の前記Ｎ−ＭＯＳ（８）のゲートに、共
通印加されている．具体的には、データの書き込み時、
アドレスデータＡ．Ａ．Ａ．Ａ．に基づき、前記カラム
デコーダ（９〉のデコード出力ａ．ａ’が高電圧Ｖ■又
はそれ以上の高電圧になると、Ｎ − Ｍ Ｏ Ｓ （
７）（８）ノゲートには該高電圧Ｖ？，が共に印加され
る。
ル型ＭＯＳトランジスタ（以下Ｎ−ＭＯＳと称する）で
あり、該Ｎ−ＭＯＳ（７）は、前記ＥＰＲＯＭ（１）の
各ビット線（４）毎に設けられ、前記各Ｎ−ＭＯＳ（７
）のドレイン●ソース路は各ビット線〈４）と接続され
ている．同様に、（８）もビット線選択トランジスタと
してのＮ−ＭＯＳであり、該Ｎ−ＭＯＳ（８）は、前記
ＥＰＲＯＭ（２）の各ビット線（６）毎に設けられ、前
記各Ｎ−ＭＯ Ｓ（８）のドレイン・ソース路は各ビッ
ト線（６〉と接続されている． （９）ハカラムデコーダである．該カラムデコーダ（９
〉には、前記アドレスデータの下位４ビットＡ ＝ Ａ
，Ａ ｔ Ａ ＊が印加される様になっており、該カ
ラムデコーダ（９）からは、下位４ビットデータＡ．Ａ
，Ａ．Ａ．に基づき、前記Ｅ Ｆ ＲＯＭ（１）（２）
の所？アドレスをアクセスするための１６本のデコード
出力が得られることになる．詳しくは、該カラムデコー
ダ（９〉からは、前記ＥＰＲＯＭ（１）の所定アドレス
をアクセスするための１６本のデフード出力と前記ＥＰ
ＲＯＭ（２）の所定アドレスをアクセスするための１６
本のデフード出力とが得られる訳であるが、これ等１６
本づつのデコード出力は共通である．そして、一方にお
ける１６本の各デコード出力は、前記ＥＰＲＯＭ（１）
側における８本の組み合わせの荊記ビット：ｌＩ！（４
）に夫々接続されている８個の前記Ｎ−ＭＯＳ（７）の
ゲートに、共通印加されている．また、他方における１
６本の各デコード出力は、前記ＥＰＲＯＭ（２）側にお
ける８本の組み合わせの前記ビット線（６）に夫々接続
されている８個の前記Ｎ−ＭＯＳ（８）のゲートに、共
通印加されている．具体的には、データの書き込み時、
アドレスデータＡ．Ａ．Ａ．Ａ．に基づき、前記カラム
デコーダ（９〉のデコード出力ａ．ａ’が高電圧Ｖ■又
はそれ以上の高電圧になると、Ｎ − Ｍ Ｏ Ｓ （
７）（８）ノゲートには該高電圧Ｖ？，が共に印加され
る。
（１０〉はローデコーダである．該ローデフニダ（１０
）には、前記アドレスデータの上位１０ビット′：Ａ４
〜Ａ．が印加される様になっており、該ローデコーダ（
１０）からは、上位１０ビットデータＡ，〜Ａ．に基づ
き、前記Ｅ Ｆ Ｒ ＯＭ（１）（２）の所定アドレス
をアクセスするための５１２本のデコード出力が得られ
ることになる．詳しくは、９ビットデータＡ４〜Ａ１１
によって前記Ｅ Ｆ Ｒ Ｏ Ｍ（１）（２）のための
５１２本のローデコード出力が得られ、最上位ビッ｝Ａ
．．によって前記ＥＰＲＯＭ（１）又仕前記ＥＰＲＯＭ
（２）の選択を行なっている．（１１）（１２）は、夫
々前記ＥＰＲＯＭ（１）（２）にデータを書き込むため
の書き込みデータ印加回路であり、これ等書き込みデー
タ印加回路（１１ ）（１２）は、夫々前記Ｎ − Ｍ
Ｏ Ｓ （７）（８）のドレイン・ソース路の一端と
接続されている．また書き込みデータ印加回路ｍ＞（１
２）は、書き込み命令によって駆動され、前記Ｅ Ｆ
Ｒ Ｏ Ｍ（１）（２）内の記憶素子に「ｏ」を書き込
む場合、高電圧Ｖ■を出力し、前記ＥＰ？ＯＭ（１）（
２）内の記憶素子にｒ１」を書き込む場合、低電圧ＶＬ
（一零ボルト）を出力するものとする． 以上の構成から成るＥＰＲＯＭの書き込み回路の動作は
、一般によく知られており、ローデコーダ（１０）とカ
ラムデコーダ（９）とでＥＰＲＯＭ（１）（２〉の所定
アドレスをアクセスすることによって、データの書き込
みを行なっていた．（ハ）発明が解決しようとする課題 しかしながら前記従来の技術において、ローデコーダ（
１０〉によって５１２本のワード線（３）の中のＷＬに
高電圧ｖ，Ｐを印加し、且つカラムデコーダ（９〉のデ
コード出力ａを高電圧Ｖ■又はそれ以上の高電圧とする
ことによって図示の８本のビット線（４）を選択し、こ
れ等ワード線ＷＬと８本のビット線（４）とのマトリク
ス交差位置に設けられた記憶素子に書き込みデータ印加
回路（１１）によってデータの書き込みを行なう場合、
以下の問題点がある．つまり、ＥＰＲＯＭ（２）にデー
タの書き込みを行なわないにも拘らず、図示のＮ−ＭＯ
Ｓ？８）のゲートにも高電圧ＶＰＰ又はそれ以上の高
電圧が印加されることになり、ビット線（６〉の持つ浮
遊容量にチャージが行なわれることになる．この結果、
前述よりＥ Ｆ Ｒ Ｏ Ｍ（１）（２）に対する１６
本づつのカラムデコード出力が夫々共通であることから
、高電圧Ｖ■の低消費電流化にとって不適当であり、書
き込み電圧の低下を招くことになる．これよりＥＰＲＯ
Ｍ（１）へのデータの書き込みが遅くなってしまう問題
点があった．反対にＥＰＲＯＭ（２）にデータの書き込
みを行なう場合にも同様の問題点があった．更に、ＥＰ
ＲＯＭ（１）（２）の記憶素子はブローティングゲート
を持つメモリセルである為、データの書き込みが終了し
たＥＰＲＯＭ（１）又は（２）の中の記憶素子のゲート
には電圧が印加されないものの、そのドレインに高電圧
ｖｐｐが印加されてしまい、その結果、記憶素子からの
データ抜けが生じ、書き込み不良を生じる問題点もあっ
た． （二）課題を解決するための手段 本発明は、前記問題点を解決するために為されたもので
あり、 全アドレスが２分割され、データの書き込み／読み出し
が可能なＥＰＲＯＭと、分割された夫々の前記ＥＰＲＯ
Ｍの記憶素子に接続されたワード線を選択するためのロ
ーデコーダと、夫々の前記ＥＰＲＯＭの記憶素子に接続
されたビット線を選択するためのカラムデコーダと、夫
々の前記ＥＰＲＯＭのビット線と接続され、前記カラム
デコーダの選択出力によってオンオフ制御されるビット
線選択トランジスタと、前記ビット線選択トランジスタ
を介して夫々の前記ＥＰＲＯＭのビット線と接続され、
前記ローデコーダによって選択されたワード線と前記カ
ラムデコーダによって選択されたビット線とに接続され
ている記憶素子に所定データを書き込むための書き込み
データ印加回路と、を備えたＥＰＲＯＭの書き込み回路
において、 前記ＥＰＲＯＭを書き込み状態とするための書き込み制
御信号、及び前記ローデコーダに印加されるアドレスデ
ータの所定１ビットによって、一方の前記ＥＰＲＯＭ側
のビット線選択トランジスタがオンの時に他方の前記Ｅ
ＰＲＯＭ側のビ・７ト１ｌＡ選択トランジスタをオフさ
せる制御回路を、備えたことを特徴とする． （０作用 本発明によれば、分割された一方のＥＰＲＯＭにデータ
の書き込みを行ない、他方のＥＰＲＯＭにデータの書き
込みを行なわない場合、他方のＥＰＲＯＭ側のビット線
選択トランジスタは、制御回路によって常にオフする． （へ）実施例 本発明の詳細を図示の実施例により具体的に説明する． 第１図は、本発明の実施回路を示しており、点鎖線部分
は、第２図のカラムデコーダ（９）内部に設けられ、該
カラムデコーダ（９）の１６本づつのデコード出力に対
応して１６個設けられているものとする．また、破線部
分は制御回路であり、制御回路出力によって、１６個の
一点鎖線内部のトランジスタのゲートが共通に制御され
るものとする． 第１図において、（１３〉はＮＯＲゲートであり、一方
の入力端子には、ＥＰＲＯＭ（１）又はＥＰＲＯ Ｍ
（２）を書き込み状態とする時に「Ｏ，となるＰＧＭ信
号が印加され、他方の入力端子には、アドレスデータの
最上位ビットＡＩ．が印加される．（１４＞（１５）は
ドレイン・ソース路が接続されたデプレッション型のＮ
−ＭＯＳであり、前記Ｎ−ＭＯＳ （１４）のゲートは
インバータ（１６）を介した前記ＮＯＲゲート〈１３）
出力と接続され、前記Ｎ−ＭＯ Ｓ（ｌ５〉のゲートは
前記ＮＯＲゲート（１３〉出力と接続されている． （
１７）（１ｇ）は高電圧印加回路であり、前記ＥＰＲＯ
Ｍ（１）又は前記Ｅ Ｆ Ｒ ＯＭ（２）を書き込み状
態とする時に駆動され、高電｝Ｅ Ｖ − ｐを出力す
る．ここで、前記Ｎ − Ｍ Ｏ Ｓ （１４）（ｉｓ
）のドレイン・ソース路の非接続側の夫々の一端は、例
えばデフード出力ａ．ａ’と接続されているものとする
．また、前記Ｎ − Ｍ Ｏ Ｓ （１４）（１５）の
ドレイン・ソース路の接続点Ｓには、アドレスデータＡ
．Ａ．Ａ．Ａ．に基づいてデコード出力ａ．ａ’を選択
する？、電圧Ｖｆ）Ｄ（＜高電圧Ｖ■〉が印加され、デ
コード出力ａ，ａ’を選択しない時、零ボルトの電圧Ｖ
，が印加される様になっている． 第１図回路において、ＥＰＲＯＭ（１）の所定アドレス
にデータの書き込みを行なうべく、第２図に示すワード
線（３〉の所定の１本とビット線（４〉を選択する場合
について説明する．この場合、Ｎ−ＭＯＳ（７）をオン
しなければならないことから、デコード出力ａを選択し
なければならない。そこでＰＧＭ信号を「０」、Ａ．を
「０，、接続点ＳをアドレスデータＡ．Ａ．Ａ．Ａ．に
基づいて電圧ＶＤ０にし、更に高電圧印加回路（１７）
（１ｇ）を駆動する．すると、Ｎ−ＭＯＳ（１４）はゲ
ートが「０，（謬零ポルト）になってオフし、Ｎ−ＭＯ
Ｓ（１５）はゲートが「１」（一電源電圧ＶＤＤ）にな
ってオンする．これよりＮ−ＭＯＳ（７）のゲートには
高電圧印加回路（１７）出力の高電圧が印加され、該Ｎ
一ＭＯＳ（７）はオンすることになるが、高電圧印加回
路〈１８〉出力はＮ−ＭＯＳ（１５）のオンによって電
源電圧ＶＤＤ程度まで下降し、Ｎ−ＭＯＳ（８）をオン
できなくなる．従って、ＥＰＲＯＭ（２）側のビット線
選択トランジスタ〈８〉はオフし、この結果、記憶素子
の弱反転電流が減少し、書き込み電圧の低下が防止され
てＥＰＲＯＭ（１）へのデータの書き込みが速くなる． ＥＰＲＯＭ（２）にデータの書き込みを行なう場合も同
様であり、この場合はＡ．を「１」に変更するのみでよ
い． また、デコード出力ａ．ａ’を選択しない場合、接続点
Ｓが零ボルトであることから、Ｎ−ＭＯＳ（１４）（１
５）は共にオンであり、デコード出力ａ．ａによってＮ
− Ｍ Ｏ Ｓ （７）（８）がオンすることはない
． 以上より、第１図回路を設けることによって、ＥＰＲＯ
Ｍ（１）（２）へのデータの書き込みを高速化できるこ
とになる。
）には、前記アドレスデータの上位１０ビット′：Ａ４
〜Ａ．が印加される様になっており、該ローデコーダ（
１０）からは、上位１０ビットデータＡ，〜Ａ．に基づ
き、前記Ｅ Ｆ Ｒ ＯＭ（１）（２）の所定アドレス
をアクセスするための５１２本のデコード出力が得られ
ることになる．詳しくは、９ビットデータＡ４〜Ａ１１
によって前記Ｅ Ｆ Ｒ Ｏ Ｍ（１）（２）のための
５１２本のローデコード出力が得られ、最上位ビッ｝Ａ
．．によって前記ＥＰＲＯＭ（１）又仕前記ＥＰＲＯＭ
（２）の選択を行なっている．（１１）（１２）は、夫
々前記ＥＰＲＯＭ（１）（２）にデータを書き込むため
の書き込みデータ印加回路であり、これ等書き込みデー
タ印加回路（１１ ）（１２）は、夫々前記Ｎ − Ｍ
Ｏ Ｓ （７）（８）のドレイン・ソース路の一端と
接続されている．また書き込みデータ印加回路ｍ＞（１
２）は、書き込み命令によって駆動され、前記Ｅ Ｆ
Ｒ Ｏ Ｍ（１）（２）内の記憶素子に「ｏ」を書き込
む場合、高電圧Ｖ■を出力し、前記ＥＰ？ＯＭ（１）（
２）内の記憶素子にｒ１」を書き込む場合、低電圧ＶＬ
（一零ボルト）を出力するものとする． 以上の構成から成るＥＰＲＯＭの書き込み回路の動作は
、一般によく知られており、ローデコーダ（１０）とカ
ラムデコーダ（９）とでＥＰＲＯＭ（１）（２〉の所定
アドレスをアクセスすることによって、データの書き込
みを行なっていた．（ハ）発明が解決しようとする課題 しかしながら前記従来の技術において、ローデコーダ（
１０〉によって５１２本のワード線（３）の中のＷＬに
高電圧ｖ，Ｐを印加し、且つカラムデコーダ（９〉のデ
コード出力ａを高電圧Ｖ■又はそれ以上の高電圧とする
ことによって図示の８本のビット線（４）を選択し、こ
れ等ワード線ＷＬと８本のビット線（４）とのマトリク
ス交差位置に設けられた記憶素子に書き込みデータ印加
回路（１１）によってデータの書き込みを行なう場合、
以下の問題点がある．つまり、ＥＰＲＯＭ（２）にデー
タの書き込みを行なわないにも拘らず、図示のＮ−ＭＯ
Ｓ？８）のゲートにも高電圧ＶＰＰ又はそれ以上の高
電圧が印加されることになり、ビット線（６〉の持つ浮
遊容量にチャージが行なわれることになる．この結果、
前述よりＥ Ｆ Ｒ Ｏ Ｍ（１）（２）に対する１６
本づつのカラムデコード出力が夫々共通であることから
、高電圧Ｖ■の低消費電流化にとって不適当であり、書
き込み電圧の低下を招くことになる．これよりＥＰＲＯ
Ｍ（１）へのデータの書き込みが遅くなってしまう問題
点があった．反対にＥＰＲＯＭ（２）にデータの書き込
みを行なう場合にも同様の問題点があった．更に、ＥＰ
ＲＯＭ（１）（２）の記憶素子はブローティングゲート
を持つメモリセルである為、データの書き込みが終了し
たＥＰＲＯＭ（１）又は（２）の中の記憶素子のゲート
には電圧が印加されないものの、そのドレインに高電圧
ｖｐｐが印加されてしまい、その結果、記憶素子からの
データ抜けが生じ、書き込み不良を生じる問題点もあっ
た． （二）課題を解決するための手段 本発明は、前記問題点を解決するために為されたもので
あり、 全アドレスが２分割され、データの書き込み／読み出し
が可能なＥＰＲＯＭと、分割された夫々の前記ＥＰＲＯ
Ｍの記憶素子に接続されたワード線を選択するためのロ
ーデコーダと、夫々の前記ＥＰＲＯＭの記憶素子に接続
されたビット線を選択するためのカラムデコーダと、夫
々の前記ＥＰＲＯＭのビット線と接続され、前記カラム
デコーダの選択出力によってオンオフ制御されるビット
線選択トランジスタと、前記ビット線選択トランジスタ
を介して夫々の前記ＥＰＲＯＭのビット線と接続され、
前記ローデコーダによって選択されたワード線と前記カ
ラムデコーダによって選択されたビット線とに接続され
ている記憶素子に所定データを書き込むための書き込み
データ印加回路と、を備えたＥＰＲＯＭの書き込み回路
において、 前記ＥＰＲＯＭを書き込み状態とするための書き込み制
御信号、及び前記ローデコーダに印加されるアドレスデ
ータの所定１ビットによって、一方の前記ＥＰＲＯＭ側
のビット線選択トランジスタがオンの時に他方の前記Ｅ
ＰＲＯＭ側のビ・７ト１ｌＡ選択トランジスタをオフさ
せる制御回路を、備えたことを特徴とする． （０作用 本発明によれば、分割された一方のＥＰＲＯＭにデータ
の書き込みを行ない、他方のＥＰＲＯＭにデータの書き
込みを行なわない場合、他方のＥＰＲＯＭ側のビット線
選択トランジスタは、制御回路によって常にオフする． （へ）実施例 本発明の詳細を図示の実施例により具体的に説明する． 第１図は、本発明の実施回路を示しており、点鎖線部分
は、第２図のカラムデコーダ（９）内部に設けられ、該
カラムデコーダ（９）の１６本づつのデコード出力に対
応して１６個設けられているものとする．また、破線部
分は制御回路であり、制御回路出力によって、１６個の
一点鎖線内部のトランジスタのゲートが共通に制御され
るものとする． 第１図において、（１３〉はＮＯＲゲートであり、一方
の入力端子には、ＥＰＲＯＭ（１）又はＥＰＲＯ Ｍ
（２）を書き込み状態とする時に「Ｏ，となるＰＧＭ信
号が印加され、他方の入力端子には、アドレスデータの
最上位ビットＡＩ．が印加される．（１４＞（１５）は
ドレイン・ソース路が接続されたデプレッション型のＮ
−ＭＯＳであり、前記Ｎ−ＭＯＳ （１４）のゲートは
インバータ（１６）を介した前記ＮＯＲゲート〈１３）
出力と接続され、前記Ｎ−ＭＯ Ｓ（ｌ５〉のゲートは
前記ＮＯＲゲート（１３〉出力と接続されている． （
１７）（１ｇ）は高電圧印加回路であり、前記ＥＰＲＯ
Ｍ（１）又は前記Ｅ Ｆ Ｒ ＯＭ（２）を書き込み状
態とする時に駆動され、高電｝Ｅ Ｖ − ｐを出力す
る．ここで、前記Ｎ − Ｍ Ｏ Ｓ （１４）（ｉｓ
）のドレイン・ソース路の非接続側の夫々の一端は、例
えばデフード出力ａ．ａ’と接続されているものとする
．また、前記Ｎ − Ｍ Ｏ Ｓ （１４）（１５）の
ドレイン・ソース路の接続点Ｓには、アドレスデータＡ
．Ａ．Ａ．Ａ．に基づいてデコード出力ａ．ａ’を選択
する？、電圧Ｖｆ）Ｄ（＜高電圧Ｖ■〉が印加され、デ
コード出力ａ，ａ’を選択しない時、零ボルトの電圧Ｖ
，が印加される様になっている． 第１図回路において、ＥＰＲＯＭ（１）の所定アドレス
にデータの書き込みを行なうべく、第２図に示すワード
線（３〉の所定の１本とビット線（４〉を選択する場合
について説明する．この場合、Ｎ−ＭＯＳ（７）をオン
しなければならないことから、デコード出力ａを選択し
なければならない。そこでＰＧＭ信号を「０」、Ａ．を
「０，、接続点ＳをアドレスデータＡ．Ａ．Ａ．Ａ．に
基づいて電圧ＶＤ０にし、更に高電圧印加回路（１７）
（１ｇ）を駆動する．すると、Ｎ−ＭＯＳ（１４）はゲ
ートが「０，（謬零ポルト）になってオフし、Ｎ−ＭＯ
Ｓ（１５）はゲートが「１」（一電源電圧ＶＤＤ）にな
ってオンする．これよりＮ−ＭＯＳ（７）のゲートには
高電圧印加回路（１７）出力の高電圧が印加され、該Ｎ
一ＭＯＳ（７）はオンすることになるが、高電圧印加回
路〈１８〉出力はＮ−ＭＯＳ（１５）のオンによって電
源電圧ＶＤＤ程度まで下降し、Ｎ−ＭＯＳ（８）をオン
できなくなる．従って、ＥＰＲＯＭ（２）側のビット線
選択トランジスタ〈８〉はオフし、この結果、記憶素子
の弱反転電流が減少し、書き込み電圧の低下が防止され
てＥＰＲＯＭ（１）へのデータの書き込みが速くなる． ＥＰＲＯＭ（２）にデータの書き込みを行なう場合も同
様であり、この場合はＡ．を「１」に変更するのみでよ
い． また、デコード出力ａ．ａ’を選択しない場合、接続点
Ｓが零ボルトであることから、Ｎ−ＭＯＳ（１４）（１
５）は共にオンであり、デコード出力ａ．ａによってＮ
− Ｍ Ｏ Ｓ （７）（８）がオンすることはない
． 以上より、第１図回路を設けることによって、ＥＰＲＯ
Ｍ（１）（２）へのデータの書き込みを高速化できるこ
とになる。
（ト）発明の効果
本発明によれば、分割された一方のＥＰＲＯＭにデータ
の書き込みを行ない、他方のＥＰＲＯＭにデータの書き
込みを行なわない場合、他方のＥＰＲＯＭ側のビット線
選択トランジスタは常にオフしており、これよりＥＰＲ
ＯＭへのデータの書き込みを高速化できる利点が得られ
る．更に、データの書き込みが終了したＥＰＲＯＭ内部
の記憶素子に対し、データの書き込み不良を防止できる
利点も得られる．
の書き込みを行ない、他方のＥＰＲＯＭにデータの書き
込みを行なわない場合、他方のＥＰＲＯＭ側のビット線
選択トランジスタは常にオフしており、これよりＥＰＲ
ＯＭへのデータの書き込みを高速化できる利点が得られ
る．更に、データの書き込みが終了したＥＰＲＯＭ内部
の記憶素子に対し、データの書き込み不良を防止できる
利点も得られる．
第１図は、本発明の実施例を示す回路図、第２図は、従
来のＥＰＲＯＭの書き込み回路を示すブロック図である
．
来のＥＰＲＯＭの書き込み回路を示すブロック図である
．
Claims (3)
- （１）全アドレスが２分割され、データの書き込み／読
み出しが可能なＥＰＲＯＭと、分割された夫々の前記Ｅ
ＰＲＯＭの記憶素子に接続されたワード線を選択するた
めのローデコーダと、夫々の前記ＥＰＲＯＭの記憶素子
に接続されたビット線を選択するためのカラムデコーダ
と、夫々の前記ＥＰＲＯＭのビット線と接続され、前記
カラムデコーダの選択出力によってオンオフ制御される
ビット線選択トランジスタと、前記ビット線選択トラン
ジスタを介して夫々の前記ＥＰＲＯＭのビット線と接続
され、前記ローデコーダによって選択されたワード線と
前記カラムデコーダによって選択されたビット線とに接
続されている記憶素子に所定データを書き込むための書
き込みデータ印加回路と、を備えたＥＰＲＯＭの書き込
み回路において、 前記ＥＰＲＯＭを書き込み状態とするための書き込み制
御信号、及び前記ローデコーダに印加されるアドレスデ
ータの所定１ビットによって、一方の前記ＥＰＲＯＭ側
のビット線選択トランジスタがオンの時に他方の前記Ｅ
ＰＲＯＭ側のビット線選択トランジスタをオフさせる制
御回路を、備えたことを特徴とするＥＰＲＯＭの書き込
み回路。 - （２）前記制御回路の出力を前記カラムデコーダに印加
することによって、一方の前記ＥＰＲＯＭ側のビット線
選択トランジスタがオンの時に他方の前記ＥＰＲＯＭ側
のビット線選択トランジスタをオフさせることを特徴と
する請求項（１）記載のＥＰＲＯＭの書き込み回路。 - （３）前記制御回路は、前記書き込み制御信号と前記ロ
ーデコーダ用のアドレスデータの所定１ビットとが印加
される論理和ゲートを含み、前記カラムデコーダは、前
記論理和ゲートの出力によってオンオフ制御される第１
のトランジスタと、該第１のトランジスタと直列接続さ
れ、前記論理和ゲートの出力によって前記第１のトラン
ジスタとは相補的にオンオフ制御される第２のトランジ
スタと、前記第１及び第２のトランジスタの非接続側に
設けた高電圧印加回路とを備えて成り、 前記第１及び第２のトランジスタの非接続側の夫々の一
端は、夫々の前記ＥＰＲＯＭ側のビット線選択トランジ
スタの入力と接続され、前記第１及び第２のトランジス
タの接続点には、何れか一方の前記ＥＰＲＯＭの所定の
ビット線を選択する時に、前記第１及び第２のトランジ
スタの何れかをオンする信号が印加されることを特徴と
する請求項（１）記載のＥＰＲＯＭの書き込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24401089A JPH07105154B2 (ja) | 1989-09-19 | 1989-09-19 | Ｅｐｒｏｍの書き込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24401089A JPH07105154B2 (ja) | 1989-09-19 | 1989-09-19 | Ｅｐｒｏｍの書き込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105794A true JPH03105794A (ja) | 1991-05-02 |
| JPH07105154B2 JPH07105154B2 (ja) | 1995-11-13 |
Family
ID=17112372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24401089A Expired - Lifetime JPH07105154B2 (ja) | 1989-09-19 | 1989-09-19 | Ｅｐｒｏｍの書き込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105154B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997030454A1 (fr) * | 1996-02-19 | 1997-08-21 | Citizen Watch Co., Ltd. | Memoire remanente a semi-conducteurs |
| JP2008272801A (ja) * | 2007-04-27 | 2008-11-13 | High Frequency Heattreat Co Ltd | パイプ接合装置 |
| JP2011510427A (ja) * | 2008-01-17 | 2011-03-31 | モーセッド・テクノロジーズ・インコーポレイテッド | 不揮発性半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583187A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 半導体記憶装置 |
-
1989
- 1989-09-19 JP JP24401089A patent/JPH07105154B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583187A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997030454A1 (fr) * | 1996-02-19 | 1997-08-21 | Citizen Watch Co., Ltd. | Memoire remanente a semi-conducteurs |
| JP2008272801A (ja) * | 2007-04-27 | 2008-11-13 | High Frequency Heattreat Co Ltd | パイプ接合装置 |
| JP2011510427A (ja) * | 2008-01-17 | 2011-03-31 | モーセッド・テクノロジーズ・インコーポレイテッド | 不揮発性半導体記憶装置 |
| US8533405B2 (en) | 2008-01-17 | 2013-09-10 | Mosaid Technologies Incorporated | Nonvolatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105154B2 (ja) | 1995-11-13 |
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