JPS62275379A - 外部信号を用いてメモリ編成を可逆変更するオンチツプ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野） 本発明は、外部信号だけを用いてユーザが半導体メモリ
チップのメモリ編成を変更できるようにする方法に関す
る。

（従来の技術と問題点） ＥＥＰＲＯＭＳのアレイを利用するとき、ユーザは一般
に特定の編成を持った市販のＶＬＳ　Ｉメモリチップを
購入する。例えば、６４ＫＸ８のレイアウトかまたは１
２８ＫＸ４のレイアウトで配列されたセルを有するアレ
イを購入できる。前者のレイアウトを後者のレイアウト
に変換可能だが、そのためには追加のハードウェアを購
入しなければならず、そのハードウェアと６４ＫＸ８チ
ツプを合わせたコストは１２８Ｋｘ４チツプのコストよ
り高くなってしまう。つまり、ユーザは１２８ＫＸ４と
６４ＫＸ８の両チップをストックするか、または後者を
上記の変換を行うのに必要なハードウェアと一緒にスト
ックするかのいずれかである。

（発明が解決しようとする問題点） 従って本発明の主目的は、外部信号を使うだけで、１種
類のメモリ編成から別の種類のメモリ編成へオンチップ
変換するための装置を提供することにある。

（問題点を解決するための手段） 本発明によれば、 半導体チップ上に形成されたメモリセルアレイの編成を
外部制御信号を用いて変更する装置であって： 外部からのエネーブル／ディセーブルコマンド信号を上
記チップ上にストアする手段；ストアされたエネーブル
コマンドに応じ、上記アレイを複数ブロックのメモリセ
ルへ分割する手段：及び エネーブルコマンドがストアされているとき、対応した
トグル入力信号に応じ上記複数ブロックのうち選択され
たものへのアクセスを可能とする手段；を備えて成る装
置が提供されている。

前記分割手段は、アレイに接続された入／出力ラインを
前記複数ブロックのメモリセルに対応した複数組の入／
出力ラインに分割する手段を含むのが好ましい。

入／出力ラインの組数は２とするのが有利である。

ストア手段は電気的に消去可能で、プログラマブルな読
取専用メモリセルとし得る。分割手段は、アレイに接続
され、エネーブルされているとき外部トグル入力信号に
応じてアレイの複数ブロックのうち選択されたものへの
アクセスを可能とする論理回路とし得る。

新規と考えられる本発明の特徴は、特許請求の範囲に記
載されている。しかし、発明自体及び上記以外の特徴と
利点は、添付図面を参照した以下の詳細な説明から明瞭
に理解されよう。

（実施例） 第１図を参照すると、通常ＶＬＳ　Ｉメモリセルのアレ
イに適用されるメモリアレイ編成変更装置の回路図が、
各トランジスタがＮチャネルデバイスである場合につい
て示しである。アレイ列（コラム）ライン１２がＹアド
レスデコーダｌＯに接続されている。Ｙアドレスデコー
ダ１０は８本の入／出力ライン４４．４６．４８．５０
．５２．５４．５６及び５８を有する。各入／出力ライ
ンは、センスアンプ１３を介してとライン１４（点線で
示す）により直接デコーダ１０に接続されている。また
各入／出力ラインはそれぞれ、入力端子２４．２６．２
８．３０，３２．３４．３６及び３８に接続されている
。入／出力ラインは、パスゲート１６に直列な第１ｍと
、パスゲート１８に直列な２組に分けられる。第１及び
第２＆１１の入／出力ラインの各対間を、パスゲート１
６．１８と対応する入力端子２４〜３８との間に接続さ
れたパスゲート２０がつないでいる。第１Ｍｉの各入／
出力と直列にパスゲート２２が接続され、パスゲート２
２は対応するパスゲート２０と入力端子２４．２８．３
４．３８中の各対応端子との間で入／出力ラインにつな
がれている。

電気的に消去可能なプログラマブルメモリ（ＥＥＰＲＯ
Ｍ）要素４０あるいは紫外線で消去可能なプログラマブ
ルメモリ要素のような非揮発性メモリ要素が、入力端子
４４．４８にそれぞれ接続された入力ライン６０．６２
と、論理回路３１に接続された出力ライン４２とを有す
る。出力ライン４２は、各パスゲート２０のゲートへも
直接導かれるとともに、インバータ６４で反転された後
ライン６６によって各パスゲート２２のゲートに接続さ
れている。インバータ６４の出力は、ライン６８によっ
てＮＯＲ回路７２と７４にも接続されている。ＮＯＲ回
路７２と７４の他方の各入力はトグル端子３２へのトグ
ル入力によって与えられ、トグル入力は直接ＮＯＲ回路
７４へ向かう一方、インバータ８０の通過後ＮＯＲ回路
７２の他方入力に向かう。ＮＯＲ回路７２．７４の各出
力は、それぞれインバータ７６．７８を通った後、パス
ゲート１６．１８の各ゲートに導かれる。

メモリ要素４０の構成は、第２図に詳しく示しであるよ
うに、浮動ゲートトランジスタ８２を備えている。この
浮動ゲートトランジスタ８２の浮動ゲート８４がトンネ
ル装置８０の浮動ゲートに接続されている。トンネル装
置８０は、それぞれライン６０．６２に接続された２つ
の入力Ａ、　Ｂを有する。負荷トランジスタ８８が浮動
ゲートトランジスタ８２のソースとＶＣＣの間に接続さ
れる一方、浮動ゲートトランジスタ８２のドレンはライ
ン８６でアースに接続されている。センスアンプ９３が
、浮動ゲートトランジスタ８２と出力ライン４２の間に
接続されている。

動作時、ライン６２に対して＋１６ボルトのライン６０
に加わる信号が、浮動ゲート８４を電子によって負に帯
電せしめる。これは、約＋２ボルトのＶセンス信号が印
加されると、浮動ゲートトランジスタ８２が非導通とな
り、ライン４２上の出力電圧がハイレベルになることを
意味する。しかし、ライン６２に対して一１６ボルトの
信号がライン６０に加わると、浮動ゲート８４が正に帯
電され、■センスが印加されたときオンになる。

この場合、ライン４２上の出力はローレベルである。

第１図の構成において、ライン４２上の出力がハイレベ
ルの場合、論理回路３１はエネーブル状態となり、ＮＯ
Ｒゲート７２と７４の各々の一方の入力がローレベルで
ある。従って、トグル入力端子３２における論理１の信
号は、第１）１１のパスゲート１６をオンとし、第２組
のパスゲート１８をオフとする。他方トグル入力端子３
２における論理Ｏの信号は、第１組のパスゲート１６を
オフとし、第２組のパスゲート１８をオンとする。上記
両方の状態において、パスゲート２０がオンである一方
、パスゲート２２はオフである。

ライン４２上の出力がローレベルとなるようにメモリセ
ル４０が反対にプログラムされれば、ＮＯＲゲート７２
と７４の各入力はハイレベルとなり、両組のパスゲート
１６と１８を共にオンとする。同時に、パスゲート２２
がオンとなる一方、パスゲート２０はオフになる。従っ
てこの場合、ディセーブル状態がメモリセルの通常の６
４に×８構成に対応する。

ＥＥＰＲＯＭセル４０の出力ライン４２がハイレベルΦ
エネーブル状態では、第１及び第２１の入／出力ライン
をそれぞれ利用可能とするパスゲート１６．１８のオン
が、トグル端子３２への信号を単に上昇／低下させるだ
けで変更つまり切り換えられる。この特徴は、ユーザが
アレイを１つの×８ブロックでなく２つの×４ブロック
として扱うことを可能とする。

この方法を異なったサイズのアレイへ適用でき、パスゲ
ートをアレンジし直すだけで、例えば×８ブロックから
×５ブロック及び×３ブロックへ等、所望な方法で編成
を変更できるのは明らかである。

この例の再編成では、入／出力ライン５８中に別のゲー
ト１６を含める一方、ライン５８のパスゲート１８及び
パスゲート２０．２２を取り除くだけでよい。さらに、
１６ビツト等任意の数のビットをこの方法へ容易に組み
込めることも明らかである。

第１図の回路の変更例が第３図に示しである。

これはメモリセル４０の高及び低出力の役割を逆にした
に過ぎず、ライン６６と６８がメモリセル４０の出力ラ
イン４２から直接得られ、各パスゲート２０のゲートへ
のラインがインバータ６４の出力から得られている。イ
ンバータ８０はＮＯＲ回路７２の人力に加わるものとし
て示しであるが、これに代え第１図に示したようにＮＯ
Ｒ回路７２へ加わるようにしてもよい。上記の点を除き
、第３図の回路の動作は第１図の場合と同じである。

また本発明によれば、パスゲート１６．１８と同等な追
加の対応する入／出力組の直列パスゲートを駆動する追
加のＯＲ回路（ＮＯＲ回路にインバータを接続したもの
がＯＲ回路）を組み入れるだけで１つのブロックから他
のブロックへ切り換えることにより、１つのメモリを２
つより多いブロックへと分割可能なことが理解されよう
。

必要なゲート信号を反転可能とするように対応した論理
を変えなければならない点を除き、図示のＮチャネル形
トランジスタに代えＰチャネル形トランジスタを使える
ことも明らかである。

以上本発明を例示の実施例を参照して説明したが、この
説明は制限の意図するものと解釈されるべきでない。本
明細書を参照することで、例示実施例の各種変更及び発
明のその他の実施例が可能なことは当業者にとって明ら
かであろう。従って、特許請求の範囲は発明の真の範囲
内に入るそのような変更や実施例を全て包含するもので
ある。

以上の記載に関連して、以下の各項を開示する。

＋１１　　半導体チップ上に形成されたメモリセルアレ
イの編成を外部制御信号を用いて変更する装置であって
： 外部からのエネーブル／ディセーブルコマンド信号を上
記チップ上にストアする手段；ストアされたエネーブル
コマンドに応じ、上記アレイを複数ブロックのメモリセ
ルへ分割する手段；及び エネーブルコマンドがストアされているとき、対応した
トグル入力信号に応じ上記複数ブロックのうち選択され
たものへのアクセスを可能とする手段；を備えて成る装
置。

（２）前記分割手段は、アレイに接続された入／出力ラ
インを前記複数ブロックのメモリセルに対応した複数組
の入／出力ラインに分割する手段を含む第１項記載の装
置。

（３）前記複数組の数が２である第１項記載の装置。

（４）半導体基板上に形成されたメモリセルアレイの編
成を外部制御信号に応じて変更するオンチップ装置であ
って： 上記アレイに接続され、エネーブルされているとき外部
トグル入力信号に応じてアレイの複数ブロックのうち選
択されたものへのアクセスを可能とし、ディセーブルさ
れているときメモリセルアレイの全てへのアクセスを可
能とする論理回路；及び 上記論理回路に接続され、外部制御信号に応じてエネー
ブル及びディセーブル状態にプログラム可能で、エネー
ブル状態にあるとき論理回路がエネーブルされ、ディセ
ーブル状態にあるとき論理回路がディセーブルされるよ
うにするプログラマブルメモリ要素；を備えて成る装置
。

（５）前記メモリ要素が電気的に消去可能で、プログラ
マブルな読取専用メモリセルである第４項記載の装置。

（６）所定の級数の入／出力ラインに分割され、トグル
入力端子を含む対応した入／出力端子を有する複数の入
／出力ラインで、各組の入／出力ラインがメモリセルア
レイの対応したブロックへアクセスする；及び 上記入／出力ラインに接続され、前記論理回路及びメモ
リ要素からの制御信号に応じて導通を制御し、上記トグ
ル入力端子への対応した外部トグル入力信号に応じてメ
モリセルアレイの各ブロックにアクセス可能とする複数
のパスゲート；を含む第５項記載の装置。

（７）前記所定の組数が２である第６項記載の装置。

（８）　　メモリセルのアレイを１つの編成から別の編
成へ変換する装置であって： エネーブル及びディセーブル状態へプログラム可能なプ
ログラマブルメモリ要素； 第１及び第２！ＩＪ１の入／出力ラインに分割され、ト
グル入力端子を含む対応した入／出力端子を有する複数
の入／出力ライン； 上記入／出力ラインに接続されて導通を制御する複数の
パスゲート；及び 上記パスゲートに接続された出力と、上記メモリ要素及
びトグル入力端子に接続された入力とを有する論理回路
で、メモリ要素がエネーブル状態にあるとき該論理回路
がトグル入力端子へのトグル入力信号に応じてエネーブ
ル状態になり、アレイに接続された第１組の入／出力ラ
インが導通する状態から第２＆Ｉｌの入／出力ラインが
導通する状態へとパスゲートを切り換えるとともに、メ
モリ要素がディセーブル状態にプログラムされると、入
／出力ラインの全てが導通ずるように論理回路が上記パ
スゲートを切り換える；を備えて成る装置。

（９）前記プログラマブルメモリ要素が電気的にプログ
ラム可能で、消去可能な読取専用メモリセルである第８
項記載の装置。

００）前記第１及び第２組の入／出力ライン内の各ライ
ンが該ラインと直列に主パスゲートを有し、第１ｍの主
バスゲートが第１制御信号によって制御され、第２組の
主バスゲートが第２制御信号によって制御される第８項
記載の装置。

ａＯ前記第２組の各入／出力ラインと前記第１組内の対
応する入／出力ラインとの間に接続されたＮ個のパスゲ
ートを含み、該“Ｎ”が第１及び第２組の入／出力ライ
ンのうち小さい方のライン数である第１０項記載の装置
。

Ｑ２＋　　前記論理回路が第１組の入／出力ラインの各
主バスゲートに接続された第１ＯＲゲートと、第２組の
入／出力ラインの各主バスゲートに接続された第２ＯＲ
ゲートとを含み、第１及び第２ＯＲゲートが各々メモリ
要素とトグル端子に接続された入力を有する第１１項記
載の装置。

Ｑ３）　　半導体チップ上に形成されたメモリセルアレ
イの編成を外部制御信号を用いて変更する方法であって
： 外部からのエネーブル／ディセーブルコマンド信号を上
記チップ上にストアする段階；ストアされたエネーブル
コマンドに応じ、上記アレイを複数ブロックのメモリセ
ルへ分割する段階；及び エネーブルコマンドがストアされているとき、対応した
トグル入力信号に応じ上記複数ブロックのうち選択され
たものへのアクセスを可能とする段階；を含んで成る方
法。

α船　前記分割段階が、アレイに接続された入／出力ラ
インを前記複数ブロックのメモリセルに対応した複数組
の入／出力ラインに分割することを含む第１３項記載の
方法。

０！９　　前記複数組の数が２である第１４項記載の方
法。

【図面の簡単な説明】

第１図はメモリアレイ曙成変換装置の好ましい実施例の
回路図； 第２図は電気的に消去可能でプログラマブルな読取専用
メモリ要素の概略配線図；及び第３図は第１図の実施例
の変形の回路図である。 １６．１８．２０，２２・・・パスゲート、２４．２６
．２８．３０．３２．３４．３Ｇ、３８・・・入／出力
端子、３１・・・論理回路、３２・・・トグル端子、４
０・・・プログラマブルメモリ要素、４４．４８．５２
．５６；４６．５０．５４．５８・・・第１．２組の入
／出力ライン、■センス・・・外部コマンド信号。 手続補正書（方式） 特許庁長官　　黒　１）明　雄　　殿 １、事件の表示　　　昭和６２年特許願第５５１０９号
２、発明の名称　　　外部信号を用いてメモ’Ｊｌ成を
可逆変更するオンチップ変換装置 ３、補正をする者 事件との関係　　出願人 名　称　　テキサス　インスッルメンツインコーポレイ
テッド ４、代理人

Claims (1)

1. 【特許請求の範囲】 半導体チップ上に形成されたメモリセルアレイの編成を
   外部制御信号を用いて変更する装置であって： 外部からのエネーブル／ディセーブルコマンド信号を上
   記チップ上にストアする手段； ストアされたエネーブルコマンドに応じ、上記アレイを
   複数ブロックのメモリセルへ分割する手段；及び エネーブルコマンドがストアされているとき、対応した
   トグル入力信号に応じ上記複数ブロックのうち選択され
   たものへのアクセスを可能とする手段；を備えて成る装
   置。