JPS60258799A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、例えばメモリ本体の出力ビツト数の制御を行
なう制御用メモリ回路を備えた半導体メモリ装置に関す
る。

〔発明の技術的背景とその問題点〕

近年、例えばマイクロコンピュータテハ、４ビツト、８
ピツト、１６ビツトのような各種の単位をそれぞれ情報
処理の基本単位とするものが開発されている。このため
、マイクロコンピュータで使用される半導体メモリ装置
においても、４ピツト、８ビツト、１６ビツトの各単位
で構成されたメモリが製品化されている。

ところで、例えば１６ビツトのマイクロコンピュータに
おいて、８ビット単位で構成されたメモリを使用する場
合には、メモリを２個並列にして１６ビツト単位の情報
を得るように構成される必要がある。即ち、このような
場合には、常にメモリを２個づつ使用する必要があるた
め、メモリ回路を構成する際の配線が増大したり、又メ
モリに対するアクセスが遅くなるなどの問題がある。

即ち、従来の半導体メモリ装置では、情報の基本単位が
予め決定されて込るなど、固定的な構成であるため、汎
用性のある情報処理システムにフレキシブルに対処でき
々い面がある。

〔発明の目的〕

本発明の目的は、例えば情報処理の基本単位が異なる各
種の情報処理装置に対して、フレキシブルに使用するこ
とを可能にできる汎用性を備えた半導体メモリ装置を提
供することＫある。

〔発明の概要〕

本発明は、メモリ本体に対して制御用メモリを付加した
半導体メモリ装置である。制御用メモリは、例えばメモ
リ本体のアドレス入力端子を特定入力端子として共用し
、このアドレス入力端子から入力される制御データを記
憶するメモリ回路である。この制御データは、例えばメ
モリ本体の出力ビツト数を制御するなどのメモリ本体の
動作制御に応じて予め決定されたデータである。

このような制御用メモリを備えた構成により、制御デー
タに応じた動作制御が可能となり、汎用性を得ることが
できる。

〔発明の実施例〕

以下図面を参照して本発明の一実施例を説明する。第１
図は一実施例に係わる半導体メモリ装置の制御用メモリ
回路の構成を示す回路図であり、第２図はそのメモリ本
体の構成を示す回路図である。第１図において、制御用
メモリ回路は、トランジスタｆｒ　、ｆｘからなるイン
バータ、トランジスタｆｓ、ｆ＜からなる波形整形用イ
ンバータ及びトランジスタｆｂ−ｆａからなる波形整形
用インバータを備えている。トランジスタｆｌ　−ｆｚ
からなるインバータは、アドレス入力端子ＡＴから入力
される入力信号が所定の閾値レベル以上の際に反転動作
する。

ここで、アドレス入力端子ＡＴは、通常ではアドレスバ
ッファ１０の動作を制御するアドレス制御信号が入力さ
れる端子である。アドレスバッファ１０け、第２図のメ
モリ本体をアクセスする際のアドレスデータを格納する
バッファメモリである。

フローティングダート型トランジスタｆ１□は、制御用
メモリ回路のメモリ素子であり、フローティング？−）
に電気的に電子を注入するか否かで、「１」又は「０」
を記憶する。トランジスタｆｒｏ＊　ｆｒ、＋　ｆｓ　
＋　ｆｇ　ｒ　ｆｓｏは、トランジスタｆ’ｌのフロー
ティングゲートに対する電子の注入を制御するためのト
ランジスタである。また、トランジスタｆｘ＊＋ｆ１ｓ
は、トランジスタｆ１ｔの出力制御を行なうためのトラ
ンジスタである。ここで、トランジスタｆ＊　＊ｆｓ　
＋ｆｓ　＊ｆｔｏｈ　ｆｔｌ＊　ｆＩｚＪｔｓは、例え
ばディグレッジ冒ン型ＮチャネルＭＯ８）ランゾスタで
あり、またトランジスタｆｚ　＊　ｆａ　＋　ｆａ　＊
　ｆｓ　ａ　ｆｏ　＊ｆｔｏは、例えばエンハンスメン
ト型ＮチャネルＭＯ８）ランゾスタである。

次に、メモリ本体は、第２図に示すように、メモリ単位
を複数個例えば４個使用することで構成される。この実
施例は情報の書き換えが可能なＲＯＭ　、すなわちＥＰ
ＲＯＭ　（イレイデゾル・プログラマブル・リーＰ・オ
ンリ・メモリ〕Ｋ適用した場合を示す。半導体メモリを
構成する一メモリ単位は、第１〜第４のメモリゾロツク
１１１〜１１４を備える。図では一部省略しであるが、
これらメモリブロック１１□〜１１４は、共通の行線Ｃ
１〜ｃｍを有している。−勇名メモリブロック１１．〜
１１４は、それぞれ列線Ｌ１１　Ａ′Ｌｎｌ　＋　Ｌ　
ｌ　冨”’　Ｌｉ２　＋　Ｌ　１　ｓゞＬｆｉｓ　ｊ　
Ｌ　ｓ　ａ〜Ｌｎ４を有している。各行線と各列線の交
差部には、それぞれメモリセル１２がマトリクス状に配
設されている。このメモリセル１２ｕそｔＬぞれｒ−ト
が行線釦、ト９レインが列線に接続され、ソースがアー
スに接続されるフローテイングゲート型ＭＯ８）ランゾ
スタ１３から構成されている。このフローティングｆ−
）型ＭＯ８）ランジスタ１３はフローティングＰ−）Ｋ
ｉｌｆ子カ注子宮注入いる時は、しきい値電圧が上昇し
、ダートに通常「１」レベルの電圧が印加されても、オ
ン状態とならず、電子が注入されていない時はオン状態
となるものである。すなわち、フローティングｆ　−）
に電気的に電子を注入するか否かで、「ｌＪまたは「０
」を記憶するようになる。

このようなメモリセル１２を指定するための列線および
行線の指定は、列および行デコーダ１４．１５で行なう
。列デコーダ１４にはＣＰＵ等（図示しておらず）から
、列アドレスデータが供給され、列線を指定する列指定
信号Ｒ１〜Ｒ１１のいずれか１つを選択的に発生する。

たとえば、列指定信号Ｒ１は４つのＭＯＳ　トランジス
タＴｌｌ〜ＴＩ４のｆ−）に、共通に供給される。

これらトランジスタＴｌｌ”Ｔ１４は、各々のメモリプ
ロ、り１１１〜１１４の第１番目の列線ＬＪＩ〜Ｌ１４
にソースが接続されている。上記信号Ｒ１によってトラ
ンジスタＴｌｌ〜Ｔ１４のｒ−トが制御され、トランジ
スタＴｌｌ〜Ｔ１４は、例えば同時に導通することで、
同時に指定されるように構成されている。信号Ｒ，はＭ
ＯＳ　）ランゾスタＴ２１〜Ｔ’ｘ４のｆ−）に供給さ
れており、列線り冨ｌ〜Ｌ２４を指定する。以下同様に
、信号Ｒｎでは列線Ｌｎ１％　Ｌｉ２が指定されるよう
に構成されている。一方、行デコーダ１５は、行アドレ
スデータが供給され、行線Ｃ１−Ｃｍのいずれかを指定
する信号を発生する。

たとえば、信号Ｒ１が発生され、４本の列線Ｌｌｌ〜Ｌ
１４が指定され、同時に行線ｃ１が指定されると、各交
差部に対応して設けられているメモリセル１２１〜１２
４が指定される状態となる。すなわち、各メモリブロッ
ク１１．〜１１４において、このように１つづつのメモ
リセル１２が指定される状態となる。

すなわち、各メモリブロック１１１〜１１４それぞれか
ら、ＭＯＳ　）ランソスタ’Ｉ’ｌｌ〜’ｒｎ、ＩＴ　
＋２′＋’ｒｎ＝　ｌ　Ｔ　Ｉｓ″＋’Ｉ’ｎ３　１　
Ｔ　１４ゝ’ｒｎ４を介して一各メモリブロック毎に指
定された列の信号が取り出されるもので、各メモリブロ
ック１１１〜１１４それぞれ毎に、点ａ　”−ｄでそれ
ぞれ列線からの信号を供給する。そして、この各ａ　％
　ｄ点の信号は、ＭＯＳ　）ランソスタ１６１〜ノロ４
を介して検知し、トランジスタ１６１　と１６２および
１６３　と１６４からのそれぞれの出力信号をそれぞれ
統合して、トランジスタ１７１　。

１７２にそれぞれ供給する。このトランジスタ１７、．
１７．からの出力信号は、統合して第１の出力部１８１
に供給する。また、上記トランジスタ１６３および１６
４からの出力信号を統合して、トランジスタ１９に供給
する。このトランジスタ１９からの出力信号は、第２の
出力部１８２に供給する。さらに、ｂおよびｄ点の信号
は、それぞれＭＯＳ　）ランソスタ２０１および２０２
に供給する。そして、このトランジスタ２０１および２
０２各々からの出力信号をそれぞれ第３および第４の出
力部１１３３．１８４に供給する。

上記トランジスタ１６．および１６３のダートには、ア
ドレス情報の１ビツト情報に対応した信号ＡＩが供給さ
れダート開閉制御する。また、トランジスタ１６１，１
６４は、信号Ａ１を反転した信号Ｆｊ　によってＰ−１
開閉制御される。さらに、トランジスタ１７．，１７２
はそれぞれアドレス情報の１ビツト情報に対応した信号
Ａｏおよびその反転信号島によってｒ−ト制御される。

また、トランジスタ１９は外部から供給される制御信号
１３ｏで、ダート制御され、トランジスタ”　１　＊　
２０２は制御信号ｃｏで制御される。

上記第１〜第４の出力部１８．〜１８４は、それぞれセ
ンスアップ２１および出力回路２２から構成されており
、それぞれ第１〜第４の出力端子２３１〜２３４を介し
て情報が出力されるようになっている。

す々わち、上記のように構成された半導体メモリ装置の
１つのメモリ単位にあっては、たとえばビット数を選択
する制御信号ＢＯ＋ＣＧが共に「０」レベルの状態に設
定しておくと、トランジスタ１９　＊　２’　ｓ　＋　
”　ｚがカットオフ状態にあり、出力部１Ｂ、〜１８４
に対する情報伝達が禁示される。そして、この状態では
制御信号ＡｏおよびＡＩはメモリプロ、り１１五〜ＩＩ
４の１つを選択するアドレス情報となるので、このアド
レス信号ＡｏおよびＡ１の論理レベル状態で、４つのメ
モリブロック１１１〜１１４のうち１つが選択される。

例えばＡ１１Ａｏが共にｒｌＪＯ時は、トランジスタ１
６１　。

１７、のｒ−）が開かれ、点ａにおけるメモリブロック
１１１からの情報が出力部１８１に導かれる。したがっ
て、この図に示されるメモリ単位が４組である場合、４
ビツトの出力情報が得られるようＫなる。

また、信号Ｂｏが「１」レベルで、信号ｃｏが「０」レ
ベルでかつ、信号Ａｏを「１」レベルに設定しておくと
、トランジスタ１７２，２０．。

２０２がカットオフ状態となり、アドレスデータの入力
および信号Ａ１の状態により、選択的に第１および第２
のメモリグロック１１１　。

１１２の一方の記憶情報が第１の出力端子２３゜から出
力されるようになる。同時に、第３および第４のメモリ
ブロック１１Ｂ＋１１４　の一方の記憶情報が、選択的
に第２の出力端子２３゜から出力される。すなわち２ビ
ット並列の情報が出力されるようになり、４つのメモリ
単位で８ビツトの情報が出力される。

さらに、信号ＢｏおよびＣｏが共に「１」レベルで、か
つ信号ＡｏおよびＡｌを「１」レベルに設定しておくと
、トランジスタ１６２．１６４゜１７□がカットオフ状
態となり、第１〜第４のメモリブロック１１１〜１１４
内のメモリセルの記憶情報が、それぞれ第１〜第４の出
力端子２３□〜２３４から出力されるようになる。すな
わち４つのメモリ単位で１６ビツトの情報が得られる状
態となる。

第３図は、上記出力回路２２１〜２２４の１つ、例えば
出力回路２２３を取り出しその具体例を示す。前記の説
明から明らかなように、出力部１８３には、信号ｃｏが
「１」の時、トランジスタ２０１がオン状態となり、メ
モリブロック１ノ２からの出力ビツト情報が伝達される
。

そして、信号ｃｏが「０」カらばトランジスタ２０、が
オフ状態となるもので、この時は特に出力回路２２３は
動作する必要はない。したがって、信号ｃｏがｒＯＪで
ある時、出力回路２２３に流れる電流をカットして、不
必要な電力を減らすようにすることが効果的である。

この出力回路２２３は、センスアンプ２ノ。

からの信号が供給されるインバータ回路■１ヲ備えてい
る。この回路■！は、信号ｃｏが「１」の時、センスア
ンプからの信号を反転して、信号Ｘ１を出力するように
構成されるもので、この信号ｘ１は、次段のインバータ
回路Ｉ２でさらに反転する。この回路■＝は、信号Ｃ８
が「ｌ」レベルの時に、信号Ｘ、を出力するようにして
いる。この信号Ｘ２は、出力トランジスタ３０のデート
に供給されている。このトランジスタ３０には、直列に
トランジスタｓＩ−ＡＺｍｌＦｊＥされており、その接
続点における電位を出力端子２２ｓ〜２３３から出力す
るようにしている。

また、信号Ｘ２は、上記同様のインバータ回路Ｉｓに供
給される。この回路工３は、信号ｃ。

が「１」の時に反転動作するようになっており、この回
路■３からの出力信号は、ソースがアースされているト
ランジスタ３２のドレインに供給される。このトランジ
スタ３２のｅ−トには、信号ｃｏを反転した信号Ｇが供
給されており、ドレインにおける電位レベル信号Ｘ３を
前記トランジスタ３ノのダートに供給するようになって
いる。

すなわち、このように構成される出力回路にあっては、
信号ｃｏが「ｌ」でセンスアンプからのデータが「０」
である時には、信号Ｘ２けｒＯＪとカリ、トランジスタ
３ｏはオフ状態となる。

また、回路Ｉ３において信号Ｘ２が反転され、信号Ｘ３
は「１」となり、トランジスタ３２はオフ状態にあるの
で、トランジスタ３１はオン状態となる。したがって、
出力端子２３３から「０」が出力されるようになる。ま
た、信号ｃ。

が「１」で、センスアンプからのデータが「１」の時に
は、信号ｘ、ｌ　Ｘ２　＊　Ｘ３は、それぞれｒＯＪ、
ｒｌＪＪＯＪのレベル状態となり、トランジスタ３０が
オン、トランジスタ３１がオフ状態となり、出力端子２
３３にはｒｌＪが出力される。

すなわち、信号ｃｏが「１」の時には、出力回路が動作
状態となっている。

次に　（ｇ号ｃｏが「０」の時には、インバータ回路■
１〜Ｉ３は非動作状態となり、この時には、センスアン
プ２１３からのデータにかかわらず、信号Ｘｌは「１」
なので、信号Ｘ２はｒＯＪ、信号Ｘ３も、トランジスタ
３２がオン状態にあり、「０」となっている。したがっ
て、トランジスタ３０．３１は共にオフ状態となり、出
力回路２２３は非動作状態となる。

上記の説明では、出力部１８３における出力回路２２３
について説明したが、出力部１８４についても同様で、
出力部１８□においては、第２図における信号Ｃｏｏ−
Ｃｏを、信号ＢＯａらにかえれば、同様の回路で使用で
きる。

また、この様な出力回路を使用すれば、第１図に示した
トランジスタ１９，２０．，２０゜は省略できる。

前記のような構成の制御用メモリ回路及びメモリ本体か
らなる半導体メモリ装置において、同実施例の動作を説
明する。先ず、第１図において、トランジスタｆ１−ｆ
ｚからなるインバータは、入力端子ＡＴに、例えばＩＯ
Ｖ以上の電圧が印加され彦いと、反転動作しないように
設計されている。つまり、入力端子ＡＴが１０ｖ以下で
は、入力が「０」であるとして、節点Ｎ１は「１」のま
まである。これは、入力端子ＡＴをアドレス入力として
使用する時、つまり通常の使用状態では、Ｏｖと５Ｖの
間を変動するため、これに応答しないようにするもので
ある。このＯＶと５Ｖの間の変動では、アドレスバッフ
ァ１０が応答するようになっている。なお、トランジス
タｆｓ＝ｆ＜およびｆｓ−ｆａ　で波形整形用のインバ
ータを形成している。

フローティングｙ−ト型トランジスタｆｌｓｕ、不揮発
性メモリ素子であり、フローティングダートに、電子の
注入が行なわれていない時には、ｆ　−）に５ｖの電圧
が印加された時にオン状態となるものである。また電子
の注入されてし、る状態では、ｙ−トに５ｖの電圧が印
加されてもオフ状態を保つよう釦なっている。この素子
のＰ−）電位は、トランジスタｆｒｏとｆｔ１の節点Ｎ
４で決められている。通常のアドレス信号が端子ＡＴＫ
入力されている状態では、節点Ｎ１゜Ｎｌ、Ｎ、けそれ
ぞれｒ、ＩＪ、ｒＯＪ、ｒｌＪとなっているので、トラ
ンジスタｆ８とｆｔｔの節点Ｎ１１は、「０」レベルと
なっている。しかし々がら、節点Ｎ、が「０」レベルと
なっていても、トランジスタｆｔｏ＋ｆｖ１の能力を適
当に設定することにより、上記節点Ｎ４を電源電圧Ｖ。

程度、例えば５Ｖ程度の「１」レベルの状態に保つこと
ができる。この時、トランジスタｆ１ｏは節点Ｎ５が「
０」レベルの状態にあり、オフ状態となっており、また
節点Ｎ３が「１」レベルの状態となっているので、トラ
ンジスタｆｔｚはオン状態となっている。したがって、
トランジスタｆｔｒ＊ｆｓｓでインバータが形成される
。このトランジスタｆ目のフローティングｆ−）には、
電子が注入さｔＬｃいｆ、かつｙ−ト電位は「ｌ」レベ
ル状態となっているので、このトランジスタｆＩＮはオ
ン状態となり、節点Ｎ７は「ｏ」となる。すなわち、制
御信号Ｂｏ又けｃｏは「ｏ」レベルの状態となる。

また、トランジスタｆ１１のフローテイングゲートに電
子が注′入されていれば、このｙ−ト「ｕレベルの信号
が供給されても、トランジスタｆ目はオフ状態のままで
ある。すなわち、節点Ｎ７は、「１」レベルとなり、信
号Ｂｏ又はＣ０はｒ月しベルの状態となる。

このように、トランジスタｆｔ１に電子が注入されてい
るか否かの状態により、制御信号Ｂ。

およびｃｏの論理レベル状態を決めることができる。

次に、このフローティングｆ−１型トランソスタｆｌｓ
に電子を注入する場合について説明する。この場合、入
力端子ＡＴに対して高電位の例えば２５Ｖの電圧を印加
する。この時、トランジスタｆ２はオン状態となり、節
点Ｎｌは「０」、Ｎ２は「１」、Ｎ３は「０」となる。

そして節点Ｎ４　ｒ　Ｎ５は、トランジスタｆ、を介し
て、充電される。この時の節点Ｎ４　ｅ　Ｎ５の電位は
、２５Ｖからトランジスタｆ、のしきい値電圧をひいた
電圧となる。そのだめ、トランジスタｆ１ｏはオン状態
となり、フローティング？　−）型トランジスタ１口の
ドレインおよびｙ−トに、充分な電圧が印加され、フロ
ーティングデートに電子が注入される。このようにして
、１ビツトのアドレス入力用の端子ＡＴを、トランジス
タｆｘのフローティングｙ−トに電子を注入する場合の
端子として共用することができる。

なお、上記制御信号発生回路の実施例では、メモリ素子
として、フローティングゲート型のトランジスタを用い
たが、ＭＮＯＳ　（金属窒化酸化膜半導体）でもよいこ
とはもちろんである。

このようにして、制御用メモリ回路の不揮発性メモリ素
子（トランジスタｆ１１）に、アドレス入力端子ＡＴを
利用して予め制御データを記憶させることにより、第２
図に示すメモリ本体の出力ビツト数を決定することがで
きる。このため、ビット構成の異なる情報処理装置にお
いて、そのビット構成に応じてメモリ本体の出力ビツト
数を設定することができる。したがって、各種のビット
構成の情報処理装置に対して、フレキシブλに適用する
ことが可能となる。

また、前記実施例では、メモリ本体の出力ビツト数の制
御用として、制御用メモリ回路の動作を説明したが、こ
れに限ることはない。即ち、メモリ本体の動作制御に応
じた制御データを予め制御用メモリ回路に記憶すれば、
メモリ本体の他の動作制御にも適用することができる。

例えば、メモリ本体の特定のアドレスの情報を、アクセ
ス不同にするような制御に適用する場合である。

尚、前記制御用メモリ回路の入力端子としてアドレス入
力端子ＡＴを共用した場合について説明したが、これに
限ることなく他の入力端子（例えばチップセレクト端子
）又は特別に設置した入力端子でもよい。

〔発明の効果〕

以上詳述したように本発明によれば、予めメモリ本体の
動作制御に応じた制御データを記憶させることにより、
メモリ本体の動作に汎用性を持たせることが可能となる
。したがって、例えば情報処理のビット構成が異なる各
種の情報処理装置に対して、メモリ装置としてフレキシ
グルに適用することができるなどの効果を得ることがで
きるものである。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる制御用メモリ回路の
構成を示す回路図、第２図は同実施例のメモリ本体の構
成を示す回路図、第３図は第２図の出力回路の具体的構
成を示す回路図である。 １ノ、〜１１４・・・メモリブロック、１２・・・メモ
リセル、１３・・・フローティングｆ　−）型ＭＯＳト
ランジスタ、１４・・・列デコーダ、１５・・・行デコ
ーダ、　１６．〜１６．，１７．　〜１７□　。 １９．２０．．２０２・・・ＭＯＳ　）ランノスタ、１
８□〜１８４・・・出力部、２１・・・センスアンプ、
２２・・・出力回路、２３１〜２３４・・・第１〜第４
の出力端子、ｆｌｌ・・・フローティングダート型トラ
ンジスタ。

Claims (2)

【特許請求の範囲】
1. （１）マトリクス状のメモリセル、アドレスデコーダ及
   び入出力回路を備えたメモリ本体と、特定入力端子と、
   この特定入力端子から入力される入力信号によりデータ
   を記憶する制御用メモリ回路とを具備したことを特徴と
   する半導体メモリ装置。
2. （２）前記制御用メモリは、前記特定入力端子が前記メ
   モリ本体のアドレス入力端子で共用されており、このア
   ドレス入力端子に入力される通常のアドレス信号の閾値
   レベルの範囲外のレベルの入力信号により記憶動作を行
   なうように構成されたことを特徴とする特許請求の範囲
   第１項記載の半導体メモリ装置。