KR19990077928A - 메모리어드레스생성회로및반도체메모리장치 - Google Patents

메모리어드레스생성회로및반도체메모리장치 Download PDF

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Abstract

고속 기록/판독 동작을 수행하기 위한 버스트모드 성능을 갖는 반도체 기억장치 (1100) 가 개시된다. m 비트를 갖는 개시 어드레스의 하위 n 비트를 래치하고 증가시켜 카운트값을 생성하는 어드레스카운터 (102) 를 갖춘 메모리 어드레스 생성회로를 포함한다. 어드레스 래치 (104) 는 개시 어드레스의 상위 m-n 비트를 래치하고, 종료 어드레스 연산회로 (106) 는 개시 어드레스 하위 n 비트로부터 1 을 감산함으로써 버스트 종료 어드레스를 생성한다. 비교회로 (108) 는 카운트값과 버스트 종료 어드레스의 비교에 기초하여 버스트 종료 신호 (BSTEND) 를 생성하는데, 이러한 비교는 비교회로 (108) 에 구비된 일치 검출회로에 의하여 일치신호 (k0-k2) 의 생성에 의해 수행된다. 어드레스 래치 (104) 의 m-n 비트가 판독/기록 어드레스의 상위 비트들을 형성하고 카운트값이 판독/기록 어드레스의 하위 비트들을 구성하는 반도체 기억장치에 대하여 판독/기록 어드레스가 생성된다. 메모리에 대한 판독/기록 동작은 버스트 종료신호가 생성되는 경우에 어드레스 카운터의 증가 동작을 중단함으로써 완료된다.

Description

메모리 어드레스 생성회로 및 반도체 메모리장치 {MEMORY ADDRESS GENERATOR CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 일반적으로 어드레스 생성회로에 관한 것으로, 특히 버스트 동작모드를 갖는 반도체 기억장치에 합체된 메모리 어드레스 생성회로에 관한 것이다.
동기식 DRAM 의 활성 사이클에서, 로우 어드레스에 의하여 워드라인이 선택되고 어드레스 카운터에 의하여 생성되는 칼럼 어드레스에 의하여 비트라인이 선택된다. 선택된 워드라인 및 비트라인의 교차점에 위치한 메모리셀에 대하여 데이터가 기록되거나 판독된다. 동기식 DRAM 에서, 많은 경우에 데이터의 입력 및 출력이 버스트 (burst) 방식으로 연속적으로 수행되기 때문에, 어드레스 카운터를 통하여 칼럼 어드레스가 생성된다. 외부적으로는 판독 및 기록에 대한 개시 어드레스만이 주어지며, 다음의 어드레스는 어드레스 카운터에 의하여 생성된다. 연속된 판독 동작은 "버스트 판독 (burst read)" 으로 알려져 있으며, 연속된 기록 동작은 "버스트 기록 (burst write)" 으로 알려져 있다. 연속적으로 판독 또는 기록된 데이터의 수는 "버스트 길이 (burst length)" 로 알려져 있다.
버스트 길이는 2, 4 또는 8 비트 길이인 전형적인 길이를 갖도록 프로그램가능한 방식으로 설정될 수 있다. 예를 들어, 버스트 길이가 4 이고 개시 어드레스가 3 인 경우에, 어드레스 카운터는 어드레스를 칼럼 디코더에 3, 0, 1 및 2 의 순서로 출력한다. 버스트 길이가 4 인 경우에, 동기식 DRAM 의 사양은 어드레스의 하위 2 비트가 카운터를 통하여 증가되면서 상위 어드레스 비트는 변하지 않도록 지정한다.
도 12 를 참조하면, 전술한 바와 같이 판독 및 기록 동작을 수행하기 위한 메모리 어드레스 생성회로가 개시된다. 메모리 어드레스 생성회로는 참조번호 1200 으로 지정되며 칼럼 어드레스를 생성하는 어드레스 카운터 (1204) 및 버스트 길이를 카운트하는 버스트 카운터 (1206) 를 구비한다. 메모리 어드레스 생성회로 (1200) 는 외부적으로 인가된 어드레스를 래치하는 어드레스 래치 (1202) 를 더 구비한다.
메모리 어드레스 생성회로 (1200) 에 있어서, 외부에서 인가된 어드레스는 어드레스 래치 (1202) 에 의하여 래치되고 개시 어드레스로서 어드레스 카운터 (1204) 에 인가된다. 개시 어드레스가 설정된 후, 어드레스 카운터 (1204) 는 다음의 클럭신호 (CLK) 를 수신하자 마자 어드레스를 1 만큼 증가시킨다. 어드레스 카운터 (1204) 는 그 출력을 칼럼 선택신호를 생성하는 칼럼 디코더 (도시되지 않음) 에 인가한다.
버스트 카운터 (1206) 는 판독 또는 기록 명령이 입력될 때 마다 리세트되고 매 클럭 사이클 마다 1 만큼 증가한다. 버스트 길이가 2n(n = 1,2,3) 으로 주어지면, 버스트 카운터 (1206) 는 버스트 카운터 (1206) 의 모든 하위 n 비트가 1 인 경우에 버스트 종료신호 (BSTEND) 를 생성한다. BSTEND 신호는 버스트 판독 또는 버스트 기록 동작의 종료를 신호하도록 생성된다.
도 12 에 도시된 메모리 어드레스 생성회로 (1200) 는 어드레스 카운터 (1204) 및 버스트 카운터 (1206) 를 필요로 하기 때문에 비교적 크다. 그러나, 어드레스 생성기로서 오직 하나의 카운터만을 갖는 메모리 어드레스 생성회로를 갖춘 반도체 메모리장치가 일본특개평 8-339686 호에 개시되어 있다.
도 13 을 참조하여 상기 공개공보에 따른 반도체 메모리장치의 개략적인 블록도를 제시한다. 반도체 메모리장치는 참조 부호 1300 으로 지정되고 메모리 블록 (1302a 및 1302b) 를 구비한다. 각 메모리 블록 (1302a 및 1302b) 은 데이터가 저장되는 복수의 메모리셀 (그 중 하나가 1304 로 표시됨) 을 포함한다. 이 반도체 메모리장치 (1300) 는 로우 어드레스 정보를 수신 및 디코딩하고 주 워드라인 (MWL1 및 MWL2) 을 활성화시키는 로우 디코더 (row decoder) (1306) 를 더 구비한다. 서브 디코더 (sub-decoder) (그 중하나가 1308 로 표시됨) 는 주 워드라인 및 메모리 블록 선택신호를 수신하고 선택된 메모리 블록 (1302a 및 1302b) 내의 서브 워드라인 (SWL1-SWL4) 을 활성화시킨다.
반도체 메모리장치 (1300) 는 플래그 레지스터 (1310) 를 더 구비한다. 이 플래그 레지스터 (1310) 는 연속적으로 판독되는 데이터의 최대 횟수를 나타내는 연속 판독 플래그를 저장한다. 플래그 레지스터 (1310) 의 값을 참조하고 클럭 (CLK) 과 동기로 증가 (또는 감소) 시키는 사이클 카운터 (1312) 를 더 구비한다.
액세스 제어회로 (1314) 는 로우 디코더 (1306) 및 프리차지 (pre-charge) 회로 (1316) 를 제어한다. 프리차지 회로 (1316) 는 비트라인 (BL1-BL4) 을 소정의 프리차지 전압레벨로 충전한다. 출력 제어회로 (1318) 는 칼럼 어드레스 정보를 디코딩하고 칼럼 선택회로 (1320) 및 서브 디코더 (1308) 를 제어한다. 칼럼 선택회로 (1320) 는 활성 사이크중에 액세스될 비트라인 (BL1-BL4) 을 선택한다. 칼럼 선택회로 (1320) 는 반도체 메모리장치 (1300) 로부터 외부를 판독 데이터를 출력하는 출력회로 (1322) 에 결합된다.
도 13 을 참조하여 반도체 메모리장치 (1300) 의 버스트 동작에 대하여 설명한다. 예에서, 개시 어드레스 정보는 액세스 명령에 응답하여 주 워드라인 (MWL1) 을 활성화시킨다고 가정한다. 또한, 개시 어드레스 정보는 초기의 칼럼 어드레스 (0) 에 대응한다. 초기의 메모리 액세스 사이클에서, 사이클 카운터 (1312) 는 지워지거나 0 으로 세팅된다. 또한, 초기 메모리 액세스 사이클에서, 연속적으로 판독되는 데이터 비트의 횟수는 2 이고 플래그 레지스터 (1310) 는 이에 따라 설정된다. 개시 어드레스 정보 및 사이클 카운터 값에 응답하여, 로우 디코더 (1306) 는 주 워드라인 (MWL1) 을 선택하고, 출력제어회로 (1318) 는 메모리 블록 (1302a) 와 대응하는 메모리 블록 선택신호를 활성화시킨다. 그 결과, 서브 워드라인 (SWL1) 이 활성화되고 메모리 블록 (1302a) 의 메모리셀 (1304) 에 있는 데이터가 판독되며, 그 다음에 비트라인 (BL1 및 BL2) 으로부터 칼럼 선택회로 (1320) 및 출력회로 (1322) 를 통하여 출력된다.
연속되는 메모리 액세스 사이클에서, 사이클 카운터 (1312) 의 값이 증가하여 1 의 값이 된다. 따라서, 출력제어회로 (1318) 는 메모리 블록 (1302b) 의 서브 워드라인 (SWL2) 이 활성화되도록 한다. 그 결과, 메모리 블록 (1302b) 의 메모리셀 (1304) 에 있는 데이터가 판독되고, 비트라인 (BL3 및 BL4) 로부터 칼럼 선택회로 (1320) 및 출력회로 (1322) 를 통하여 출력된다.
연속되는 메모리 판독 동작중에 플래그 레지스터 (1310) 의 값이 유지되며, 플래그 레지스터 (1310) 는 사이클 카운터 (1312) 의 값이 판독되는 데이터 횟수에서 1 을 뺀 값에 도달할 때까지 지워지지 않는다.
도 13 에 제시된 근사에서, 반도체 메모리장치 (1300) 의 칼럼 어드레스는 인가된 외부 개시 어드레스 및 사이클 카운터 (1312) 의 값에 따라 결정된다. 사이클 카운터 값은 사이클 카운터 (1312) 의 동작이 버스트 길이에 따라 중단하게 되도록 0 으로부터 증가 (또는 감소) 된다. 단지 외부 개시 어드레스를 제공함으로써 각각의 버스트 길이에 대한 데이터가 판독된다. 그러나, 칼럼 어드레스를 생성하기 위하여, 개시 어드레스 및 사이클 카운터 값이 추가되어야 한다.
일반적으로, 가산기 회로 (adder circuit) 는 많은 칩 면적을 차지한다. 또한, 가산기 회로는 올림수 요청 때문에 동작 속도에 있어서 일반적으로 느리고, 많은 숫자가 가산되는 경우에 특히 느리다. 도 13 에 제시된 반도체 메모리장치 (1300) 는 어드레스 생성회로가 상대적으로 크게 되고 동작이 느린데, 이는 메모리의 동작 속도를 감소시킨다는 문제가 있다. 또한, 가산기 회로는 반도체 메모리장치의 소비전력에 있어서의 증가를 초래한다.
메모리 어드레스 생성에 대한 종래의 근사가 갖는 전술한 문제점에 비추어, 향상된 동작 속도로 버스트 방식으로 판독 및 기록 동작을 수행하기 위한 반도체 메모리장치에 사용되는 메모리 어드레스 생성회로를 제공하는 것이 바람직하다. 동시에, 메모리 어드레스 생성회로가 많은 칩면적을 차지하거나 칩의 소비전력을 크게 증가시키지 않아야 한다.
도 1 은 본 발명의 제 1 실시예에 따른 메모리 어드레스 생성회로의 블록도.
도 2 는 도 1 의 제 1 실시예에 사용되는 어드레스 카운터 회로의 블록도.
도 3 은 도 2 의 어드레스 카운터 회로에 사용되는 제 1 카운터 회로의 개략도.
도 4 는 도 2 의 어드레스 카운터 회로에 사용되는 제 2 카운터 회로의 개략도.
도 5 는 도 2 의 어드레스 카운터 회로에 사용되는 제 3 카운터 회로의 개략도.
도 6 은 도 1 의 제 1 실시예의 메모리 어드레스 생성기에 사용되는 어드레스 래치의 개략도.
도 7 은 도 1 의 제 1 실시예에 사용되는 종료 어드레스 연산회로의 개략도.
도 8 은 도 1 의 제 1 실시예에 사용되는 비교회로의 개략도.
도 9 는 버스트 길이가 2 인 경우에 제 1 실시예의 동작을 도시하는 타이밍도.
도 10 은 버스트 길이가 4 인 경우에 제 1 실시예의 동작을 도시하는 타이밍도.
도 11 은 본 발명의 제 2 실시예에 따른 반도체 메모리장치의 블록도.
도 12 는 종래의 메모리 어드레스 생성회로의 블록도.
도 13 은 종래의 반도체 메모리장치의 블록도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 메모리 어드레스 생성회로
102 : 어드레스 카운터
104 : 어드레스 래치
106 : 종료 어드레스 연산회로
108 : 비교회로
110 : 버스트 길이 설정회로
개시되는 실시예에 따르면, 메모리 어드레스 생성회로는 버스트 동작모드에서 사용되는 어드레스를 생성한다. 어드레스 생성회로는 m 비트의 개시 어드레스로부터 하위 n 비트를 래치하는 카운터를 구비한다. 카운터는 클럭에 응답하여 래치된 비트를 증가시킨다. 개시 어드레스의 상위 m-n 비트를 래치하기 위한 어드레스 래치를 구비한다. 또한, 개시 어드레스의 하위 n 비트로부터 1 을 감산함으로써 버스트 종료 어드레스를 계산하기 위한 종료 어드레스 연산회로를 구비한다. 카운터의 출력을 버스트 종료 어드레스와 비교하여 이 비교가 일치를 나타내는 경우에 버스트 종료 신호를 생성하는 비교기를 더 구비한다.
본 발명의 일 실시형태에 따르면, 커운터 래치는 어드레스의 하위 n 비트를 래치하고 어드레스 래치는 상위 m-n 비트를 래치하며 판독/기록 어드레스가 이로부터 생성된다.
본 발명의 또다른 실시형태에 따르면, 버스트 종료 신호가 생성되는 경우에 카운터의 카운트를 중단함으로써 반도체 메모리의 판독/기록 동작이 중단된다.
본 발명의 또다른 실시형태에 따르면, 카운터는, 어드레스 래치 신호에 응답하여 개시 어드레스의 최하위 비트를 래치하고 제 1 버스트 길이 지정신호가 소정의 레벨에 있는 경우 연속된 래치 신호를 수신시에 최하위 비트를 증가시키는 제 1 카운터 회로를 구비한다.
본 발명의 또다른 실시형태에 따르면, 카운터는, 어드레스 래치 신호에 응답하여 개시 어드레스의 두번째 최하위 비트를 래치하고 제 1 올림 신호가 소정의 레벨에 있는 경우 연속된 래치 신호를 수신할 때에 두번째 최하위 비트를 증가시키는 제 2 카운터 회로를 구비한다.
본 발명의 또다른 실시형태에 따르면, 제 2 카운터 회로는, 제 2 또는 제 3 버스트 길이 지정신호가 소정의 레벨에 있는 경우에 연속된 래치 신호를 수신하자 마자 최하위 두번째 비트를 증가시킨다.
본 발명의 또다른 실시형태에 따르면, 카운터는, 어드레스 래치 신호에 응답하여 개시 어드레스의 최하위 세번째 비트를 래치하고 제 2 올림 신호가 소정의 레벨에 있는 경우 연속된 래치 신호를 수신할 때 최하위 세번째 비트를 증가시키는 제 3 카운터 회로를 구비한다.
본 발명의 또다른 실시형태에 따르면, 제 3 카운터 회로는 제 3 버스트 길이 지정신호가 소정의 레벨에 있는 경우 연속된 래치 신호를 수신할 때 최하위 세번째 비트를 증가시킨다.
본 발명의 또다른 실시형태에 따르면, 메모리 어드레스 생성회로는, 어드레스 래치 신호에 응답하여 각각의 상위 m-n 비트 개시 어드레스의 값을 래치하는 m-n 래치 회로를 더 구비하는 어드레스 래치를 구비한다.
본 발명의 또다른 실시형태에 따르면, 메모리 어드레스 생성회로는 종료 어드레스 연산회로를 구비한다. 종료 어드레스 연산회로는 개시 어드레스의 하위 비트를 래치하고 래치된 값을 반전하여 제 1 버스트 종료 비트를 출력하는 제 1 감산기 회로를 구비한다.
본 발명의 또다른 실시예에 따르면, 종료 어드레스 연산회로는, 개시 어드레스의 최하위 두번째 비트를 래치하고 제 1 감산기 회로로부터 빌려온 비트가 소정의 레벨인 경우에 최하위 두번째 비트를 반전하는 제 2 감산기 회로를 구비한다.
본 발명의 또다른 실시형태에 따르면, 상기 제 2 감산기 회로는 상기 제 2 또는 제 3 버스트 길이 지정신호가 소정의 레벨인 경우에 제 2 버스트 종료 비트를 제공한다.
본 발명의 또다른 실시예에 따르면, 상기 종료 어드레스 연산회로는, 개시 어드레스의 최하위 세번째 비트를 래치하고 상기 제 1 감산기 회로의 꾸어온 비트가 소정의 레벨에 있고 상기 제 2 감산기 회로에서 빌려온 비트가 소정의 레벨에 있는 경우에 상기 최하위 세번째 비트를 반전하는 제 3 감산기 회로를 구비한다.
본 발명의 또다른 실시형태에 따르면, 상기 제 3 감산기 회로는 제 3 버스트 길이 지정신호가 소정의 레벨에 있는 경우에 제 3 버스트 종료 비트를 제공한다.
본 발명의 또다른 실시형태에 따르면, 메모리 어드레스 생성회로는 비교회로를 구비하는데, 이 비교회로는 제 1 올림 신호 및 제 1 버스트 종료 어드레스 신호의 일치를 검출하여 제 1 일치신호를 출력하는 제 1 일치 검출 회로를 구비한다.
본 발명의 또다른 실시형태에 따르면, 상기 비교회로는 상기 제 2 올림 신호 및 상기 제 2 버스트 종료 어드레스 신호 사이의 일치를 검출하여 제 2 일치신호를 출력하는 제 2 일치 검출 회로를 구비한다.
본 발명의 또다른 실시형태에 의하면, 상기 제 2 일치 검출 회로는 상기 제 2 버스트 길이 지정신호가 소정의 레벨에 있거나 상기 제 3 버스트 길이 지정신호가 소정의 레벨에 있는 경우 상기 제 2 일치신호를 생성한다.
본 발명의 또다른 실시형태에 따르면, 상기 비교회로는 상기 제 3 올림 신호 및 상기 제 3 버스트 종료 어드레스 신호 사이의 일치를 검출하여 제 3 일치신호를 출력하는 제 3 일치 검출 회로를 구비한다.
본 발명의 또다른 실시형태에 의하면, 상기 제 3 일치 검출 회로는 제 3 버스트 길이 지정신호가 소정의 레벨에 있는 경우 제 3 일치신호를 생성한다.
본 발명의 또다른 실시형태에 의하면, 상기 비교회로는 상기 제 1, 제 2 및 제 3 일치신호를 수신하고 버스트 종료 지시 신호를 출력하는 비교 출력회로를 구비한다.
본 발명의 또다른 실시형태에 의하면, 반도체 메모리장치에서 로우 어드레스에 따라 로우 디코더에 의하여 워드라인이 선택되고 칼럼 어드레스에 따라 칼럼 디코더에 의하여 비트라인이 선택된다. 상기 선택된 워드라인 및 비트라인에 따라 선택된 메모리소자의 데이터는 센스 증폭기를 통하여 입력되거나 출력된다. 메모리 어드레스 생성회로는 칼럼 디코더에 인가되는 칼럼 어드레스를 생성한다. 또한, 상기 메모리 어드레스 생성회로에 의하여 생성된 칼럼 어드레스를 제한하는 버스트 길이 지정신호에 의하여 버스트 길이가 지정된다.
이하에서, 본 발명의 다양한 세부 실시예들을 많은 블록도 및 타이밍도와 연계하여 설명한다. 실시예들을 참조하여 상세히 설명한다.
도 1 내지 도 10 을 참조하여, 제 1 실시예를 설명한다. 도 1 은 본 발명의 제 1 실시예에 따른 메모리 어드레스 생성회로의 블록도이다. 도 2 는 도 1 의 제 1 실시예에 사용되는 어드레스 카운터 회로의 블록도이다. 도 3 은 도 2 의 어드레스 카운터 회로에 사용된는 제 1 카운터 회로의 개략도이다. 도 4 는 도 2 의 어드레스 카운터 회로에 사용되는 제 2 카운터 회로의 개략도이다. 도 5 는 도 2 의 어드레스 카운터ㅓ 회로에 사용되는 제 3 카운터 회로의 개략도이다. 도 6 은 도 1 의 제 1 실시예의 메모리 어드레스 생성회로에 사용되는 어드레스 래치의 개략도이다. 도 7 은 도 1 의 제 1 실시예에 사용되는 종료 어드레스 연산회로의 개략도이다. 도 8 은 도 1 의 제 1 실시예에 사용되는 비교회로의 개략도이다. 도 9 는 버스트 길이가 2 인 경우 제 1 실시예의 동작을 도시하는 타이밍도이다. 도 10 은 버스트 길이가 4 인 경우 제 1 실시예의 동작을 도시하는 타이밍도이다.
도 1 을 참조하여, 메모리 어드레스 생성회로의 제 1 실시예가 개시되며 참조부호 100 으로 표시된다. 메모리 어드레스 생성회로 (100) 는 대략적으로 어드레스 카운터 (102), 어드레스 래치 (104), 종료 어드레스 연산회로 (106), 비교회로 (108) 및 버스트 길이 설정회로 (110) 를 구비한다.
m 비트로 이루어지는 어드레스 입력 (Aj: j = m-1, ..., 0) 이 개시 어드레스로서 외부로부터 입력된다. 어드레스 카운터 (102) 는 어드레스 입력 (Aj) 의 하위 3 비트를 래치한다. 어드레스 카운터 (102) 는 칼럼 어드레스 신호 (YA2-YA0) 의 하위 3 비트를 증가시키고 출력하며, 또한 올림 신호 (BCIN2-BCIN0) 를 출력한다. 어드레스 래치 (104) 는 개시 어드레스 (Am-1, ..., A3) 의 상위 m-3 비트를 래치하고, 이들을 칼럼 어드레스 신호의 상위 m-3 비트로서 유지한다. 종료 어드레스 연산회로 (106) 는 또한 어드레스 입력 (Aj) 의 하위 3 비트를 수신하고 3 비트로부터 1 을 감산하여 종료 어드레스 값 (YB2-YB0) 을 공급한다. 비교회로 (108) 는 어드레스 카운터 (102) 의 출력 올림 신호 (BCIN2-BCIN0) 를 종료 어드레스 연산회로 (106) 의 종료 어드레스 (YB2-YB0) 와 비교하고 이들이 동일한 값일 경우에 버스트 종료 신호 (BSTEND) 를 출력한다. 명령 입력에 응답하여, 버스트 길이 설정회로 (110) 는 버스트 길이를 지정하는 신호 (MDWL1, MDWL4 및 MDWL8) 을 생성한다.
선택적으로, 어드레스 카운터 (102) 에 의하여 수신된 개시 어드레스의 하위 3 비트는 카운트값을 생성하기 위하여 어드레스 카운터 (102) 가 카운트를 개시하는 개시점으로서 사용되는 시드 (seed) 비트로서 생각될 수도 있다. 개시 어드레스의 동일한 하위 3 비트는 개념적으로 종료 카운트 비트로 구성된 종료 카운트 워드로부터 1 을 감산하여 종료 카운트값을 생성하는 종료 어드레스 연산회로 (106) 에 의하여 수신되는 경우에 카운트 종료 카운트 비트로서 생각되어질 수도 있다. 메모리 어드레스 생성회로 (100) 는 수신된 개시 어드레스 및 수신된 명령 입력에 기초하여 비트 시퀀스를 생성하는 비트 시퀀스 생성회로로서 개념화될 수도 있다.
도 2 를 참조하여 어드레스 카운터 (102) 를 더 설명한다. 도 2 는 블록도인 도 1 로부터 어드레스 카운터 (102) 를 제시한 것이다. 도 2 의 어드레스 카운터 (102) 는 제 1 카운터 회로 (202), 제 2 카운터 회로 (204) 및 제 3 카운터 회로 (206) 로 구성된다. 카운터 회로 각각은 인버터, NOR 게이트, NAND 게이트, 및 P 채널 트랜지스터 및 N 채널 트랜지스터로 구성되는 전송게이트의 조합과 그 입력 노드가 다른 출력 노드에 결합된 두개의 인버터를 접속함으로써 형성된 래치로 이루어진다.
도 3 을 참조하여, 개략적인 도면으로 제 1 카운터 회로 (202) 를 개시한다. 제 1 카운터 회로 (202) 는 NOR 게이트 (NR300), NAND 게이트 (ND300), 인버터 (I300 내지 I312), 전송게이트 (TG300 내지 TG310) 및 래치 (L300 내지 L304) 로 이루어진다. 제 1 카운터 회로 (202) 는 칼럼 어드레스 래치 신호 (YAL) 의 하강 엣지와 동기로 외부에서 인가된 어드레스 입력 (A0) 의 최하위 비트를 래치한다. 제 1 카운터 회로 (202) 는 연속된 칼럼 어드레스 래치 신호 (NYAL) 의 상승 엣지에 대하여 래치된 값을 증가시킨다. 제 1 카운터 회로 (202) 는 칼럼 어드레스 신호 (YA0) 의 최하위 비트 및 올림 신호 (BCIN0) 를 출력한다.
도 4 를 참조하여, 제 2 카운터 회로 (204) 를 개략적인 도면으로 제시한다. 제 2 카운터 회로 (204) 는 NOR 게이트 (NR400 및 NR402), NAND 게이트 (ND400), 인버터 (I400 내지 I418), 전송게이트 (TG400 내지 TG414) 및 래치 (L400 내지 L404) 로 이루어진다. 제 2 카운터 회로 (204) 는 칼럼 어드레스 래치 신호 (YAL) 의 하강 엣지와 동기로 외부에서 인가된 어드레스 입력 (A1) 의 최하위 두번째 비트를 래치한다. 제 2 카운터 회로 (204) 는 연속된 칼럼 어드레스 래치 신호 (NYAL) 의 상승 엣지에 대하여 제 1 카운터 회로 (202) 로부터의 올림 신호 (BCIN0) 에 기초하여 래치된 값을 증가시킨다. 제 2 카운터 회로 (204) 는 칼럼 어드레스 신호 (YA1) 의 최하위 두번째 비트 및 올림 신호 (BCIN1) 을 출력한다.
도 5 를 참조하여, 제 3 카운터 회로 (206) 를 개략적으로 제시한다. 제 3 카운터 회로 (206) 는 NOR 게이트 (NR500), NAND 게이트 (ND500 및 ND502)), 인버터 (I500 내지 I518), 전송게이트 (TG500 내지 TG514) 및 래치 (L500 내지 L504) 로 이루어진다. 제 3 카운터 회로 (206) 는 칼럼 어드레스 래치 신호 (YAL) 의 하강 엣지와 동기로 외부에서 인가된 어드레스 입력 (A2) 의 최하위 세번째 비트를 래치한다. 제 3 카운터 회로 (206) 는 연속된 칼럼 어드레스 래치 신호 (NYAL) 의 상승 엣지에 대하여 제 1 및 제 2 카운터 회로 (202 및 204) 로부터의 올림 신호 (BCIN0 및 BCIN1) 에 기초하여 래치된 값을 증가시킨다. 제 3 카운터 회로 (206) 는 칼럼 어드레스 신호 (YA2) 의 최하위 세번째 비트 및 올림 신호 (BCIN2) 를 출력한다.
바람직한 실시예에서, 도 1 에서 알 수 있는 바와 같이 버스트 길이 설정회로 (110) 에 의하여 신호 (MDWL1, MDWL4 및 MDWL8) 가 생성된다. 버스트 길이가 1 인 경우에, 신호 (MDWL1) 는 논리 하이레벨이 된다. 버스트 길이가 4 인 경우에, 신호 (MDWL4) 는 하이가 된다. 버스트 길이가 8 인 경우에, 신호 (MDWL8) 은 논리 하이레벨이 된다. 버스트 길이가 2 인 경우에, 신호 (MDWL1, MDWL4 및 MDWL8) 는 모두 논리 로우레벨이 된다.
따라서, 버스트 길이가 1 인 경우 (MDWL1 이 하이인 경우), 제 1 카운터 회로 (202) 는 칼럼 어드레스 신호의 최하위 비트 (YA0) 로서 외부에서 인가된 어드레스의 최하위 비트 (A0) 를 증가시킴 없이 출력한다. 그러나, 버스트 길이가 2 인 경우 (MDWL1-MDWL8 이 모두 로우인 경우), 제 1 카운터 회로 (202) 는 외부에서 인가된 어드레스의 최하위 비트 (A0) 를 증가시키고 칼럼 어드레스 신호의 최하위 비트 (YA0) 로서 출력한다.
버스트 길이가 4 인 경우 (MDWL4 가 하이인 경우), 제 1 카운터 회로 (202) 및 제 2 카운터 회로 (204) 는 외부에서 인가된 어드레스의 하위 2 비트 (A1 및 A0) 를 증가시키고 이들을 칼럼 어드레스 신호의 하위 2 비트 (YA1 및 YA0) 로서 출력한다.
이와 유사하게, 버스트 길이가 8 인 경우 (MDWL8 이 하이인 경우), 제 1 카운터 회로 (202), 제 2 카운터 회로 (204) 및 제 3 카운터 회로 (206) 는 외부에서 인가된 어드레스의 하위 3 비트 (A2-A0) 를 증가시키고 칼럼 어드레스 신호의 하위 3 비트 (YA2-YA0) 로서 출력한다.
도 6 을 참조하여, 도 1 의 바람직한 실시예로부터의 어드레스 래치의 한 스테이지가 제시되며 여기에서 참조부호 600 으로 표시된다. 외부에서 어드레스 래치 (104) 로 인가된 각각의 어드레스 비트는 하나의 어드레스 래치 스테이지 (600) 를 필요로 한다. 각각의 어드레스 래치 스테이지 (600) 는 인버터 (I600 및 I602), 전송게이트 (TG600) 및 래치 (L600) 을 구비한다. 어드레스 래치 스테이지 (600) 는 이러한 회로내에 설치되는 제 1, 제 2 및 제 3 카운터 회로 (202, 204 및 206) 에 어드레스 래치 메카니즘과 등가가 되도록 각각 구성된다는 사실에 주의해야 한다. 어드레스 신호 (Aj) 는 칼럼 어드레스 래치 신호 (YAL) 가 논리 로우 레벨에 있는 경우 외부에서 전송게이트를 통하여 래치 (L600) 로 인가된다. 어드레스 래치 신호가 논리 하이레벨로 복귀하는 경우, 외부에서 인가된 어드레스 (Aj) 의 상태는 래치 (L600) 에 래치된다. 어드레스 래치 스테이지 (600) 는 칼럼 어드레스 디코더 (도시되지 않음) 로 출력되는 칼럼 어드레스 신호 (YAj: j = m-1 내지 3) 을 생성한다.
도 7 을 참조하여, 도 1 의 바람직한 실시예의 종료 어드레스 연산유닛 (106) 을 개략적인 도면으로 제시한다. 종료 어드레스 연산유닛 (106) 은 어드레스 래치 (702-706), 제 1 감산기 회로 (708), 제 2 감산기 회로 (710), 제 1 감산기 인에이블 회로 (712), 제 2 감산기 인에이블 회로 (714) 및 인버터 (I700) 로 구성된다. 제 1 감산기 회로 (708) 는 인버터 (I702 및 I704) 와 NAND 게이트 (ND700 내지 ND704) 를 구비한다. 제 2 감산기 회로 (710) 는 인버터 (I706) 와 NAND 게이트 (ND708 내지 716) 을 구비한다. 제 1 감산기 인에이블 회로 (712) 는 NOR 게이트 (NR700), 인버터 (I708) 및 NAND 게이트 (ND706) 를 구비한다. 제 2 어드레스 인에이블 회로 (714) 는 NAND 게이트 (ND716) 를 구비한다. 어드레스 래치 (702-706) 는 도 6 의 어드레스 래치 (600) 와 동일한 구성을 갖는다.
어드레스 래치 (702) 는 외부에서 인가된 어드레스의 최하위 비트 (A0) 를 수신하고 인버터 (I700) 에 의하여 반전되어 종료 어드레스의 최하위 비트 (YB0) 를 출력하는 래치된 어드레스 신호 (YA0L) 을 생성한다. 어드레스 래치 (704) 는 외부에서 인가된 어드레스 비트 (A1) 을 수신하고 래치된 어드레스 신호 (YA1L) 을 생성한다. 어드레스 래치 (706) 는 외부에서 인가된 어드레스 비트 (A2) 를 수신하고 래치된 어드레스 신호 (YA2L) 를 생성한다. 제 1 감산기 회로 (708) 는 래치된 어드레스 신호 (YA1L) 를 수신하고 래치된 어드레스 (YA0L) 의 값에 기초하여 1 을 감산한다. 제 1 감산기 회로 출력 (NAND 게이트 (ND704) 의 출력) 은 제 1 감산기 인에이블 회로 (712) 를 통하여 종료 어드레스의 최하위 두번째 비트 (YB1) 에 인가된다. 제 1 감산기 인에이블 회로 (712) 는 버스트 길이 지시신호 (MDWL4 : 버스트 길이 = 4, 또는 MDWL8 : 버스트 길이 = 8) 가 하이인 경우에 제 1 감산기 회로 출력을 통과시켜 YB1 을 생성한다. 제 2 감산기 회로 (710) 는 래치된 어드레스 신호 (YA2L) 를 수신하고 래치된 어드레스 (YA0L 및 YA1L) 에 기초하여 1 을 감산한다. 제 2 감산기 회로 출력 (NAND 게이트 (ND714) 의 출력) 은 제 2 감산기 인에이블 회로 (714) 를 통하여 종료 어드레스의 최하위 세번째 비트 (YB2) 에 인가된다. 제 2 감산기 인에이블 회로 (714) 는 버스트 길이 지시신호 (MDWL8 : 버스트 길이 = 8) 가 하이인 경우에 제 2 감산기 회로 출력을 통과시켜 YB2 를 생성한다.
도 8 을 참조하여, 도 1 의 바람직한 실시예의 비교회로 (108) 를 개략적인 도면으로 제시한다. 비교회로 (108) 는 제 1 일치 검출 회로 (802), 제 2 일치 검출 회로 (804), 제 3 일치 검출 회로 (806) 및 비교출력회로 (808) 을 구비한다. 제 1 일치 검출 회로 (802) 는 인버터 (I800 내지 I804) 및 CMOS 전송게이트 (TG800 및 TG802) 를 구비한다. 제 1 일치 검출 회로 (802) 는 올림 신호 (BCIN0) 와 최하위 종료 어드레스 비트 (YB0) 를 비교하고 제 1 일치신호 (k0) 를 출력한다. 제 1 일치신호 (k0) 는 비교된 신호가 일치하는 경우에는 하이이고 불일치하는 경우에는 로우이다. 제 2 일치 검출 회로 (804) 는 인버터 (I806 내지 I810), NOR 게이트 (NR800), NAND 게이트 (ND800) 및 CMOS 전송게이트 (TG804 및 TG806) 를 구비한다. 제 2 일치 검출 회로 (804) 는 버스트 길이 지시신호 (MDWL4 또는 MDWL8) 가 하이인 경우에 인에이블된다. MDWL4 또는 MDWL8 이 하이인 경우에, 제 2 일치 검출 회로 (804) 는 올림 신호 (BCIN1) 및 최하위 두번째 종료 어드레스 비트 (YB1) 를 비교하고 제 2 일치신호 (k1) 를 출력한다. 제 2 일치신호 (k1) 는 비교된 신호가 일치인 경우에 하이이고 불일치인 경우에 로우이다. MDWL4 및 MDWL8 둘다가 로우인 경우에, 제 2 일치 검출회로 (804) 는 디스에이블되고 제 2 일치신호 (k1) 는 논리 하이가 된다. 제 3 일치 검출 회로 (806) 는 인버터 (I812 내지 I816), NAND 게이트 (ND802) 및 CMOS 전송게이트 (TG808 및 TG810) 를 구비한다. 제 3 일치 검출 회로 (806) 는 버스트 길이 지시신호 (MDWL8) 가 하이인 경우에 인에이블된다. MDWL8 이 하이인 경우에, 제 3 일치 검출 회로 (806) 는 올림 신호 (BCIN2) 및 최하위 세번째 종료 어드레스 비트 (YB2) 를 비교하고 제 3 일치신호 (k2) 를 출력한다. 제 3 일치신호 (k2) 는 비교된 신호가 일치인 경우에 하이이고 불일치인 경우에 로우이다. MDWL8 이 로우인 경우에, 제 3 일치 검출회로 (806) 는 디스에이블되고 제 3 일치신호 (k2) 는 논리 하이가 된다. 비교출력회로 (808) 는 NAND 게이트 (N804) 및 인버터 (I818) 을 구비한다. 비교출력회로 (808) 는 제 1, 제 2 및 제 3 일치신호 (k0-k2) 를 수신하고 버스트 종료 신호 (BSTEND) 를 출력한다. BSTEND 는 일치신호 (k0-k2) 가 논리 로우인 경우에 논리 로우이다.
도 1 내지 도 8 과 연관지어 도 9 를 참조하여 버스트 길이가 2 인 (MDWL1 = 0, MDWL4 = 0 및 MDWL8 = 0) 버스트 동작중에 메모리 어드레스 생성회로 (100) 에 대하여 설명한다. 도 9 는 2 의 버스트 길이를 갖는 버스트 동작중에 메모리 어드레스 생성회로 (100) 의 여러가지 신호에 대한 타이밍도를 제시한다. MDWL4 = 0 이고 MDWL8 = 0 이기 때문에, 도 8 의 제 2 및 제 3 일치신호 (k1 및 k2) 는 외부에서 인가된 어드레스 (A1 및 A2) 에 관계없이 모두 논리 하이이다. 따라서, 버스트 종료 신호 (BSTEND) 는, 올림 신호 (BCIN0) 및 종료 어드레스 (YB0) 의 값에 의해 결정되는 바와 같이, 제 1 일치신호 (k0) 의 값에 의해서만 결정된다.
도 9 의 예에서, 개시 어드레스는 판독 또는 기록 명령에 따라 외부에서 인가되는 1 (십진수) 이다. 시간 t1 에서, 칼럼 어드레스 래치 신호 (YAL) 는 제어회로로부터 생성되며 제 1 카운터 회로 (202) 에 의하여 수신된다. 전송게이트 (TG300) 는 턴온되고 어드레스 (A0 = 1) 는 칼럼 어드레스 신호 (YA0 = 1) 가 출력되게 하는 래치 (L302) 에 의하여 래치된다. 이 때에, 올림 신호 (BCIN0 = 1) 는 도 3 의 제 1 카운터 회로 (202) 의 래치 (L304) 로 래치된다. 또한 이때에, 도 4 의 제 2 카운터 회로 (204) 에서, YA1 = 0 이 래치 (L402) 로 래치되고 BCIN1 = 1 이 래치 (L404) 로 래치된다. 두개의 버스트 길이를 갖는 경우에, 올림 신호 (BCIN1 및 BCIN2) 는 모두 MDWL4 및 MDWL8 이 모두 논리 로우이기 때문에 관련이 없다. 또한 이 때에, 1 의 개시 어드레스는 도 7 의 종료 어드레스 연산유닛 (106) 이 YA0L = 1, YA1L = 0 및 YA2L = 0의 래치된 어드레스 신호를 생성하게 하는데, 이는 YB0 = 0 을 초래하고, 로우 MDWL4 및 MDWL8 은 YB1 = 1 및 YB2 = 1 이 종료 어드레스 신호의 값으로서 출력되게 한다. 도 8 의 비교회로 (108) 에서, BCIN0 = 1 및 YB0 = 0 은 제 1 일치 검출 회로 (802) 가 제 1 일치신호 (k0) 를 출력하여 논리 로우 또는 0 이 되게 한다. MDWL4 및 MDWL8 는 모두 논리 로우이기 때문에, 제 2 일치신호 (k1) 및 제 3 일치신호 (k2) 는 둘다 논리 하이 또는 1 이다. k0 = 0, k1 = 1 및 k2 = 1 이기 때문에, 비교회로 (108) 의 비교출력회로 (808) 는 버스트 동작이 완료되지 않았음을 알리는 버스트 종료신호 (BSTEND) = 0 을 출력한다.
시간 t2 에서 연속되는 클럭 (CLK) 에서, 연속되는 칼럼 어드레스 래치신호 (NYAL) 가 생성되고, 제 1 카운터 회로 (202) 는 논리 로우 또는 0 이 되도록 칼럼 어드레스 신호 (YA0) 를 증가시킨다. 칼럼 어드레스 신호 (YA1) 는 MDWL4 및 MDWL8 이 논리 로우이기 때문에 0 으로서 변하지 않는다.
올림 신호 (BCIN0) 는 1 로부터 0 으로 변하지만, 올림 신호 (BCIN1) 은 변하지 않고 유지된다. 종료 어드레스 신호는 변하지 않는다. 도 8 의 비교회로 (108) 에서의 제 1 일치 검출 회로 (802) 로부터의 제 1 일치신호 (k0) 는 0 으로부터 1 로 변하게 된다. 제 2 및 제 3 일치신호 (k1 및 k2) 가 변하지 않고 유지됨에 따라, k0 = 1, k1 = 1 및 k2 = 1 의 값은 비교출력회로 (808) 가 버스트 종료 신호 (BSTEND) = 1 을 생성하게 하며, 버스트 동작은 완료된다.
이하에서는, 도 1 내지 도 8 관 연관하여 도 10 을 참조하여 버스트 길이가 4 (MDWL1 = 0, MDWL4 = 1 및 MDWL8 = 0) 를 갖는 버스트 동작중에 메모리 어드레스 생성회로 (100) 에 대하여 설명한다. 도 10 은 4 의 버스트 길이를 갖는 버스트 동작중에 메모리 어드레스 생성회로 (100) 에서의 여러가지 신호의 타이밍도를 제시한다. MDWL8 = 0 이기 때문에, 도 8 의 제 3 일치신호 (k2) 는 외부에서 인가된 어드레스 (A2) 의 값에 관계없이 논리 하이이다. 따라서, 버스트 종료 신호 (BSTEND) 는, 올림 신호 (BCIN0 및 BCIN1) 와 종료 어드레스 (YB0 및 YB1) 의 값에 의하여 결정되는 것처럼, 제 1 및 제 2 일치신호 (k0 및 k1) 에 의해서만 결정된다.
도 10 의 예에서, 개시 어드레스는 판독 또는 기록 명령에 따라 외부에서 인가되는 1 (십진수) 이다. 시간 t1 에서, 칼럼 어드레스 래치 신호 (YAL) 는 제어회로로부터 생성되며 제 1 카운터 회로 (202) 에 의하여 수신된다. 전송게이트 (TG300) 는 턴온되고 어드레스 A0 = 1 은 칼럼 어드레스 신호 (YA0 = 1) 이 출력되도록 하는 래치 (L302) 에 의하여 래치된다. 또한 시간 t1 에서, 올림 신호 (BCIN0 = 1) 은 도 3 의 제 1 카운터 회로 (202) 에 있는 래치 (L304) 로 래치된다. 또한 이 때에 외부 어드레스 (A1) = 1 이므로, 도 4 의 제 2 카운터 회로 (204) 에서, YA1 = 1 이 래치 (L402) 로 래치되고 BCIN1 = 0 이 래치 (L404) 로 래치된다. 버스트 길이가 4 인 특별한 경우에, MDWL8 은 논리 로우이기 때문에 올림 신호 (BCIN2) 는 논리 로우이다. 또한 이 때에, 1 의 개시 어드레스는 도 7 의 종료 어드레스 연산유닛 (106) 이 YA0L = 1, YA1L = 0 및 YA2L = 0 의 래치된 어드레스 신호를 생성하게 하는데, 이는 YB0 = 0 및 YB1 = 0 을 초래하며, 로우 MDWL8 신호는 YB2 = 1 이 종료 어드레스 신호의 값으로서 출력되게 한다. 도 8 의 비교회로 (108) 에서, BCI0 = 1 및 YB = 0 은 제 1 일치 검출 회로 (802) 가 제 1 일치신호 (k0) 를 출력하여 논리 로우 또는 0 이 되게 한다. 또한, BCIN1 = 0 및 YB1 = 0 는 제 2 일치 검출 회로 (804) 가 제 2 일치신호 (k1) 를 출력하여 논리 하이가 되게 한다. MDWL8 은 논리 로우이기 때문에, 제 3 일치신호 (k2) 는 논리 하이 또는 1 이다. k0 = 0, k1 = 1 및 k2 = 1 이기 때문에, 비교회로 (108) 의 비교출력회로 (808) 는 버스트 동작이 완료되지 않았음을 표시하는 버스트 종료 신호 (BSTEND) = 0 을 출력한다.
연속된 클럭 (CLK) 에서, 시간 t2 에서 연속된 칼럼 어드레스 래치 신호 (NYAL) 가 생성되고 제 1 카운터 회로 (202) 는 칼럼 어드레스 신호 (YA0) 를 증가시켜 논리 로우 또는 0 이 되게 한다. 또한, NYAL 을 수신시에, 제 2 카운터 회로 (204) 는 칼럼 어드레스 신호 (YA1) 를 증가시켜 논리 하이 또는 1 이 되게 한다.
또한 시간 t2 에서, 제 1 카운터 회로 (202) 로부터의 올림 신호 (BCIN0) 는 하이에서 로우로 변하고, 제 2 카운터 회로 (204) 로부터의 올림 신호 (BCIN1) 는 로우에서 하이로 변한다. 래치된 어드레스의 상태는 동일하게 (YA0L = 1, YA1L = 0 및 YA2L = 0) 유지되며, 따라서 종료 어드레스 신호는 변하지 않고 유지된다 (YB0 = 0, YB1 = 0 및 YB2 = 1). 비교회로 (108) 에서, 일치 검출 회로 (802 내지 806) 는 종료 어드레스 신호 (YB0 - YB2) 와 올림 신호 (BCIN1 - BCIN2) 를 비교하고, 일치신호 (k0 = 1, k1 = 0 및 k2 = 1; 여기에서 MDWL8 = 0 이기 때문에 k2 는 항상 하이로 유지된다) 를 얻는다. 따라서, 버스트 종료 신호는 논리 0 (BSTEND = 0) 으로 유지되고 버스트 동작은 완료되지 않는다.
연속되는 클럭 (CLK) 에서, 시간 t3 에서 연속되는 칼럼 어드레스 래치 신호 (NYAL) 가 생성되고 제 1 카운터 회로 (202) 는 칼럼 어드레스 신호 (YA0) 를 증가시켜 논리 하이 또는 1 이 되게 한다. 제 2 카운터 회로 (204) 로부터의 칼럼 어드레스 신호 (YA1) 는 논리 하이 또는 1 로 유지된다.
또한 시간 t3 에서, 제 1 카운터 회로 (202) 로부터의 올림 신호 (BCIN0) 는 로우에서 하이로 변하고, 제 2 카운터 회로 (204) 로부터의 올림 신호 (BCIN1) 는 하이로 유지된다. 래치된 어드레스의 상태는 동일하게 (YA0L = 1, YA1L = 0 및 YA2L = 0) 유지되며, 따라서 종료 어드레스 신호는 변하지 않고 유지된다 (YB0 = 0, YB1 = 0 및 YB2 = 1). 비교회로 (108) 에서, 일치 검출 회로 (802 내지 806) 는 종료 어드레스 신호 (YB0 - YB2) 와 올림 신호 (BCIN1 - BCIN2) 를 비교하고, 일치신호 (k0 = 0, k1 = 0 및 k2 = 1; 여기에서 MDWL8 = 0 이기 때문에 k2 는 항상 하이로 유지된다) 를 얻는다. 따라서, 버스트 종료 신호는 논리 0 (BSTEND = 0) 으로 유지되고 버스트 동작은 완료되지 않는다.
연속되는 클럭 (CLK) 에서, 시간 t4 에서 연속되는 칼럼 어드레스 래치 신호 (NYAL) 가 생성되고 제 1 카운터 회로 (202) 는 칼럼 어드레스 신호 (YA0) 를 증가시켜 논리 로우 또는 0 이 되게 한다. 제 2 카운터 회로 (204) 로부터의 칼럼 어드레스 신호 (YA1) 이 증가되고 논리 로우 또는 0 이 된다.
또한 시간 t4 에서, 제 1 카운터 회로 (202) 로부터의 올림 신호 (BCIN0) 는 하이에서 로우로 변하고, 제 2 카운터 회로 (204) 로부터의 올림 신호 (BCIN1) 는 하이에서 로우로 변한다. 래치된 어드레스의 상태는 동일하게 (YA0L = 1, YA1L = 0 및 YA2L = 0) 유지되며, 따라서 종료 어드레스 신호는 변하지 않고 유지된다 (YB0 = 0, YB1 = 0 및 YB2 = 1). 비교회로 (108) 에서, 일치 검출 회로 (802 내지 806) 는 종료 어드레스 신호 (YB0 - YB2) 와 올림 신호 (BCIN0 - BCIN2) 를 비교하고, 일치신호 (k0 = 1, k1 = 1 및 k2 = 1; 여기에서 MDWL8 = 0 이기 때문에 k2 는 항상 하이로 유지된다) 를 얻는다. 이것은 비교회로 (808) 가 버스트 종료 신호 (BSTEND = 1) 생성하게 하고, 버스트 동작은 완료된다.
전술한 바와 같이, 메모리 어드레스 생성회로 (100) 에서, 개시 어드레스를 0 으로부터 증가시키는 어드레스 카운터에 추가하지 않고도 지정된 버스트 길이에 의하여 판독 및 기록이 수행되므로, 칼럼 어드레스를 생성할 필요가 없다. 따라서, 회로 구조가 단순해지고 연산 속도가 향상된다.
도 11 을 참조하여, 본 발명의 제 2 실시예를 반도체 메모리장치로서 제시하며 참조부호 1100 으로 표시한다. 도 11 은 제 1 실시예의 메모리 어드레스 생성회로 (100) 가 반도체 메모리장치 (1100) 에 적용되는 방법을 도시한다.
반도체 메모리장치 (1100) 는 메모리 어레이 (1102), 로우 디코더 (1104), 칼럼 디코더 (1106), 센스 증폭기 (1108) 및 메모리 어드레스 생성회로 (100) 를 구비한다.
메모리 어레이 (1102) 에서, 워드라인 (WL) 은 로우 방향으로 개시되며 비트라인 (BL) 은 칼럼 방향으로 개시된다. 메모리 어레이 (1102) 는 워드라인 (WL) 및 비트라인 (BL) 의 교차점에 위치하는 메모리 소자 (1110) 의 매트릭스를 구비한다. 메모리 어레이 (1102) 의 로우 워드라인 (WL) 은 수신된 로우 어드레스에 따라 로우 디코더 (1104) 에 의하여 선택된다. 메모리 어드레스 생성회로 (100) 는 제 1 실시예에서 개지된 것과 동일한 구조 및 기능을 가지며 칼럼 어드레스를 생성하여 메모리 어레이 (1102) 에서 비트라인 (BL) 을 선택한다. 센스 증폭기 (1108) 는 선택된 워드라인 (WL) 및 비트라인 (BL) 에 의하여 결정되는 메모리 소자 (1110) 에 데이터를 기입하거나 메모리 소자 (1110) 로부터 판독된 데이터를 증폭하여 출력한다.
반도체 메모리장치 (1100) 의 동작을 이하에서 도 11 을 참조하여 설명한다.
메모리 어레이 (1102) 에서, 로우 디코더 (1104) 는 로우 어드레스에 따라 워드라인 (WL) 을 선택한다. 이와 유사하게, 칼럼 디코더 (1106) 는 칼럼 어드레스에 따라 비트라인 (BL) 을 선택한다. 따라서, 센스 증폭기 (1108) 에 의하여 감지된 데이터는 선택된 메모리 소자 (1110) 로부터 판독되거나 기록된다.
m 비트의 개시 어드레스로, 메모리 어드레스 생성회로 (100) 는 n 최하위 비트의 개시 어드레스를 어드레스 카운터 (102) 에 래치하여 증가되게 한다. m-n 상위 비트의 개시 어드레스는 어드레스 래치 (104) 에 래치된다. 따라서, 판독 및 기록 어드레스는 메모리 어드레스 생성회로 (100) 에서 생성되며, 어드레스 래치 (104) 의 상위 m-n 어드레스 비트 및 하위 n 어드레스 비트는 어드레스 카운터 (102) 의 카운트값을 포함한다.
종료 어드레스 연산회로 (106) 는 하위 n 어드레스 비트를 수신하고 하위 n 어드레스 비트로부터 1 을 감산함으로써 버스트 종료 어드레스를 생성한다. 어드레스 카운터 (102) 의 카운트값 및 종료 어드레스 연산회로 (106) 의 계산된 버스트 종료 어드레스 값이 비교회로 (108) 에서 서로 비교된다. 계산된 버스트 종료 어드레스가 카운터 회로 (102) 의 카운트값과 일치하는 경우에, 비교회로 (108) 는 버스트 종료 신호 (BSTEND) 를 생성하는데, 이는 메모리 어레이 (1102) 로의 판독/기록 버스트 동작이 완료되었음을 나타낸다.
또한, 상기한 본 발명에 따르면, 반도체 메모리 장치 (1100) 에서, 판독/기록 동작이 지정된 버스트 길이에 따라 수행된다. 증가된 어드레스 가운터 값에 개시 어드레스를 추가하는 것이 칼럼 어드레스의 생성을 필요로 하지 않기 때문에, 회로 구조가 간단해지고, 연산속도가 향상되며 소비전력이 감소된다. 이러한 요소들로 인하여, 칩크기나 소비전력을 증가시키지 않고도 반도체 메모리장치의 전체적인 동작 속도를 높일 수 있다.
본 발명이 본 발명의 사상 및 범위를 벗어남이 없이 다양한 변경이 가해질 수 있음에 주의해야 한다. 예를 들어, 어드레스 카운터 및 어드레스 래치는 분리되어 제공될 수도 있다. 또한, 어드레스 카운터, 어드레스 래치, 종료 어드레스 연산회로 및 비교회로는 도면에 도시된 구조에 국한되는 것이 아니라, 필요한 기능 및 동작이 다양한 논리 소자를 사용하여 구현될 수도 있다.
여기에서 여러가지 특별한 실시예들을 상세하게 개시하였지만, 본 발명의 사상 및 범위를 벗어남이 없이 본 발명에는 다양한 변경, 대체 및 교체가 가해질 수도 있다는 것을 이해하여야 한다. 따라서, 본 발명은 첨부된 특허청구범위에 의해서만 제한되도록 의도되어 진다.

Claims (20)

  1. 판독, 기록 또는 판독 및 기록 동작을 수행하는 반도체 메모리에 사용하기 위한 메모리 어드레스 생성회로로서,
    m 비트의 개시 어드레스를 수신하는 복수의 수신단자;
    상기 m 비트의 개시 어드레스의 하위 n 비트를 래치하고 클럭 신호에 응답하여 상기 하위 n 비트를 증가시켜 카운트값을 생성하는 카운터;
    상기 개시 어드레스의 상위 m-n 비트를 래치하는 어드레스 래치;
    상기 m 비트의 개시 어드레스의 상기 하위 n 비트로부터 1 을 감산함으로써 버스트 종료 어드레스를 생성하는 종료 어드레스 연산회로; 및
    상기 카운트값이 상기 종료 어드레스와 일치하는 경우 소정의 레벨을 갖는 버스트 종료 신호를 생성하는 비교회로를 구비하며,
    상기 판독 및/또는 기록 동작은 상기 버스트 종료 신호가 생성되는 경우에 카운터에서의 증가를 중단함으로써 완료되는 것을 특징으로 하는 메모리 어드레스 생성회로.
  2. 제 1 항에 있어서, 상기 카운터는, 어드레스 래치 신호에 응답하여 상기 m 비트의 개시 어드레스의 최하위 비트를 래치하고 제 1 버스트 길이 지정신호가 소정의 레벨에 있으며 상기 카운트값의 최하위 비트를 생성하는 경우에 상기 개시 어드레스의 상기 최하위 비트를 증가시키는 제 1 카운터 회로를 구비하는 것을 특징으로 하는 메모리 어드레스 생성회로.
  3. 제 2 항에 있어서, 상기 카운터는, 상기 어드레스 래치 신호에 응답하여 상기 m 비트의 개시 어드레스의 두번째 최하위 비트를 래치하고 제 2 버스트 길이 지정신호가 소정의 레벨에 있고 상기 카운트값의 두번째 최하위 비트를 생성하는 경우에 상기 개시 어드레스의 두번째 최하위 비트를 증가시키는 제 2 카운터 회로를 더 구비하는 것을 특징으로 하는 메모리 어드레스 생성회로.
  4. 제 3 항에 있어서, 상기 카운터는, 상기 어드레스 래치 신호에 응답하여 상기 m 비트의 개시 어드레스의 세번째 최하위 비트를 래치하고 제 3 버스트 길이 지정신호가 소정의 레벨에 있고 상기 카운트값의 세번째 최하위 비트를 생성하는 경우에 상기 개시 어드레스의 세번째 최하위 비트를 증가시키는 제 3 카운터 회로를 더 구비하는 것을 특징으로 하는 메모리 어드레스 생성회로.
  5. 제 1 항에 있어서, 상기 어드레스 래치는 어드레스 래치 신호에 응답하여 상기 개시 어드레스의 상위 m-n 비트의 값을 래치하는 m-n 개의 래치회로를 구비하는 것을 특징으로 하는 메모리 어드레스 생성회로.
  6. 제 1 항에 있어서, 상기 종료 어드레스 연산회로는,
    상기 m 비트의 개시 어드레스의 최하위 비트를 반전하고 상기 버스트 종료 어드레스의 최하위 비트를 출력하는 제 1 감산기 회로, 및
    상기 m 비트의 개시 어드레스의 상기 최하위 비트가 소정의 값인 경우에 상기 m 비트의 개시 어드레스의 두번째 최하위 비트를 반전하는 제 2 감산기 회로를 구비하는 것을 특징으로 하는 메모리 어드레스 생성회로.
  7. 제 6 항에 있어서, 상기 종료 어드레스 연산회로는, 상기 개시 어드레스의 상기 두번째 최하위 비트가 소정의 레벨에 있는 경우에 상기 m 비트의 개시 어드레스의 세번째 최하위 비트를 반전하고 상기 버스트 종료 어드레스의 세번째 최하위 비트를 출력하는, 제 3 감산기 회로를 더 구비하는 것을 특징으로 하는 메모리 어드레스 생성회로.
  8. 제 1 항에 있어서, 상기 카운터는 제 1 올림 신호를 생성하는 제 1 카운터 회로를 구비하고,
    상기 비교회로는 상기 버스트 종료 어드레스의 최하위 비트 및 상기 올림 신호 사이에 일치를 검출하고 제 1 일치신호를 생성하는 제 1 일치 검출 회로를 구비하는 것을 특징으로 하는 메모리 어드레스 생성회로.
  9. 제 8 항에 있어서, 상기 카운터는 제 2 및 제 3 올림 신호를 각각 생성하는 제 2 및 제 3 카운터 회로를 더 구비하고,
    상기 비교회로는,
    상기 버스트 종료 어드레스의 두번째 최하위 비트 및 상기 제 2 올림 신호 간의 일치를 검출하고 제 2 일치신호를 생성하는 제 2 일치 검출 회로; 및
    상기 버스트 종료 어드레스의 상기 세번째 최하위 비트 및 상기 제 3 올림 신호 간의 일치를 검출하여 제 3 일치신호를 생성하는 제 3 일치 검출 회로를 더 구비하는 것을 특징으로 하는 메모리 어드레스 생성회로.
  10. 제 9 항에 있어서, 상기 비교회로는 제 1, 제 2 및 제 3 일치신호를 수신하고 상기 버스트 종료 신호를 생성하는 비교 출력회로를 더 구비하는 것을 특징으로 하는 메모리 어드레스 생성회로.
  11. 로우 및 칼럼으로 배치된 메모리 소자 어레이;
    상기 로우 방향으로 배치되어 있으며 각각이 상기 메모리 소자의 로우에 결합된 복수의 워드라인;
    상기 칼럼 방향으로 배치되어 있으며 각각이 상기 메모리 소자의 칼럼에 결합된 복수의 비트라인;
    로우 어드레스 값에 기초하여 소정의 워드라인을 선택하는 로우 디코더;
    칼럼 어드레스 값에 기초하여 소정의 비트라인을 선택하는 칼럼 디코더; 및
    상기 칼럼 어드레스를 생성하는 메모리 어드레스 생성회로를 구비하는 반도체 메모리장치로서,
    상기 메모리 어드레스 생성회로는,
    명령 입력을 수신하고 상기 명령 입력의 값에 의하여 결정된 하나 이상의 버스트 길이 지정신호를 공급하는 버스트 길이 지정회로;
    m 비트의 개시 어드레스의 하위 n 비트를 수신하고 클럭에 응답하여 증가 또는 감소되는 카운트값을 생성하도록 결합된 어드레스 카운터;
    상기 m 비트의 개시 어드레스의 상기 하위 n 비트를 수신하고 버스트 종료 어드레스를 공급하도록 결합된 버스트 종료 어드레스 생성회로; 및
    상기 버스트 종료 어드레스 및 상기 카운트값을 수신하도록 결합되어 있으며 상기 버스트 종료 어드레스 및 상기 카운트값을 비교하고 상기 비교 결과가 일치라면 디스에이블 레벨을 갖고 상기 비교 결과가 불일치라면 인에이블 레벨을 갖는 버스트 종료 신호를 생성하는 비교회로를 구비하며,
    상기 카운트값은 상기 칼럼 어드레스의 일부를 구성하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제 11 항에 있어서, 상기 개시 어드레스의 상위 m-n 비트를 수신하고 상기 칼럼 어드레스의 또다른 일부를 구성하는 m-n 개의 래치 출력을 공급하는 어드레스 래치를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  13. 제 11 항에 있어서, 상기 어드레스 카운터는 상기 버스트 종료 신호가 디스에이블 레벨인 경우에 디스에이블되는 것을 특징으로 하는 반도체 메모리장치.
  14. 제 11 항에 있어서, 상기 어드레스 카운터는 상기 버스트 종료 신호가 인에이블 레벨인 경우에 상기 클럭에 응답하여 상기 카운트값을 증가 또는 감소하는 것을 특징으로 하는 반도체 메모리장치.
  15. 제 11 항에 있어서, 상기 버스트 종료 어드레스 생성회로는 하나 이상의 버스트 길이 지정신호를 수신하도록 결합되고 상기 버스트 종료 어드레스는 하나 이상의 버스트 길이 지정신호의 값에 의하여 결정되는 것을 특징으로 하는 반도체 메모리장치.
  16. 제 11 항에 있어서, 상기 버스트 종료 어드레스는 상기 m 비트의 개시 어드레스의 하위 n 비트중 하나 이상의 값으로부터 1 을 감산함으로써 결정되는 것을 특징으로 하는 반도체 메모리장치.
  17. 복수의 시드 (seed) 비트를 수신하도록 결합되어 있으며 어드레스 카운터가 하나 이상의 상기 시드 비트를 증가 또는 감소시켜서 카운트값을 생성하는 카운터;
    종료 카운트 워드를 형성하는 하나 이상의 종료 카운트 비트를 수신하도록 결합되어 있으며 상기 종료 카운트 워드로부터 1 을 감산함으로써 종료 카운트값을 생성하는 종료 카운트 연산회로;
    상기 카운트값 및 상기 종료 카운트값을 수신하도록 결합되어 있으며 상기 카운트값을 상기 종료 카운트값과 비교하여 일치 논리 레벨 및 불일치 논리 레벨을 갖는 비교 출력을 생성하는 비교회로; 및
    명령 비트를 수신하도록 결합되어 있으며 하나 이상의 카운트 길이 신호를 생성하는 카운트 길이 지정회로를 구비하는 비트 시퀀스 생성회로.
  18. 제 17 항에 있어서, 상기 종료 카운트 연산회로는 상기 하나 이상의 카운트 길이 신호를 수신하도록 결합되어 있고, 상기 종료 카운트 워드를 형성하는 종료 카운트 비트의 수는 상기 하나 이상의 카운트 길이 신호에 의하여 미리 결정되는 것을 특징으로 하는 비트 시퀀스 생성회로.
  19. 제 17 항에 있어서, 상기 카운터는 상기 하나 이상의 카운트 길이 신호를 수신하도록 결합되어 있으며, 상기 카운터에 의하여 증가 또는 감소되는 시드 비트의 수는 상기 하나 이상의 카운트 길이 신호에 의하여 미리 결정되는 것을 특징으로 하는 비트 시퀀스 생성회로.
  20. 제 17 항에 있어서, 상기 복수의 시드 비트 및 상기 종료 카운트 워드는 동일한 것을 특징으로 하는 비트 시퀀스 생성회로.
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